KR100585183B1 - Method of fabricating semiconductor device using the same - Google Patents

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Abstract

웨이퍼의 가장자리에 형성된 누적된 물질층들을 비선택적으로 그리고 정밀하게 제어하면서 제거할 수 있는 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치 및 그 방법들이 개시된다. 본 발명의 플라즈마 처리장치는, 웨이퍼 처리가 가능한 처리챔버 내의 하측에 설치되며, 그 상부면에 웨이퍼를 장착할 수 있는 하부전극과 상기 하부전극의 외측벽을 따라 이격되어 있는 측부전극을 포함한다. 또한, 상기 하부전극 및 상기 측부전극에 대응하여 상기 처리챔버의 상측에 원통상으로 설치되어 있는 상부전극 및 상기 하부전극상에 장착되는 상기 웨이퍼의 가장자리 영역에 플라즈마를 형성할 수 있도록 상기 상부전극, 하부전극 및 측부전극 중의 적어도 하나에 연결된 RF소오스를 포함한다. 원통상의 절연판이 상기 상부전극의 내측에 부착되며, 상기 절연판과 상기 상부전극의 내측벽과의 사이로 통과되는 공정가스가 상기 웨이퍼의 가장자리로 외향 공급되도록 적어도 외측으로 하향 경사진 부분을 포함한다.A plasma processing apparatus and method are disclosed for treating a wafer edge that can be removed while non-selectively and precisely controlling the layers of material formed at the edge of the wafer. The plasma processing apparatus of the present invention is provided below the inside of a processing chamber capable of processing a wafer, and includes a lower electrode on which a wafer can be mounted on an upper surface thereof and side electrodes spaced apart along an outer wall of the lower electrode. The upper electrode may be formed to correspond to the lower electrode and the side electrode to form a plasma in an upper electrode provided in a cylindrical shape on an upper side of the processing chamber and an edge region of the wafer mounted on the lower electrode, And an RF source connected to at least one of the lower electrode and the side electrode. A cylindrical insulating plate is attached to the inside of the upper electrode, and includes at least an inclined downward portion so that the process gas passed between the insulating plate and the inner wall of the upper electrode is supplied outwardly to the edge of the wafer.

Description

반도체소자의 제조방법{Method of fabricating semiconductor device using the same}Method of fabricating semiconductor device using the same

도 1 및 도 2는 종래의 습식 방법에 의한 웨이퍼 가장자리를 처리하는 방법을 나타낸 공정단면도이다.1 and 2 are process cross-sectional views showing a method of processing a wafer edge by a conventional wet method.

도 3은 본 발명의 실시예에 따른 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치 나타내는 개략적 단면도이다.3 is a schematic cross-sectional view showing a plasma processing apparatus for processing a wafer edge according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 상부 전극과 절연판을 나타내는 분해 사시도이다.4 is an exploded perspective view illustrating an upper electrode and an insulating plate according to an exemplary embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 하부전극, 절연체 및 측부 전극을 나타내는 분해 사시도이다.5 is an exploded perspective view illustrating a lower electrode, an insulator, and a side electrode according to an exemplary embodiment of the present invention.

도 6은 도 4에서 플라즈마 발생부분을 확대 도시한 단면도이다.6 is an enlarged cross-sectional view of the plasma generating part of FIG. 4.

도 7은 본 발명의 실시예에 따른 웨이퍼 가장자리 처리방법을 나타낸 공정순서도이다.7 is a process flowchart showing a wafer edge processing method according to an embodiment of the present invention.

도 8 및 도 9는 본 발명의 실시예에 따른 웨이퍼 가장자리 처리방법 및 반도체 소자의 제조방법을 설명하기 위한 공정 단면도들이다.8 and 9 are cross-sectional views illustrating a wafer edge processing method and a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 10은 본 발명의 실시예에 따른 공정 조건하에서 산화막에 대한 식각 특성을 나타낸 그래프이다.10 is a graph showing etching characteristics of an oxide film under process conditions according to an exemplary embodiment of the present invention.

도 11은 본 발명의 실시예에 따른 공정 조건하에서 질화막에 대한 식각 특성을 나타낸 그래프이다.11 is a graph showing etching characteristics of a nitride film under process conditions according to an exemplary embodiment of the present invention.

도 12는 본 발명의 실시예에 따른 공정 조건하에서 폴리실리콘에 대한 식각 특성을 나타낸 그래프이다.12 is a graph showing etching characteristics of polysilicon under process conditions according to an exemplary embodiment of the present invention.

도 13은 본 발명의 실시예에 따른 공정 조건하에서 가스분산판의 크기에 따른 질화막에 대한 식각 특성을 나타낸 그래프이다.FIG. 13 is a graph illustrating etching characteristics of a nitride film according to a size of a gas dispersion plate under process conditions according to an exemplary embodiment of the present invention.

도 14는 본 발명의 실시예에 따른 공정 조건하에서 산소가스의 유량에 따른 질화막에 대한 식각 특성을 나타낸 그래프이다.14 is a graph illustrating etching characteristics of a nitride film according to a flow rate of oxygen gas under process conditions according to an exemplary embodiment of the present invention.

도 15는 본 발명의 실시예에 따른 공정 조건하에서 웨이퍼 중앙으로 공급되는 질소가스의 유량에 따른 질화막에 대한 식각 특성을 나타낸 그래프이다.15 is a graph illustrating etching characteristics of a nitride film according to a flow rate of nitrogen gas supplied to a wafer center under process conditions according to an exemplary embodiment of the present invention.

도 16은 본 발명의 실시예에 따른 공정 조건하에서 공정가스의 유량에 따른 산화막에 대한 식각 특성을 나타낸 그래프이다.16 is a graph illustrating etching characteristics of an oxide film according to a flow rate of a process gas under process conditions according to an exemplary embodiment of the present invention.

※ 도면의 주요 부분에 대한 부호의 간단한 설명※ Brief description of symbols for the main parts of the drawings

70 ; 처리챔버 71 ; 처리챔버 벽체70; Treatment chamber 71; Treatment chamber wall

71a ; 신축부 72 ; 웨이퍼 출입구 71a; Stretching section 72; Wafer gateway

73 ; 퍼지가스공급부 74 ; 상부전극 73; Purge gas supply unit 74; Upper electrode

74a ; 상부전극 지지대 74b ; 스템 74a; Upper electrode support 74b; Stem

75 ; 공정가스공급원 75a ; 공정가스공급관 75; Process gas source 75a; Process gas supply pipe

76 ; 보조가스공급원 76b ; 보조가스공급관76; Auxiliary gas source 76b; Auxiliary Gas Supply Pipe

77 ; 상부전극 이동판 77a ; 상부전극 이동판 지지대77; Upper electrode moving plate 77a; Upper Electrode Moving Plate Support

78 ; 상부전극 이동판 구동부 79 ; 주절연판78; Upper electrode moving plate driver 79; Main insulation board

79d ;보조절연판 79c ; 보조가스 분출구 Auxiliary insulation plate 79c; Auxiliary gas outlet

80 ; 웨이퍼 82 ; 하부전극80; Wafer 82; Bottom electrode

84 ; 제1 절연체 85 ; 제2 절연체84; First insulator 85; Second insulator

86 ; 측부전극 88 ; 리프트핀 86; Side electrodes 88; Lift pin

90 ; 배플판 92 ; 하부전극 냉각부 90; Baffle plate 92; Lower electrode cooler

94 ; 하부전극 냉각원 96 ; RF 소오스 94; Lower electrode cooling source 96; RF source

97 ; 리프트핀 이동판 98 ; 리프트핀 이동판 구동부 97; Lift pin moving plate 98; Lift pin moving plate driver

99 ; 배기펌프 100 ; 반도체기판 99; Exhaust pump 100; Semiconductor substrate

102 ; 소자분리영역 104 ; 제1 층간절연층 102; Device isolation region 104; First interlayer insulating layer

106 ; 콘택 패드층 108 ; 제2 층간절연층 106; Contact pad layer 108; Second interlayer insulating layer

110 ; 비트라인 도전층 112 ; 비트라인 마스크층 110; Bit line conductive layer 112; Bitline Mask Layer

114 ; 비트라인 스페이서층 116 ; 제3 층간절연층114; Bitline spacer layer 116; Third interlayer insulating layer

본 발명은 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치에 관한 것이다. 보다 상세하게는, 웨이퍼의 가장자리 근처에만 플라즈마를 형성시킬 수 있는 플라즈마 처리장치와 플라즈마 처리장치에 사용되는 절연판 및 하부전극에 관한 것이다. 또한, 플라즈마 처리장치를 이용하여 웨이퍼 가장자리를 플라즈마 처리하는 방법 및 반도체소자의 제조방법에 관한 것이다.The present invention relates to a plasma processing apparatus for processing wafer edges. More specifically, the present invention relates to a plasma processing apparatus capable of forming a plasma only near the edge of a wafer, and an insulating plate and a lower electrode used in the plasma processing apparatus. The present invention also relates to a method of plasma processing a wafer edge using a plasma processing apparatus and a method of manufacturing a semiconductor device.

반도체 집적회로의 제조 과정은 반도체 웨이퍼 상의 전면에 도전층 및 절연층을 다층으로 증착해 나가면서 각 층을 구성하는 물질층을 패턴화하여 설계된 바의 반도체 집적회로를 구현해나가는 과정이라 할 수 있다. 이때, 일반적으로 반도체 집적회로는 반도체 칩의 단위로 구성되며, 웨이퍼 전체에 걸쳐 복수개의 반도체 칩들이 동일한 단계에서 동일한 과정을 거쳐 완성되어 나간다. 따라서 각 반도체 칩의 최상층의 물질층이 형성된 후에는 반도체 웨이퍼는 칩 단위로 다이싱되며 웨이퍼의 가장자리 부분은 불필요한 부분으로 폐기된다.The process of manufacturing a semiconductor integrated circuit is a process of implementing a semiconductor integrated circuit as designed by patterning a material layer constituting each layer while depositing a conductive layer and an insulating layer on the front surface of the semiconductor wafer in multiple layers. In this case, a semiconductor integrated circuit is generally configured in units of semiconductor chips, and a plurality of semiconductor chips are completed through the same process in the same step throughout the wafer. Therefore, after the uppermost material layer of each semiconductor chip is formed, the semiconductor wafer is diced in chip units and the edge portion of the wafer is discarded as an unnecessary portion.

그러나, 반도체 집적회로의 제조공정이 반도체 웨이퍼 전면에 대하여 동일하게 수행된다는 특성으로 인하여 반도체 웨이퍼의 가장자리에도 반도체 칩영역에 형성되는 물질층이 동일하게 형성되지만, 웨이퍼의 가장자리는 결정학적, 에너지적 및 기계적 의미에서 불완전한 영역이 되어 반도체 집적회로의 제조 과정에서 여러 가지 유형의 결함을 유발시키게 된다. 즉, 반도체 집적회로가 고집적화되면서 웨이퍼의 가장자리(edge) 및 베벨(bevel) 영역에 다층으로 누적되는 물질층들은 후속 물질층의 증착시 써멀버짓(thermal budget)으로 인한 팽창, 리프팅, 건식 또는 습식 식각시 케미컬에 의한 막질간의 선택비 차이로 인한 불완전한 제거, 폴리머의 잔류 등 여러 가지 유형의 결함이 발생되며, 이러한 결함들은 파티클의 요인이 되어 반도체 집적회로의 제조과정에서 칩영역으로 침투되어 반도체 집적회로의 불량요인이 된다.However, due to the characteristics that the manufacturing process of the semiconductor integrated circuit is performed on the entire surface of the semiconductor wafer, the same material layer formed in the semiconductor chip region is formed at the edge of the semiconductor wafer, but the edges of the wafer are crystallographic, energetic and Imperfect areas in the mechanical sense lead to various types of defects in the fabrication of semiconductor integrated circuits. That is, as semiconductor integrated circuits become highly integrated, the layers of materials stacked in multiple layers at the edge and bevel regions of the wafer may swell, lift, dry, or wet etch due to thermal budget during subsequent deposition of the material layers. Various types of defects occur such as incomplete removal and residual polymer due to difference in selectivity between films by chemicals. These defects become particles and penetrate into chip area during semiconductor integrated circuit manufacturing process. It is a bad factor of.

따라서, 이러한 웨이퍼의 가장자리에 누적되는 물질층들은 반도체 집적회로 의 제조과정에서 주기적으로 제거할 필요가 있게 된다. Therefore, the material layers accumulated at the edge of the wafer need to be periodically removed during the fabrication of the semiconductor integrated circuit.

도 1 및 도 2는 종래의 습식 방법에 의한 웨이퍼 가장자리를 처리하는 방법을 나타낸 공정단면도이다.1 and 2 are process cross-sectional views showing a method of processing a wafer edge by a conventional wet method.

도 1을 참조하면, 반도체 집적회로를 제조하는 특정과정에서 반도체 웨이퍼(60)의 가장자리 상에 텅스텐실리사이드 또는 텅스텐층(61), 실리콘나이트라이드층(62) 및 실리콘옥사이드층(63)이 형성되어 있다. 이때 웨이퍼(60) 가장자리에 형성된 불필요한 물질층들을 제거하기 위해 반도체 칩영역(도시안됨)을 포함하는 웨이퍼(60)의 전면에 포토레지스트층(64)을 코팅한 후, 포토 공정에 의해 웨이퍼 가장자리로부터 일정한 폭을 갖는 포토레지스트층(64) 패턴을 형성한다.Referring to FIG. 1, a tungsten silicide or tungsten layer 61, a silicon nitride layer 62, and a silicon oxide layer 63 may be formed on an edge of a semiconductor wafer 60 in a specific process of fabricating a semiconductor integrated circuit. have. At this time, the photoresist layer 64 is coated on the entire surface of the wafer 60 including the semiconductor chip region (not shown) to remove unnecessary material layers formed at the edge of the wafer 60, and then, from the wafer edge by a photo process. A photoresist layer 64 pattern having a predetermined width is formed.

이어서, 도 2를 참조하면, 포토레지스트층(64)을 마스크로 하여 습식 케미컬을 이용하여 웨이퍼의 가장자리 및 뒷면에 노출된 실리콘옥사이드층(63)을 제거한다. 이어서, 포토레지스트층(64)을 애싱한 후 스트립하여 제거한다. 이어서, 실리콘옥사이드층(63)을 마스크로 하여 적절한 케미컬을 사용하여 노출된 실리콘나이트라이드층(62)을 제거하고, 계속하여 노출된 텅스텐실리사이드 또는 텅스텐층(61)을 제거한다. Next, referring to FIG. 2, the silicon oxide layer 63 exposed to the edge and the back side of the wafer is removed using a wet chemical using the photoresist layer 64 as a mask. The photoresist layer 64 is then ashed and stripped off. Then, using the silicon oxide layer 63 as a mask, the exposed silicon nitride layer 62 is removed using an appropriate chemical, and subsequently the exposed tungsten silicide or tungsten layer 61 is removed.

상기와 같은 습식 방법에 따르면, 웨이퍼(60)의 가장자리에 적층된 각 층별로 별개의 케미컬을 사용해야 하기 때문에 양산공정으로서는 공정관리가 매우 어렵고, 시설투자가 많이 소요되며, 런타임이 길어지기 때문에 생산성이 좋지 않다는 단점이 있다.According to the wet method as described above, since a separate chemical must be used for each layer stacked on the edge of the wafer 60, the production process is very difficult for the mass production process, requires a lot of facility investment, and a long run time, thus increasing productivity. The disadvantage is that it is not good.

이러한 단점을 극복하기 위해 플라즈마를 이용한 건식 방법이 사용되기도 한 다. 그러나 도 1에서와 같이 포토레지스트층(64)을 형성한 후 웨이퍼의 전면에 플라즈마를 발생시켜 포토레지스트층(64) 패턴이 없는 웨이퍼(60)의 가장자리를 건식 식각할 경우에는 웨이퍼의 가장자리로 포토레지스트층의 일부가 퇴적되거나 제거된 누적 물질층의 측벽에 폴리머가 잔류하는 등 문제가 발생된다. In order to overcome this disadvantage, a dry method using plasma is also used. However, as shown in FIG. 1, when the photoresist layer 64 is formed and plasma is generated on the entire surface of the wafer to dry etch the edge of the wafer 60 without the photoresist layer 64 pattern, the photo is moved to the edge of the wafer. Problems arise, such as the presence of polymer on the sidewalls of the cumulative material layer where a portion of the resist layer is deposited or removed.

한편, 웨이퍼의 가장자리 근처에 플라즈마 발생수단을 설치한 후 웨이퍼를 회전시키면서 웨이퍼의 가장자리를 경면가공하는 기술이 미국 특허 제 6,406,589에 기재되어 있으며, 웨이퍼가 놓이는 하측으로부터 플라즈마를 발생시켜 웨이퍼의 에지부분에 발생된 손상부분을 식각하는 기술이 미국 특허 제 5,945,351호에 기재되어 있다.Meanwhile, US Pat. No. 6,406,589 describes a technique for mirror-machining the edge of the wafer while rotating the wafer after installing the plasma generating means near the edge of the wafer, and generating plasma from the lower side on which the wafer is placed. Techniques for etching generated damage are described in US Pat. No. 5,945,351.

그러나 이러한 기술들은 웨이퍼의 가장자리에 누적된 물질층을 제거하는 기술에 대하여는 기재되어 있지 않으며, 따라서 웨이퍼의 가장자리를 따라 누적된 물질층들을 보다 효과적으로 그리고 정밀하게 제거할 수 있는 플라즈마 처리장치가 개발될 필요가 있다. However, these techniques are not described in terms of removing material layers accumulated at the edge of the wafer, and therefore, a plasma processing apparatus capable of more effectively and precisely removing the material layers accumulated along the edge of the wafer needs to be developed. There is.

본 발명의 목적은 상기의 문제점들을 해결하기 위한 것으로서, 웨이퍼의 가장자리에 형성된 누적된 물질층들을 비선택적으로 그리고 정밀하게 제어하면서 제거할 수 있는 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems, and to provide a plasma processing apparatus for processing a wafer edge that can remove the non-selective and precise control of the accumulated material layers formed on the edge of the wafer. .

본 발명의 다른 목적은 플라즈마의 발생 영역을 효과적으로 제어할 수 있는 플라즈마 처리장치용 절연판을 제공하는 데 있다.Another object of the present invention is to provide an insulating plate for a plasma processing apparatus that can effectively control a plasma generating region.

본 발명의 또다른 목적은 웨이퍼를 효과적으로 장착할 수 있는 플라즈마 처리장치용 하부전극을 제공하는 데 있다.It is another object of the present invention to provide a lower electrode for a plasma processing apparatus capable of effectively mounting a wafer.

본 발명의 또다른 목적은 웨이퍼 가장자리에 누적된 물질층들을 정밀하게 제거할 수 있는 웨이퍼 가장자리의 플라즈마 처리방법을 제공하는 데 있다.It is still another object of the present invention to provide a plasma processing method of a wafer edge capable of precisely removing material layers accumulated at the wafer edge.

본 발명의 또다른 목적은 본 발명의 플라즈마 처리장치를 이용한 반도체소자의 제조방법을 제공하는 데 있다. Still another object of the present invention is to provide a method of manufacturing a semiconductor device using the plasma processing apparatus of the present invention.

상기 본 발명의 목적을 달성하기 위한 본 발명의 제1 형태에 따른 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치는, 웨이퍼 처리가 가능한 처리챔버 내의 하측에 설치되며, 그 상부면에 웨이퍼를 장착할 수 있는 하부전극과 상기 하부전극의 외측벽을 따라 이격되어 있는 측부전극을 포함한다. 또한, 상기 하부전극 및 상기 측부전극에 대응하여 상기 처리챔버의 상측에 설치되어 있는 상부전극 및 상기 하부전극상에 장착되는 상기 웨이퍼의 가장자리 영역에 플라즈마를 형성할 수 있도록 상기 상부전극, 하부전극 및 측부전극 중의 적어도 하나에 연결된 RF소오스를 포함한다. The plasma processing apparatus for processing the wafer edge in accordance with the first aspect of the present invention for achieving the object of the present invention is provided below the processing chamber capable of wafer processing, the wafer can be mounted on the upper surface It includes a lower electrode and side electrodes spaced apart along the outer wall of the lower electrode. The upper electrode, the lower electrode, and the upper electrode disposed above the processing chamber in correspondence with the lower electrode and the side electrode, and the upper electrode, the lower electrode, and the plasma can be formed in the edge region of the wafer mounted on the lower electrode. And an RF source connected to at least one of the side electrodes.

상기 상부전극은 가장자리를 따라 하향 돌출부를 갖는 원통 형상이며, 중앙부에 공정가스 공급관이 형성되어 있으며, 원통상의 절연판이 상기 상부전극의 하향 돌출부 내측에 부착되며, 공정가스가 상기 웨이퍼의 가장자리를 따라 분산공급되도록 상기 상부전극과의 사이에 일정한 간극을 유지한다. 상기 절연판은 그의 외측벽이, 상기 절연판과 상기 상부전극의 하향 돌출부의 내측벽과의 사이로 통과되 는 공정가스가 상기 웨이퍼의 가장자리로 외향 공급되도록 적어도 외측으로 하향 경사진 부분을 포함하며, 상기 절연판의 중앙에는 보조가스를 공급할 수 있는 보조가스 공급관이 더 형성될 수 있다. The upper electrode has a cylindrical shape having a downward protrusion along the edge, a process gas supply pipe is formed in the center, a cylindrical insulating plate is attached inside the downward protrusion of the upper electrode, and the process gas is along the edge of the wafer. A constant gap is maintained between the upper electrode and the upper electrode so as to be distributedly supplied. The insulating plate includes a portion of which the outer wall is inclined downward at least outward so that a process gas passed between the insulating plate and the inner wall of the downward protrusion of the upper electrode is supplied outwardly to the edge of the wafer. An auxiliary gas supply pipe may be further formed in the center to supply auxiliary gas.

한편, 상기 절연판의 하부 표면의 직경은 상기 웨이퍼의 가장자리를 따라 일정한 폭의 오픈영역이 형성되도록 상기 웨이퍼의 직경보다 작은 것들이 다양하게 준비되며, 상기 절연판과 상기 웨이퍼간의 갭을 조절할 수 있도록 상기 절연판 및 상기 상부전극을 상하로 이동시킬 수 있는 상하 이동수단이 더 포함될 수 있다. On the other hand, the diameter of the lower surface of the insulating plate is prepared in a variety of smaller than the diameter of the wafer so that a predetermined width of the open area is formed along the edge of the wafer, the insulating plate and the so as to adjust the gap between the insulating plate and the wafer Vertical movement means for moving the upper electrode up and down may be further included.

한편, 상기 하부전극의 상부 표면은 상기 웨이퍼의 하부 표면과 직접 접촉될 수 있으며, 상기 하부전극의 상부 표면의 형상이 그 위에 직접 접촉되는 웨이퍼의 형상에 대응하도록 구성되어 있으며, 상기 하부전극의 상부 표면의 직경은 상기 웨이퍼의 가장자리를 따라 일정한 폭의 비접촉 영역이 형성되도록 상기 웨이퍼의 직경보다 작은 것이 바람직하다. On the other hand, the upper surface of the lower electrode may be in direct contact with the lower surface of the wafer, the shape of the upper surface of the lower electrode is configured to correspond to the shape of the wafer in direct contact thereon, the top of the lower electrode The diameter of the surface is preferably smaller than the diameter of the wafer so that a non-contact area of constant width is formed along the edge of the wafer.

또한, 상기 하부전극의 상부 표면에는 웨이퍼의 미끄럼을 방지할 수 있는 적어도 하나의 비폐곡선형 홈, 바람직하게는 상기 하부전극의 상부 표면에 방사상으로 배치된 복수개의 비폐곡선형 홈이 형성된다. In addition, at least one non-closed curved groove is formed on the upper surface of the lower electrode, and a plurality of non-closed curved grooves disposed radially on the upper surface of the lower electrode are formed.

한편, 상기 웨이퍼의 가장자리를 따라 플라즈마를 형성하기 위해서는 상기 상부전극, 하부전극 및 측부전극은 애노드 또는 캐소드의 다양한 조합으로 구성할 수 있다. On the other hand, in order to form a plasma along the edge of the wafer, the upper electrode, the lower electrode and the side electrode may be composed of various combinations of anode or cathode.

한편, 상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 제2 형태에 따른 플라즈마 처리장치용 절연판은, 플라즈마를 형성할 수 있는 처리챔버 내에서 공 정가스의 분산 공급을 위한 원통형 절연판으로서, 상기 공정가스의 공급을 일정한 방향으로 안내할 수 있도록 그 외측벽에 하향하며 직경이 증가되는 하향 경사부를 포함한다. 상기 절연판의 하향 경사부의 말단으로부터 상기 절연판의 하부면까지는 상기 절연판 외측벽가 수직 프로파일을 가지며, 상기 절연판의 중앙에는 가스 공급관이 형성되며, 상기 절연판의 중앙에 형성된 가스 공급관으로부터 공급되는 가스를 방사상으로 분산 공급할 수 있도록 상기 가스 공급관이 형성된 상기 절연판의 하부 표면상에 부착되는 보조절연판을 더 포함할 수 있다. 상기 절연판의 외측벽에 형성되는 하향 경사부는 상기 절연판과 일체로 형성되거나, 상기 절연판의 외측벽으로부터 탈부착할 수 있도록 별개로 형성될 수도 있다.On the other hand, the insulating plate for a plasma processing apparatus according to the second aspect of the present invention for achieving another object of the present invention is a cylindrical insulating plate for dispersion supply of the process gas in the processing chamber capable of forming a plasma, It includes a downward inclined portion is lowered to the outer wall and the diameter is increased to guide the supply of the process gas in a constant direction. The insulating plate outer wall has a vertical profile from the end of the downward inclined portion of the insulating plate to the lower surface of the insulating plate, the gas supply pipe is formed in the center of the insulating plate, and the gas supplied from the gas supply pipe formed in the center of the insulating plate to distribute radially It may further include an auxiliary insulating plate attached to the lower surface of the insulating plate is formed the gas supply pipe. The downward inclined portion formed on the outer wall of the insulating plate may be integrally formed with the insulating plate or may be separately formed so as to be detachable from the outer wall of the insulating plate.

한편, 본 발명의 상기 다른 목적을 달성하기 위한 본 발명의 제3 형태에 따른 플라즈마 처리장치용 하부전극은, 플라즈마를 형성할 수 있는 처리챔버내의 하부전극으로서, 그 표면상에 접촉되는 웨이퍼의 미끄럼을 방지할 수 있는 적어도 하나의 비폐곡선형 홈이 형성되어 있다. 바람직하게는, 상기 비폐곡선형 홈은 상기 하부전극의 표면상에 방사상으로 복수개가 형성되며, 직선형 또는 곡선형으로 형성될 수 있다.On the other hand, the lower electrode for a plasma processing apparatus according to the third aspect of the present invention for achieving the above another object of the present invention is a lower electrode in a processing chamber capable of forming a plasma, and sliding of a wafer in contact with the surface thereof. At least one non-closed curved groove that can prevent the is formed. Preferably, the plurality of non-closed curved grooves are formed radially on the surface of the lower electrode, and may be formed in a straight or curved shape.

한편, 상기 본 발명의 다른 목적으로 달성하기 위한 본 발명의 제4 형태에 따른 웨이퍼 가장자리의 플라즈마 처리방법은, 적어도 상부전극 및 하부전극을 구비하는 플라즈마 처리장치의 처리챔버내로 웨이퍼를 로딩한 후, 공정가스를 상기 웨이퍼의 가장자리 근처로 공급하여 상기 웨이퍼의 가장자리 근처에만 플라즈마를 발생시키면서 상기 웨이퍼의 가장자리를 처리하는 단계를 포함하며, 플라즈마를 오 프시킨 후 상기 웨이퍼의 중앙으로부터 가장자리를 향하여 보조가스를 공급하면서 반응 부산물을 배기시킨 후, 상기 웨이퍼를 상기 처리챔버로부터 언로딩하는 단계를 포함한다. On the other hand, the plasma processing method of the wafer edge according to the fourth aspect of the present invention for achieving another object of the present invention, after loading the wafer into the processing chamber of the plasma processing apparatus having at least the upper electrode and the lower electrode, Supplying a process gas near the edge of the wafer to process the edge of the wafer while generating a plasma only near the edge of the wafer, and after the plasma is off, an auxiliary gas is drawn from the center of the wafer toward the edge. After evacuating the reaction byproduct while feeding, unloading the wafer from the processing chamber.

상기 웨이퍼의 가장자리를 처리하는 단계에서는, 상기 공정가스를 웨이퍼의 가장자리 근처로만 공급하면서 처리되어야 할 웨이퍼의 가장자리로부터의 폭에 따라 상기 절연판과 상기 웨이퍼간의 갭을 조절하면서 수행하거나, 처리되어야 할 웨이퍼의 가장자리로부터의 폭에 따라 상기 웨이퍼의 직경과 상기 절연판의 하부면의 직경의 차이를 조절하면서 수행하거나 또는 공정가스의 유량을 조절하면서 수행하거나 이들 모두를 조합하여 조절하면서 수행할 수도 있다. In the step of processing the edge of the wafer, the process gas is supplied only near the edge of the wafer while adjusting the gap between the insulating plate and the wafer in accordance with the width from the edge of the wafer to be processed, or of the wafer to be processed. Depending on the width from the edge may be performed while adjusting the difference between the diameter of the wafer and the diameter of the lower surface of the insulating plate, or while controlling the flow rate of the process gas, or a combination of all of them.

상기 웨이퍼의 가장자리를 처리하는 단계에서 사용하는 상기 공정가스는 CxFy계 가스 또는 육불화황(SF6) 가스를 포함하며, 상기 공정가스에 아르곤가스, 질소가스 또는 산소가스를 포함하는 첨가가스를 더 조합하여 사용할 수 있으며, 상기 반응 부산물을 배기시키는 단계에서, 상기 보조가스는 바람직하게는 질소가스를 사용할 수 있다.The process gas used in the step of processing the edge of the wafer includes a CxFy-based gas or sulfur hexafluoride (SF 6 ) gas, the addition of the addition gas containing argon gas, nitrogen gas or oxygen gas to the process gas It can be used in combination, and in the step of evacuating the reaction by-products, the auxiliary gas may preferably use nitrogen gas.

한편, 상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 제5 형태에 따른 반도체소자의 제조방법은, 반도체 웨이퍼의 전면에 제1 물질층을 증착한 후, 상기 반도체 웨이퍼를 적어도 상부전극 및 하부전극을 구비하는 플라즈마 처리장치의 처리챔버내로 로딩한다. 이어서, 상기 웨이퍼의 가장자리 근처에만 플라즈마를 발생시키면서 상기 웨이퍼의 표면이 노출되도록 상기 웨이퍼의 가장자리에 증착된 상 기 제1 물질층을 처리하여 제거하고, 상기 웨이퍼를 상기 처리챔버로부터 언로딩한 후, 상기 언로딩된 웨이퍼에 대하여 제2 물질층을 증착한다. On the other hand, in a method of manufacturing a semiconductor device according to a fifth aspect of the present invention for achieving another object of the present invention, after depositing a first material layer on the entire surface of the semiconductor wafer, at least the upper electrode and the lower electrode It is loaded into a processing chamber of a plasma processing apparatus having an electrode. Subsequently, the first material layer deposited on the edge of the wafer is processed and removed so that the surface of the wafer is exposed while generating plasma only near the edge of the wafer, and the wafer is unloaded from the processing chamber. A second layer of material is deposited on the unloaded wafer.

상기 제1 물질층은 도전층 또는 절연층일 수 있으며, 상기 제1 물질층은 상기 반도체 웨이퍼상에 형성된 도전층 또는 절연층으로 이루어진 다층의 물질층일 수 있다. The first material layer may be a conductive layer or an insulating layer, and the first material layer may be a multilayer material layer formed of a conductive layer or an insulating layer formed on the semiconductor wafer.

한편, 상기 웨이퍼의 가장자리의 제1 물질층을 처리하여 제거하는 단계에서는, 처리하여 제거되어야 할 상기 제1 물질층의 웨이퍼의 가장자리로부터의 폭에 따라 상기 절연판과 상기 웨이퍼간의 갭을 조절하면서 수행하거나, 상기 웨이퍼의 직경과 상기 절연판의 하부면의 직경의 차이를 조절하면서 수행하거나, 공정가스의 유량을 조절하거나 이들 모두를 조합하여 조절하면서 수행할 수 있다. Meanwhile, in the process of removing the first material layer at the edge of the wafer, the process may be performed while adjusting the gap between the insulating plate and the wafer according to the width from the edge of the wafer of the first material layer to be removed. And, it may be performed while adjusting the difference between the diameter of the wafer and the diameter of the lower surface of the insulating plate, or by adjusting the flow rate of the process gas or a combination of both.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명한다. 그러나, 본 발명은 많은 상이한 형태로 구현될 수 있으며, 여기서 설명되는 실시예들에 한정되는 것으로 해석되서는 아니되며, 차라리 이러한 실시예들은 그 개시내용을 완벽히 하며 발명의 사상을 당업자에게 충분히 전달하기 위해 제공되는 것이다. 도면들에서, 층들 및 영역들의 두께는 명료성을 위해 과장되어 있다. 동일한 참조번호는 전체적으로 동일한 요소를 지칭한다. 층, 영역 또는 기판과 같은 요소가 다른 요소 "상(on)"에 있는 것으로 언급될 때, 이것은 다른 요소 위에 직접 있거나 중간요소가 개입될 수도 있다. 반대로, 어떤 요소가 다른 요소 "직접 상(directly on)"에 있는 것으로 언급될 때, 그 곳에는 중간요소가 존재하지 않는 것을 의미한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein, rather these embodiments are intended to complete the disclosure and to fully convey the spirit of the invention to those skilled in the art. It is provided for. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout. When an element such as a layer, region or substrate is referred to as being on another element "on," it may be directly on top of another element or an intermediate element may be involved. Conversely, when an element is referred to as being on another element "directly on", it means that there is no intermediate element there.

먼저, 본 발명의 바람직한 실시예에 따른 플라즈마 처리장치에 대하여 설명한다.First, a plasma processing apparatus according to a preferred embodiment of the present invention will be described.

도 3은 본 발명의 실시예에 따른 웨이퍼 가장자리를 처리하기 위한 플라즈마 처리장치를 나타내는 개략적 단면도이며, 도 4는 본 발명의 실시예에 따른 상부 전극과 절연판을 나타내는 분해 사시도이며, 도 5는 본 발명의 실시예에 따른 하부전극, 절연체 및 측부 전극을 나타내는 분해 사시도이며, 도 6은 도 4에서 플라즈마 발생부분을 확대 도시한 단면도이다.Figure 3 is a schematic cross-sectional view showing a plasma processing apparatus for processing the wafer edge in accordance with an embodiment of the present invention, Figure 4 is an exploded perspective view showing an upper electrode and an insulating plate according to an embodiment of the present invention, Figure 5 is the present invention 6 is an exploded perspective view illustrating a lower electrode, an insulator, and a side electrode according to an exemplary embodiment of the present invention, and FIG. 6 is an enlarged cross-sectional view of the plasma generating part of FIG. 4.

도 3 내지 도 6을 참조하면, 플라즈마 처리 공정이 수행될 처리챔버(70)가 처리챔버 벽체(71)에 의해 일정한 공간을 확보한 채 형성된다. 처리챔버 벽체(71)의 한 측벽면에는 처리할 웨이퍼(80)를 로딩/언로딩할 수 있는 웨이퍼 출입구(72)가 형성되며, 처리챔버(70)의 바닥에는 처리챔버(70) 내의 압력을 조절할 수 있는 배기펌프(99)가 설치되어 있다. 배기펌프(99)의 설치 위치는 처리챔버(70)의 측벽에 설치될 수도 있으며, 바닥 또는 측벽을 따라 복수개가 설치될 수도 있다.3 to 6, a processing chamber 70 in which a plasma processing process is to be performed is formed with a predetermined space secured by the processing chamber wall 71. One sidewall surface of the processing chamber wall 71 is formed with a wafer entrance 72 for loading / unloading the wafer 80 to be processed, and a pressure in the processing chamber 70 is applied to the bottom of the processing chamber 70. An adjustable exhaust pump 99 is provided. The installation position of the exhaust pump 99 may be installed on the side wall of the processing chamber 70, and a plurality of exhaust pumps 99 may be installed along the bottom or the side wall.

처리챔버(70)의 상측에는 상부전극(74)이 설치되며, 상부전극(74)은 도 4에서 보여지듯이, 가장자리를 따라 하향 돌출부를 갖는 원통형으로 형성되며, 그 중앙에는 공정가스 공급관(75a) 및 보조가스 공급관(76b)이 각기 형성된다. 상부전극(74)의 상부면에는 처리챔버 벽체(71)의 천정으로부터 연결된 벨로우즈로 된 신축부(71a)와 결합될 수 있는 상부전극 지지대(74a)가 원통형으로 형성되어 있다. An upper electrode 74 is provided above the processing chamber 70, and the upper electrode 74 is formed in a cylindrical shape having a downward protrusion along an edge, as shown in FIG. 4, and a process gas supply pipe 75a at the center thereof. And auxiliary gas supply pipes 76b, respectively. On the upper surface of the upper electrode 74 is formed a cylindrical upper electrode support 74a that can be engaged with the expansion and contraction portion 71a made of bellows connected from the ceiling of the processing chamber wall 71.

상기 상부전극(74)의 상부면에는 내부에 공정가스 공급관(75a) 및 보조가스 공급관(76b)이 관통되도록 형성되어 있는 스템(74b)이 일체로 또는 체결구에 의해 결합되어 설치된다. 공정가스 공급관(75a)의 말단에는 공정가스 공급원(75)이 위치하며, 보조가스 공급관(76b)의 말단에는 보조가스 공급원(76)이 위치한다. 상기 스템(74b)의 상측부는 상부전극 이동판(77)과 고정 결합되어 있다. 상부전극 이동판(77)은 상부전극 이동판 구동부(78)에 의해 상하로 이동할 수 있도록 구성되어 있다. 또한 상부전극 이동판(77)은 처리챔버 벽체(71)의 상측에 상부전극 이동판 지지대(77a)에 의해 신축적으로 지지되어 있다. On the upper surface of the upper electrode 74, a stem 74b, which is formed to penetrate the process gas supply pipe 75a and the auxiliary gas supply pipe 76b, is integrally installed or coupled by a fastener. The process gas supply source 75 is located at the end of the process gas supply pipe 75a, and the auxiliary gas supply source 76 is located at the end of the auxiliary gas supply pipe 76b. The upper portion of the stem 74b is fixedly coupled to the upper electrode moving plate 77. The upper electrode moving plate 77 is configured to be moved up and down by the upper electrode moving plate driver 78. In addition, the upper electrode moving plate 77 is elastically supported by the upper electrode moving plate supporter 77a on the upper side of the processing chamber wall 71.

상부전극(74)의 하향 돌출부의 내측에는 공급되는 공정가스를 방사상으로 분산시킬 수 있는 가스분산판(Gas Distribution Plate;G에)의 역할을 하는 세라믹으로 된 주절연판(79)이 체결홀들(74c, 79b)에 삽입될 수 있는 체결구(도시안됨)에 의해 부착된다. 주절연판(79)의 하부 중앙에는 역시 세라믹으로 된 보조절연판(79d)이 체결홀(79a)에 체결구(도시안됨)를 넣어 부착된다. Inside the downward protrusion of the upper electrode 74, a main insulating plate 79 made of ceramic serving as a gas distribution plate (G) capable of radially distributing the supplied process gas is provided with fastening holes ( It is attached by fasteners (not shown) that can be inserted into 74c, 79b). In the lower center of the main insulating plate 79, an auxiliary insulating plate 79d, which is also made of ceramic, is attached to the fastening hole 79a by inserting a fastener (not shown).

상부전극(79)과 주절연판(79)이 결합됨으로써 상부전극(79)의 바닥면 및 링상으로 돌출된 하향 돌출부의 내측벽과 상기 주절연판(79)의 상부면과 외측벽 사이에는 공정가스가 공급될 수 있는 통로가 형성된다. 주절연판(79)의 외측벽에는 하향 경사진 하향경사부(도 6의 79f)가 존재한다. 즉, 상부전극(74)의 수직하는 내측벽과 대응되도록 그 상부측에는 수직 프로파일을 갖는 제1 수직부(도 6의 79e)를 갖지만, 주절연판(79) 외측벽의 중간 부분에서부터는 그 직경이 증가하도록 하향경사부(79f)가 형성된다. 따라서, 상부전극(79)의 하향 돌출부의 내측벽과 주절연판(79)의 외측부가 이루는 공간을 통해 공급되던 공정가스는 상기 경사부의 존재로 인하여 공정가스가 웨이퍼(80)의 가장자리로 외향되도록 공급되어진다. By combining the upper electrode 79 and the main insulating plate 79, a process gas is supplied between the inner wall of the downward protrusion protruding into the bottom surface and the ring of the upper electrode 79 and the upper surface and the outer wall of the main insulating plate 79. A passage is formed which can be. A downwardly inclined downwardly inclined portion (79f in Fig. 6) exists on the outer wall of the main insulating plate 79. That is, the upper side has a first vertical portion (79e in FIG. 6) having a vertical profile on its upper side to correspond to the vertical inner wall of the upper electrode 74, but its diameter increases from the middle portion of the outer wall of the main insulating plate 79. The downwardly inclined portion 79f is formed. Therefore, the process gas supplied through the space formed between the inner side wall of the downward protrusion of the upper electrode 79 and the outer side of the main insulating plate 79 is supplied so that the process gas is outward toward the edge of the wafer 80 due to the presence of the inclined portion. It is done.

한편, 상기 주절연판(79)의 외측벽에 형성된 하향 경사부의 말단부터는 다시 수직하는 프로파일을 갖는 제2 수직부(79g)가 형성된다. 만약 하향경사부(79f)가 주절연판(79)의 하부면까지 계속적으로 연장되면 그 말단에는 예각으로 된 첨단이 형성되어 플라즈마에 의한 마모가 일어날 가능성이 많으며, 아크 발생의 요인이 되기도 하기 때문에 이를 방지하기 위함이다. 이러한 하향경사부(79f)의 크기는 본 발명에서 매우 중요한 요소로서, 도 6에서 보여지는 바와 같이 웨이퍼(80)의 직경과 주절연판(79)의 직경 차이를 알 수 있게 하는 거리 "L"을 결정하는 요소가 된다. On the other hand, from the end of the downward inclined portion formed on the outer wall of the main insulating plate 79, a second vertical portion (79g) having a vertical profile again is formed. If the downwardly inclined portion 79f extends continuously to the lower surface of the main insulating plate 79, a sharp tip is formed at the end thereof, which is likely to cause abrasion by plasma, and may cause arcing. This is to prevent. The size of the downward inclination portion 79f is a very important factor in the present invention, and as shown in FIG. 6, the distance “L” is used to determine the difference between the diameter of the wafer 80 and the diameter of the main insulating plate 79. It is a deciding factor.

즉, 거리 "L"의 크기에 따라 플라즈마 형성영역(P)에 노출되는 웨이퍼(80)의 노출 폭을 결정해준다. 다른 한편, 상기 하향경사부(79f)의 존재로 인하여 상부전극(74)의 치수를 변경함이 없이 단순히 본 발명에서는 처리하려는 웨이퍼(80)의 직경의 크기에 따라서, 혹은 웨이퍼(80)의 가장자리에서 플라즈마 처리할 영역의 폭의 크기에 따라서 다양한 직경을 갖는 주절연판(79)을 구비하여 교체 사용할 수 있다. That is, the exposure width of the wafer 80 exposed to the plasma formation region P is determined according to the size of the distance "L". On the other hand, without changing the dimensions of the upper electrode 74 due to the presence of the downward inclination portion (79f) simply according to the size of the diameter of the wafer 80 to be processed, or the edge of the wafer 80 In the present invention, a main insulating plate 79 having various diameters may be replaced according to the size of the width of the region to be plasma treated.

상기 주절연판(79)의 중앙 하부면에 부착된 보조절연판(79d)은 웨이퍼 중앙으로 공급되는 보조가스, 예를 들어 질소가스를 원형으로 구성된 보조가스 분출구(79c)를 통하여 분산 공급할 수 있도록 하기 위한 것이다. The auxiliary insulating plate 79d attached to the center lower surface of the main insulating plate 79 is for distributing and supplying the auxiliary gas, for example, nitrogen gas, which is supplied to the center of the wafer through the auxiliary gas outlet 79c having a circular shape. will be.

한편, 상기 상부전극(74) 및 주절연판(79)은 상기 상부전극 이동판(77)의 상하 이동에 의해 상하 이동하게 되며, 그 이동 경로를 따라 상기 처리챔버 측벽(71)에 상부전극(74) 또는 주절연판(79)의 수직 위치를 감지할 수 있는 위치 감지수단 (91), 예를 들어 레이져 센서가 설치되며, 상기 위치 감지수단(91)에 감지된 신호에 따라 상부전극 이동판(77)의 이동을 제동할 수 있는 제동수단(91b)이 처리챔버 벽체(71)의 상측에 설치된다. On the other hand, the upper electrode 74 and the main insulating plate 79 is moved up and down by the vertical movement of the upper electrode moving plate 77, the upper electrode 74 on the side wall 71 of the processing chamber along the movement path ) Or a position detecting means 91 capable of detecting a vertical position of the main insulating plate 79, for example, a laser sensor, is installed, and the upper electrode moving plate 77 according to a signal detected by the position detecting means 91. Braking means (91b) capable of braking the movement of h) is provided above the processing chamber wall (71).

도 6에서 보여지듯이, 이러한 상부전극(74)의 상하 이동에 의하여 웨이퍼(80)의 상부 표면과 주절연판(79)의 하부 표면간의 갭의 크기 "H"가 결정된다. 갭의 크기 "H"는 본 발명에서 또한 중요한 요소로서, 플라즈마 처리 동안에 상부전극(74)을 하향 이동시켜 웨이퍼(80)의 상부 표면과 주절연판(79)의 하부 표면간을 근접시킴으로서 공정가스가 웨이퍼의 중앙으로 침투하여 웨이퍼의 중앙에서 플라즈마가 형성되는 것을 방지할 수 있다. 본 실시예에서는 상기 "H"가 3.0 mm 이상이 되는 경우 플라즈마가 웨이퍼(8)의 중앙으로도 형성되지만, 3.0 mm이하로 관리할 경우에는 웨이퍼(80)의 가장자리에서만 플라즈마가 형성됨을 알 수 있었다. 따라서 웨이퍼(80)의 가장자리에 형성된 피처리 물질층의 식각되는 폭에 따라서 상기 "H"의 크기를 적절히 조절할 수 있다.As shown in FIG. 6, the size “H” of the gap between the upper surface of the wafer 80 and the lower surface of the main insulating plate 79 is determined by the vertical movement of the upper electrode 74. The size "H" of the gap is also an important factor in the present invention, which moves the upper electrode 74 downward during the plasma treatment to bring the process gas into close proximity between the upper surface of the wafer 80 and the lower surface of the main insulating plate 79. Penetration into the center of the wafer can be prevented from forming a plasma in the center of the wafer. In the present embodiment, when the "H" is 3.0 mm or more, the plasma is also formed in the center of the wafer 8, but when it is managed to 3.0 mm or less, the plasma is formed only at the edge of the wafer 80. . Accordingly, the size of the "H" may be appropriately adjusted according to the width of the target material layer formed on the edge of the wafer 80.

한편, 본 발명에서는 웨이퍼(80)는 하부전극(82)상에 직접 접촉하도록 장착된다. 하부전극(82)은 RF 소오스(96)로부터 공급되는 RF파워의 증가와 함께 그 위에 장착되는 웨이퍼가 중앙부가 볼록하게 휘어지는 것을 방지할 수 있도록 충분한 크기로 형성한다. 본 실시예에서는 200 mm 직경의 웨이퍼(80)에 대하여 하부전극(82)의 직경을 196 mm로 하였다. 본 발명에서는 웨이퍼(80)와 하부전극(82)이 직접 접촉하기 때문에 RF 파워가 용량적(capacitively)으로 전달되지 않고 전기도선처럼 전달되기 되며, 따라서 웨이퍼(80)와 직접 접촉하는 하부전극(82)의 접촉면적이 증 가함에 따라 RF 파워의 전달 효율이 증가하고, 반면에 웨이퍼(80) 가장자리에서 웨이퍼(80)를 따라서 전달되는 RF 파워분이 감소되기 때문에 웨이퍼(80) 가장자리에서의 식각속도가 커진다. Meanwhile, in the present invention, the wafer 80 is mounted to directly contact the lower electrode 82. The lower electrode 82 is formed to be large enough to prevent the central portion of the wafer mounted thereon from convexly curved with the increase in the RF power supplied from the RF source 96. In this embodiment, the diameter of the lower electrode 82 is set to 196 mm for the wafer 80 having a diameter of 200 mm. In the present invention, since the wafer 80 and the lower electrode 82 are in direct contact with each other, the RF power is not transferred capacitively but is transferred like an electric conductor, and thus the lower electrode 82 is in direct contact with the wafer 80. Increasing the contact area of increases the transfer efficiency of the RF power, while the etch rate at the edge of the wafer 80 decreases because the RF power delivered from the wafer 80 along the wafer 80 decreases. Grows

도 5에서 보여지듯이 하부전극(82)의 상부 표면에는 방사상으로 배치된 복수개의 홈(82b)이 형성되어 있다. 상기 홈(82b)들은 그 위에 장착되는 웨이퍼(80)의 미끄럼을 방지할 수 있다는 점에서 바람직하다. 상기 홈(82b)들은 폐곡선을 구성하지 않도록 비폐곡선 형태로 구성한다. 홈(82b)들이 폐곡선을 이루면 이곳에서 원하지 않는 플라즈마 발생할 수 있다는 것을 방지하기 위함이다. 상기 홈(82b)들은 직선형 및 곡선형 등의 다양한 형태로 구성할 수 있다.As shown in FIG. 5, a plurality of radial grooves 82b are formed on the upper surface of the lower electrode 82. The grooves 82b are preferred in that they can prevent slippage of the wafer 80 mounted thereon. The grooves 82b are configured in a non-closed curve shape so as not to form a closed curve. This is to prevent the undesired plasma from occurring when the grooves 82b form a closed curve. The grooves 82b may be configured in various forms such as straight and curved.

한편, 본 실시예에서는 웨이퍼(80)가 하부전극(82)의 표면상에 자유롭게 장착되지만, 진공 또는 정전력을 이용한 각종 척킹(chucking) 수단을 이용하여 웨이퍼(80)를 하부전극(82)상에 강제로 장착할 수도 있다.On the other hand, in the present embodiment, the wafer 80 is freely mounted on the surface of the lower electrode 82, but the wafer 80 is mounted on the lower electrode 82 by various chucking means using vacuum or electrostatic force. Can also be forced to

하부전극(82)에는 하부전극(82)의 온도를 조절할 수 있는 하부전극 냉각부(92)가 내장 또는 외장되어 설치된다. 하부전극 냉각부(92)는 하부전극 냉각원(94)가 연결되어 냉매의 순환을 통하여 하부전극(82)의 온도를 설정값이 유지되도록 제어할 수 있다. The lower electrode 82 is provided with a lower electrode cooling unit 92 that can adjust the temperature of the lower electrode 82 internally or externally. The lower electrode cooling unit 92 may be connected to the lower electrode cooling source 94 to control the temperature of the lower electrode 82 to maintain a set value through circulation of the refrigerant.

하부전극(82)의 하부면은 처리챔버 벽체(71)의 바닥과 절연시키며, 하부전극(82)을 지지할 수 있는 제2 절연체(85)가 형성되어 있다. 하부전극(82)은 체결홀(82a)을 통하여 제2 절연체(85)에 고정된다. The lower surface of the lower electrode 82 is insulated from the bottom of the processing chamber wall 71, and a second insulator 85 is formed to support the lower electrode 82. The lower electrode 82 is fixed to the second insulator 85 through the fastening hole 82a.

하부전극(82)의 외측벽으로부터 일정 거리 이격되어 측부전극(86)이 설치된 다. 상기 측부전극(86)은 웨이퍼의 형상에 대응하여 형성된 하부전극(82)의 외측벽을 감싸는 형태로 링 형상으로 구성되어 있다. 상기 하부전극(82)과 측부전극(86) 사이에는 예를 들어, 세라믹으로 된 제1 절연체(84)가 링 형상으로 삽입되어 있다. 제1 절연체(84)의 상부 표면은 하부전극(82)의 상부 표면의 높이보다 아래에 위치함으로써 웨이퍼(80)의 뒷면 가장자리가 오픈되도록 하는 것이 웨이퍼(80) 뒷면에 형성되는 불필요한 적층물을 제거할 수 있다는 점에서 바람직하다. 상기 제1 절연체(84)와 제2 절연체(85)는 동일 절연물질 또는 이종 절연물질로 구성할 수 있다.The side electrode 86 is installed at a predetermined distance from the outer wall of the lower electrode 82. The side electrode 86 is formed in a ring shape to surround the outer wall of the lower electrode 82 formed corresponding to the shape of the wafer. Between the lower electrode 82 and the side electrode 86, a first insulator 84 made of, for example, ceramic is inserted in a ring shape. The upper surface of the first insulator 84 is located below the height of the upper surface of the lower electrode 82 so that the rear edge of the wafer 80 is opened to remove unnecessary stacks formed on the back surface of the wafer 80. It is preferable at the point which can be performed. The first insulator 84 and the second insulator 85 may be made of the same insulating material or a different insulating material.

본 실시예에서는 웨이퍼(80)가 하부전극(82)의 표면상에 직접 장착되기 때문에 웨이퍼(80)의 로딩 및 언로딩시 웨이퍼(80)를 수직으로 상승 및 하강시킬 수 있도록 복수개의 리프트핀(88)이 사용된다. 하부전극(82)을 관통하는 리프트핀(88)들은 리프트핀 이동판 구동부(98)에 의해 상하로 이동할 수 있는 리프트핀 이동판(97)에 의해 상하로 이동할 수 있다.In the present embodiment, since the wafer 80 is directly mounted on the surface of the lower electrode 82, a plurality of lift pins may be used to vertically raise and lower the wafer 80 during loading and unloading of the wafer 80. 88) is used. The lift pins 88 penetrating the lower electrode 82 may be moved up and down by the lift pin moving plate 97 which may move up and down by the lift pin moving plate driver 98.

측부전극(86)의 외측벽과 처리챔버 벽체(71) 사이에는 링 형상의 배플판(90)이 형성되어 배기가스를 적절한 방향으로 분산시켜줄 수 있다. 처리챔버(70)의 상측 부분에는 공정 완료후 공급되는 퍼지가스 공급구(73)가 바람직하게는 링 형상으로 설치된다.A ring-shaped baffle plate 90 may be formed between the outer side wall of the side electrode 86 and the processing chamber wall 71 to distribute the exhaust gas in an appropriate direction. In the upper portion of the processing chamber 70, a purge gas supply port 73 supplied after completion of the process is preferably provided in a ring shape.

하부전극(82)의 하측으로는 RF소오스(96)가 연결되어 하부전극(82)에 RF 파워를 전달할 수 있도록 구성되어 있다. 이에 대하여 상부전극(74) 및 측부전극(86)은 각기 접지된다. 따라서 본 실시예에서는 하부전극(82)이 캐소드 역할을 하는 동시에 상부전극(74) 및 측부전극(86)은 애노드 역할을 한다. An RF source 96 is connected to the lower side of the lower electrode 82 so as to transmit RF power to the lower electrode 82. In contrast, the upper electrode 74 and the side electrode 86 are respectively grounded. Therefore, in the present embodiment, the lower electrode 82 serves as a cathode and the upper electrode 74 and the side electrode 86 serve as an anode.

본 발명에서는 웨이퍼(80)의 가장자리 근처에 플라즈마가 형성될 수 있도록 캐소드 및 애노드를 다양한 형식으로 구성할 수 있다. 예를 들어, 본 실시예에서와 같이 상기 상부전극(74) 및 측부전극(86)은 애노드이며, 상기 하부전극(82)은 캐소드이거나, 상기 상부전극(74) 및 측부전극(86)은 캐소드이며, 상기 하부전극(82)은 애노드일 수 있다. 또한, 상기 하부전극(82) 및 측부전극(86)은 애노드이며, 상기 상부전극(74)은 캐소드이거나, 상기 상부전극(74) 및 측부전극(86)은 캐소드이며, 상기 하부전극(82)은 애노드일 수 있다.In the present invention, the cathode and the anode may be configured in various forms so that the plasma may be formed near the edge of the wafer 80. For example, as in the present embodiment, the upper electrode 74 and the side electrode 86 are anodes, and the lower electrode 82 is a cathode, or the upper electrode 74 and the side electrode 86 are cathodes. The lower electrode 82 may be an anode. In addition, the lower electrode 82 and the side electrode 86 are an anode, the upper electrode 74 is a cathode, or the upper electrode 74 and the side electrode 86 is a cathode, and the lower electrode 82 May be an anode.

다음으로 본 발명의 실시예에 따라 웨이퍼 가장자리에 대한 플라즈마 처리방법 및 반도체소자의 제조방법에 대하여 설명한다.Next, a plasma processing method for a wafer edge and a manufacturing method of a semiconductor device according to an embodiment of the present invention will be described.

도 7은 본 발명의 실시예에 따른 웨이퍼 가장자리 처리방법을 나타낸 공정순서도이며, 도 8 및 도 9는 본 발명의 실시예에 따른 웨이퍼 가장자리 처리방법 및 반도체 소자의 제조방법을 설명하기 위한 공정 단면도들이다.7 is a flowchart illustrating a wafer edge processing method according to an embodiment of the present invention, and FIGS. 8 and 9 are cross-sectional views illustrating a wafer edge processing method and a method of manufacturing a semiconductor device according to an embodiment of the present invention. .

먼저, 도 7을 참조하면, 상술한 본 발명의 플라즈마 처리장치와 같이 로딩되는 웨이퍼의 가장자리 근처에만 플라즈마를 형성시킬 수 있는 처리챔버내로 웨이퍼를 로딩시킨다(S10). 여기서 로딩되는 웨이퍼는 웨이퍼상에 반도체 집적회로를 구성하기 위한 제조과정 중에서 다양한 단계에서 적용될 수 있다. First, referring to FIG. 7, a wafer is loaded into a processing chamber in which plasma can be formed only near an edge of a wafer loaded with the plasma processing apparatus of the present invention described above (S10). The wafer loaded here may be applied at various stages in the manufacturing process for constructing the semiconductor integrated circuit on the wafer.

도 8은 본 발명의 실시예를 설명하기 위해 반도체 DRAM 에서 비트라인을 형성한 후의 단계를 칩영역(A)과 가장자리 영역(B)을 구분하여 나타낸 것이다. 보다 구체적으로 그 제조과정을 살펴보면, 칩영역(A)에서는 반도체기판(100)의 표면상에 트랜치 형상의 소자분리영역(102)을 형성시키고, 반도체기판(100)상에 게이트라인( 도시안됨)을 형성시킨 후, 제1 층간절연층(104)을 증착시키고, 반도체기판(100)의 소자 활성영역을 노출시키는 콘택홀을 형성한 후 도전층을 매립하여 콘택 패드층(106)을 형성한다. 이어서, 전면에 제2 층간절연층(108)을 형성한 후 DC(Direct Contact) 콘택홀을 형성한 후 제2 층간절연층(108)의 전면에 비트라인 도전층(110) 및 비트라인 마스크층(114) 물질층을 증착한 후 패터닝하여 비트라인을 형성하고 비트라인이 형성된 전면에 비트라인 스페이서 물질층을 증착한 후 이방성 식각하여 비트라인의 측벽에 비트라인 스페이서층(114)을 형성한다. 이어서 제3 층간절연층(116)을 형성한다. 8 illustrates a step after forming a bit line in a semiconductor DRAM by dividing the chip region A and the edge region B to explain an embodiment of the present invention. More specifically, in the manufacturing process, in the chip region A, a trench-shaped device isolation region 102 is formed on the surface of the semiconductor substrate 100 and a gate line (not shown) is formed on the semiconductor substrate 100. After forming the first interlayer insulating layer 104, a contact hole is formed to expose the device active region of the semiconductor substrate 100, and then the contact layer is formed by filling the conductive layer. Subsequently, the second interlayer insulating layer 108 is formed on the entire surface, and then a direct contact (DC) contact hole is formed, and then the bit line conductive layer 110 and the bit line mask layer are formed on the entire surface of the second interlayer insulating layer 108. (114) After depositing the material layer to form a bit line to form a bit line, after depositing a bit line spacer material layer on the entire surface where the bit line is formed anisotropic etching to form a bit line spacer layer 114 on the sidewall of the bit line. Subsequently, a third interlayer insulating layer 116 is formed.

본 실시예에서 상기 제2 층간절연층(108)은 BPSG층이며, 비트라인 도전층(110)은 텅스텐층이며, 비트라인 마스크층(112)은 실리콘나이트라이드층이며, 비트라인 스페이서층(114)도 실리콘나이트라이드층이며, 제3 층간절연층(116)은 옥사이드층이다. In the present embodiment, the second interlayer insulating layer 108 is a BPSG layer, the bit line conductive layer 110 is a tungsten layer, the bit line mask layer 112 is a silicon nitride layer, and the bit line spacer layer 114. ) Is also a silicon nitride layer, and the third interlayer insulating layer 116 is an oxide layer.

도 8에서 보여지듯이, 웨이퍼 가장자리(B) 영역에서는 제2 층간절연층(108)을 형성하기 이전에 형성된 물질층들은 이미 본 발명의 실시예에 따라 플라즈마 처리되어 제거된 상태이다. 따라서 웨이퍼 가장자리(B)에서는 제2 층간절연층(108)을 형성하는 단계 이후 제3 층간절연층(116)을 형성하는 단계에 이르기까지 증착된 물질층들이 거의 동일한 두께로 형성된다. 따라서, 본 발명에서 피처리되어야 할 물질층은 웨이퍼 가장자리(B)에 누적되어 있는 제2 층간절연층(108), 비트라인 도전층(110), 비트라인 마스크층(112), 비트라인 스페이서층(114) 및 제3 층간절연층(116)이다. 도 8에서는 반도체기판(100)의 상부 표면상에만 피처리 물질층들이 증 착된 것으로 간략히 도식화하였으나, 반도체기판(100)의 측면 및 후면에도 이러한 피처리 물질층의 전부 혹은 일부가 증착 공정의 조건에 따라 적절한 두께로 형성될 수 있다. As shown in FIG. 8, the material layers formed prior to forming the second interlayer insulating layer 108 in the wafer edge B region are already removed by plasma treatment according to an embodiment of the present invention. Therefore, at the wafer edge B, the deposited material layers are formed to have almost the same thickness from forming the second interlayer insulating layer 108 to forming the third interlayer insulating layer 116. Accordingly, in the present invention, the material layer to be processed includes the second interlayer insulating layer 108, the bit line conductive layer 110, the bit line mask layer 112, and the bit line spacer layer accumulated at the wafer edge B. 114 and the third interlayer insulating layer 116. In FIG. 8, it is briefly illustrated that the material layers to be deposited are deposited only on the upper surface of the semiconductor substrate 100. However, all or part of the material layers in the side and rear surfaces of the semiconductor substrate 100 may be subjected to the deposition process conditions. Can be formed to an appropriate thickness accordingly.

계속하여, 도 7을 참조하면, 도 3과 같은 플라즈마 처리장치로 피처리할 웨이퍼(80)를 로딩한 후, 처리챔버(70)내의 압력조건을 일정한 상태, 예를 들어 1 Torr로 맞추기 위해 배기펌프(99)를 가동하여 펌핑한다(S20). Subsequently, referring to FIG. 7, after the wafer 80 to be processed is loaded into the plasma processing apparatus as shown in FIG. 3, exhausting is performed to set the pressure condition in the processing chamber 70 to a constant state, for example, 1 Torr. The pump 99 is operated and pumped (S20).

이어서, 도 3에서 보여지듯이 상부전극(74)을 하향 이동시켜 웨이퍼(80)와 주절연판(79) 사이의 갭을 예를 들어 0.35 mm가 되도록 조절한다. 이어서 공정가스 공급원(75)을 통하여 CF4 가스를 100 내지 250 sccm, 아르곤가스를 20 내지 200 sccm의 유량으로 공급하여 처리챔버(70)내를 안정화시키기 위해 대기(stand-by)시킨다(S30). 이때, 처리챔버(70) 내의 압력을 1.5 Torr가 되도록 조정한다. Next, as shown in FIG. 3, the upper electrode 74 is moved downward to adjust the gap between the wafer 80 and the main insulating plate 79 to be 0.35 mm, for example. Subsequently, CF 4 gas is supplied at a flow rate of 100 to 250 sccm and argon gas at a flow rate of 20 to 200 sccm through the process gas source 75 to stand-by to stabilize the inside of the processing chamber 70 (S30). . At this time, the pressure in the processing chamber 70 is adjusted to be 1.5 Torr.

이어서, 하부전극(82)에 연결된 RF소오스(96)에 예를 들어 500 W의 파워를 인가하여 플라즈마를 웨이퍼(80)의 가장자리를 따라 형성시키며 웨이퍼(80) 가장자리의 피처리 물질층을 식각시킨다(S40). 이때 공정가스는 계속하여 CF4 가스를 100 내지 250 sccm, 아르곤가스를 20 내지 200 sccm의 유량으로 공급하며, 압력도 1.5 Torr가 유지되도록 한다. Subsequently, a power of, for example, 500 W is applied to the RF source 96 connected to the lower electrode 82 to form a plasma along the edge of the wafer 80 and to etch the layer of material to be processed at the edge of the wafer 80. (S40). At this time, the process gas continuously supplies CF 4 gas at a flow rate of 100 to 250 sccm, argon gas at 20 to 200 sccm, and maintains a pressure of 1.5 Torr.

이어서, 웨이퍼(80) 가장자리의 피처리 물질층이 충분히 제거되어 웨이퍼(80), 즉 도 9에서 보여지듯이 반도체기판(100)의 표면이 노출되면 플라즈마를 오프시키고 반응 부산물을 배기시킨다(S50). 배기 시간 동안에는 보조가스 공급원 (76)을 통하여 질소가스를 50 내지 200 sccm 의 유량으로 웨이퍼(80) 중앙으로 공급한다. Subsequently, the layer of the material to be processed at the edge of the wafer 80 is sufficiently removed to expose the surface of the wafer 80, that is, the semiconductor substrate 100 as shown in FIG. 9, to turn off the plasma and exhaust reaction by-products (S50). During the exhaust time, nitrogen gas is supplied to the center of the wafer 80 at a flow rate of 50 to 200 sccm through the auxiliary gas source 76.

이어서 충분히 배기가 되면, 상부전극(74)을 소정의 높이까지 상향 이동시킨 후, 퍼지가스 공급구(73)를 통하여 퍼지가스, 예를 들어 질소가스를 공급하여 처리챔버(70)내를 퍼지한다(S60). Subsequently, when the exhaust gas is sufficiently exhausted, the upper electrode 74 is moved upward to a predetermined height, and then purge gas, for example, nitrogen gas, is supplied through the purge gas supply port 73 to purge the inside of the processing chamber 70. (S60).

이어서 웨이퍼를 언로딩하면(S70), 도 9에서 보여지듯이 웨이퍼의 가장자리(B)영역에서는 피처리 물질층들이 모두 제거된 동시에 반도체기판(100)의 노출된 표면 일부도 제거된다. 도 9에서 점선으로 표시한 참조번호 "100'"는 플라즈마 처리에 의해 제거된 반도체기판(100)의 부분을 나타낸다. 칩영역(A)에서는 해당 공정 단계에서 형성된 집적회로를 구성하는 물질층들이 잔존하게 된다.Subsequently, when the wafer is unloaded (S70), as shown in FIG. 9, all of the material layers to be removed are removed at the edge B region of the wafer, and a part of the exposed surface of the semiconductor substrate 100 is also removed. Reference numeral “100 '” denoted by dotted lines in FIG. 9 denotes a portion of the semiconductor substrate 100 removed by plasma processing. In the chip region A, the material layers constituting the integrated circuit formed in the corresponding process step remain.

계속하여, 반도체 집적회로를 제조하는 후속 공정들을 수행하며, 일정한 단계들을 수행하면, 역시 웨이퍼 가장자리(B)에는 다시 피처리 물질층들이 누적되며, 그때 다시 도 7에서와 같은 시퀀스로 웨이퍼 가장자리(B)에 형성된 불필요한 피처리 물질층을 제거한다. 이러한 공정은 반도체 제조의 전과정에서 반복적으로 수행할 수 있다.Subsequently, subsequent processes of manufacturing a semiconductor integrated circuit are performed, and if certain steps are performed, again, the material layers to be processed again accumulate on the wafer edge B, and then again the wafer edge B in the sequence as shown in FIG. Remove the unnecessary layer of material to be formed in). This process can be performed repeatedly throughout the semiconductor manufacturing process.

다음으로, 본 발명의 식각 공정조건하에서 여러 가지 물질층에 대한 식각속도를 웨이퍼상의 위치에 따라 평가하였다.Next, under the etching process conditions of the present invention, the etching rate for the various material layers was evaluated according to the position on the wafer.

도 10은 본 발명의 실시예에 따른 공정 조건하에서 산화막에 대한 식각 특성을 나타낸 그래프이며, 도 11은 질화막에 대한 식각 특성을 나타낸 그래프이며, 도 12는 폴리실리콘에 대한 식각 특성을 나타낸 그래프이다.FIG. 10 is a graph showing etching characteristics of an oxide film under process conditions according to an embodiment of the present invention, FIG. 11 is a graph showing etching characteristics of a nitride film, and FIG. 12 is a graph showing etching characteristics of polysilicon.

각 그래프에서 수평축은 200 mm 웨이퍼의 중앙으로부터 가장자리 까지의 위치를 나타내며, 수직축은 각 위치에서의 식각속도를 나타낸다. 공정조건은 RF 파워가 500 W이며, 공정가스로서 CF4 가스의 유량이 150 sccm, 아르곤가스의 유량이 70 sccm, 공정압력이 1.5 Torr이고, 도 6에서의 거리 "L"이 1.5 mm로 하였다. 또한, 그래프들에서, 웨이퍼를 평면으로 놓고 볼 때, 웨이퍼의 플랫존을 하측단이라고 하였을 때 플랫존과 반대쪽이 '상측단'이며, 웨이퍼의 좌측을 '좌측단'이라고 표기하였다. 또한, 각 그래프에서 수평축의 최우측에서 위치 '0.0 mm'는 웨이퍼의 중앙이며, '0.0mm'와 '-95.2mm' 사이는 축약하여 나타낸 그래프이다. In each graph, the horizontal axis represents the position from the center to the edge of the 200 mm wafer, and the vertical axis represents the etch rate at each position. The process conditions were that the RF power was 500 W, the flow rate of CF 4 gas was 150 sccm, the flow rate of argon gas was 70 sccm, the process pressure was 1.5 Torr, and the distance “L” in FIG. 6 was 1.5 mm. . In addition, in the graphs, when the wafer is placed in the plane, when the flat zone of the wafer is referred to as the lower end, the opposite side to the flat zone is 'upper end' and the left side of the wafer is designated as 'left end'. In each graph, the position '0.0 mm' at the rightmost side of the horizontal axis is the center of the wafer, and the graph is abbreviated between '0.0 mm' and '-95.2 mm'.

각 그래프에서 웨이퍼의 가장자리로부터 웨이퍼의 중앙으로 1.5 mm 되는 위치에서 측정한 식각속도를 보면, 산화막(TEOS)은 12,446 Å/min, 실리콘나이트라이드는 11,850 Å/min, 폴리실리콘은 7,250Å/min을 각기 나타내었다. 산화막의 선택비를 1로 하였을 때 실리콘나이트라이드의 선택비는 0.95이며, 폴리실리콘의 선택비는 0.58을 나타낸다. In each graph, the etching rate measured 1.5 mm from the edge of the wafer to the center of the wafer shows that the oxide film (TEOS) is 12,446 Å / min, the silicon nitride is 11,850 Å / min, and the polysilicon is 7,250 Å / min. Respectively. When the selectivity of the oxide film is 1, the selectivity of silicon nitride is 0.95, and the selectivity of polysilicon is 0.58.

이러한 식각선택비는 누적된 피처리물질층에 대한 식각시간을 예측하게 해주며, 각 물질층간의 식각속도와 증착된 두께를 고려하여 가능한 비선택적인 조건이 되도록 조절할 수 있으며, 특정 물질층에 대한 선택적 식각 특성이 필요할 경우에는 공정가스의 케미컬의 조합을 변경함으로써 대응이 가능함을 알 수 있다. This etch selectivity makes it possible to predict the etch time for the cumulative material layer, and can be adjusted to be as non-selective as possible by considering the etch rate and the deposited thickness between each material layer. When selective etching characteristics are required, it can be seen that the response can be achieved by changing the chemical combination of the process gas.

다음으로 본 발명에서 여러 가지 파라미터별로 식각 특성을 평가하였다.Next, the etching characteristics were evaluated for various parameters in the present invention.

도 13은 본 발명의 실시예에 따른 공정 조건하에서 가스분산판의 크기(도 6 에서 'L')에 따른 질화막에 대한 식각 특성을 나타낸 그래프이며, 도 14는 산소가스의 유량에 따른 질화막에 대한 식각 특성을 나타낸 그래프이며, 도 15는 웨이퍼 중앙으로 공급되는 보조가스(예를 들어, 질소가스)의 유량에 따른 질화막에 대한 식각 특성을 나타낸 그래프이며, 도 16은 공정가스의 유량에 따른 산화막에 대한 식각 특성을 나타낸 그래프이다.FIG. 13 is a graph showing etching characteristics of a nitride film according to the size of the gas distribution plate ('L' in FIG. 6) under process conditions according to an embodiment of the present invention, and FIG. 14 is a view of the nitride film according to the flow rate of oxygen gas. FIG. 15 is a graph showing etching characteristics, and FIG. 15 is a graph showing etching characteristics of a nitride film according to a flow rate of an auxiliary gas (for example, nitrogen gas) supplied to a wafer center, and FIG. It is a graph showing the etching characteristics.

도 13으로부터, 가스분산판의 크기(즉, 도 6의 'L')가 1.5 mm에서 1.9 mm로 증가할수록 웨이퍼의 가장자리에서 식각속도가 증가함을 알 수 있으며, 웨이퍼의 중앙쪽으로도 식각속도가 상승함을 알 수 있다. 이것은 'L'이 커질수록 가스분산판(79)으로부터 오픈되는 웨이퍼의 직경이 커지기 때문에 플라즈마 처리되는 부분이 웨이퍼 중앙쪽으로 증가한다는 것을 의미한다. 따라서, 웨이퍼 가장자리에서 피처리 물질층의 피처리 폭에 따라서 적절한 크기를 갖는 가스분산판을 선택하여 교체사용할 수 있다.13, it can be seen that as the size of the gas dispersion plate (ie, 'L' in FIG. 6) increases from 1.5 mm to 1.9 mm, the etching speed increases at the edge of the wafer. It can be seen that it rises. This means that the larger the L is, the larger the diameter of the wafer opened from the gas distribution plate 79 is, so that the portion to be subjected to plasma increases toward the center of the wafer. Therefore, a gas dispersion plate having an appropriate size can be selected and used at the wafer edge in accordance with the width of the material layer to be processed.

도 14로부터, 공정가스로서 산소가스를 추가한 경우에는 웨이퍼 가장자리에서의 식각속도에서 약간의 증가를 보였지만, 웨이퍼 중앙쪽으로의 플라즈마 식각 처리되는 폭의 변화가 미약함을 알 수 있다. 14 shows a slight increase in the etching rate at the edge of the wafer when oxygen gas is added as the process gas, but the change in the width of the plasma etching process toward the center of the wafer is slight.

도 15로부터, 플라즈마 처리 동안에 웨이퍼의 중앙쪽으로 질소가스를 투입한 경우에는 질소가스의 투입에도 불구하고 식각속도의 변화는 거의 없음을 알 수 있으며, 웨이퍼 중앙쪽으로의 플라즈마 식각처리되는 폭의 변화가 거의 없음을 알 수 있다.15, it can be seen that when nitrogen gas is introduced into the center of the wafer during the plasma processing, there is almost no change in the etching rate despite the addition of nitrogen gas, and the change in the width of the plasma etching process toward the wafer center is almost unchanged. It can be seen that there is no.

도 16으로부터, 공정가스에서 CF4의 유량을 증가시킬수록 식각속도가 증가함을 알 수 있으나, 아르곤가스의 증가는 식각속도의 증가에 크게 영향이 없음을 알 수 있다. 또한 공정가스의 유량은 웨이퍼 중앙쪽으로의 플라즈마 식각 처리가 되는 폭에 큰 영향을 끼치지 않음을 알 수 있다. 16, it can be seen that the etching rate increases as the flow rate of CF 4 increases in the process gas, but it can be seen that the increase in the argon gas does not significantly affect the increase of the etching rate. In addition, it can be seen that the flow rate of the process gas does not significantly affect the width of the plasma etching process toward the center of the wafer.

이상은 본 발명의 바람직한 실시예에 대한 구체적인 설명이지만, 본 발명은 상기 실시예들의 형태에 한정되는 것이 아니라 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당업자의 기술수준에 따라 여러 가지로 변경을 가하는 것이 가능하다. 예를 들어, 본 발명에 따른 플라즈마 처리장치에 있어서, 본 실시예에서는 상부전극만이 상하 이동이 가능한 것으로 기술하였지만, 상부전극 외에도 하부전극 또는 측부전극을 이동가능하게 구성할 수 있음은 물론이며, 각 구성부품을 다양한 재질이나 치수로 구성할 수 있으며, 피처리 웨이퍼의 직경이 200 mm 이외도 300 mm나 다른 사이즈의 것들에 대하여도 적용할 수 있음은 물론이다.Although the above is a detailed description of a preferred embodiment of the present invention, the present invention is not limited to the form of the embodiments, but various changes depending on the skill level of those skilled in the art without departing from the technical spirit of the present invention It is possible. For example, in the plasma processing apparatus according to the present invention, in the present embodiment, only the upper electrode is described as being movable up and down, but of course, the lower electrode or the side electrode may be configured to be movable in addition to the upper electrode. Each component can be composed of various materials or dimensions, and of course, the diameter of the wafer to be processed can be applied to 300 mm or other sizes in addition to 200 mm.

또한, 본 발명의 실시예에서는 측부전극(86)이 하부전극(82)의 외측벽을 둘러싸며 이격되는 경우를 하부 측부전극(86)에 대하여 설명하였지만, 상부전극(74)의 외측벽을 둘러싸며 절연 및 이격되어 있는 상부 측부전극을 더 포함할 수 있다. 이경우에는 웨이퍼의 가장자리를 따라 플라즈마를 형성시키기 위해, 상부전극(74) 및 하부 측부전극(86)을 애노드로 하고 하부전극(82) 및 상부 측부전극을 캐소드로 할 수 있으며, 상부전극(74) 및 상부 측부전극을 애노드로 하고 하부전극(82) 및 하부 측부전극(86)을 캐소드로 할 수 있으며, 상부전극(74) 및 상부 측부전극(86) 을 캐소드로 하고 하부전극(82) 및 하부 측부전극을 애노드로 할 수 있으며, 상부전극(74) 및 하부 측부전극을 캐소드로 하고 하부전극(82) 및 상부 측부전극(86)을 애노드로 할 수 있다. In addition, in the exemplary embodiment of the present invention, the side electrode 86 is spaced apart from the outer wall of the lower electrode 82 with respect to the lower side electrode 86. However, the outer wall of the upper electrode 74 is surrounded by the insulation. And a top side electrode spaced apart from each other. In this case, in order to form a plasma along the edge of the wafer, the upper electrode 74 and the lower side electrode 86 may be an anode, and the lower electrode 82 and the upper side electrode may be the cathode, and the upper electrode 74 may be used. And an upper side electrode as an anode and a lower electrode 82 and a lower side electrode 86 as a cathode, and an upper electrode 74 and an upper side electrode 86 as a cathode, and a lower electrode 82 and a lower side. The side electrode may be an anode, and the upper electrode 74 and the lower side electrode may be the cathode, and the lower electrode 82 and the upper side electrode 86 may be the anode.

또한, 본 발명의 플라즈마 처리단계에 대하여 비트라인 형성후의 단계에 대하여 기술하였지만, 반도체 집적회로의 다양한 단계에서 적용할 수 있음은 물론이다.In addition, although the step after the formation of the bit line has been described with respect to the plasma processing step of the present invention, it can be applied to various steps of the semiconductor integrated circuit.

본 발명에 의하면, 웨이퍼 가장자리에 누적된 불필요한 피처리 물질층을 정밀하게 제어된 플라즈마로 처리하여 제거함으로써 공정시간이 단축되며, 공정설비 비용이 절감되었다. 또한, 웨이퍼의 크기, 피처리 물질층의 종류 및 두께에 따라 플라즈마 처리를 적절히 조절하여 적용할 수 있기 때문에 공정효율이 향상되었다.According to the present invention, the process time is shortened by processing and removing the unnecessary material layer accumulated on the wafer edge by precisely controlled plasma, thereby reducing the process equipment cost. In addition, since the plasma treatment can be appropriately adjusted according to the size of the wafer, the type and thickness of the material layer to be processed, the process efficiency is improved.

Claims (8)

반도체소자의 제조방법에 있어서,In the method of manufacturing a semiconductor device, 제1 물질층이 표면에 형성된 반도체 기판을 준비하는 단계;Preparing a semiconductor substrate having a first material layer formed on a surface thereof; 상기 반도체 기판을 장착할 수 있는 하부전극, 상기 하부전극의 외측벽으로부터 이격되어 있는 측부전극 및 상기 반도체 기판 상에 설치되어 있는 상부전극을 구비하는 플라즈마 처리장치의 처리챔버 내로 상기 반도체 기판을 로딩하는 단계;Loading the semiconductor substrate into a processing chamber of a plasma processing apparatus including a lower electrode on which the semiconductor substrate is mounted, a side electrode spaced apart from an outer wall of the lower electrode, and an upper electrode provided on the semiconductor substrate; ; 상기 상부전극 및 상기 측부전극에 의하여 발생된 플라즈마를 이용하여 상기 반도체 기판의 가장자리 영역에 존재하는 상기 제1 물질층을 제거하는 단계;Removing the first material layer existing in an edge region of the semiconductor substrate by using the plasma generated by the upper electrode and the side electrode; 상기 반도체 기판을 상기 처리챔버로부터 언로딩하는 단계를 포함하는 반도체소자의 제조방법.And unloading the semiconductor substrate from the processing chamber. 제 1 항에 있어서, 상기 제1 물질층은 도전층 또는 절연층인 것을 특징으로 하는 반도체소자의 제조방법.The method of claim 1, wherein the first material layer is a conductive layer or an insulating layer. 제 1 항에 있어서, 상기 측부전극은 상기 하부전극을 둘러싸는 링 형상임을 특징으로 하는 반도체소자의 제조방법.The method of claim 1, wherein the side electrode has a ring shape surrounding the lower electrode. 제 1 항에 있어서, 상기 하부전극의 측벽과 상기 측부전극 사이에는 제1 절연체가 더 형성되어 있는 것을 특징으로 하는 반도체소자의 제조방법.The method of claim 1, wherein a first insulator is further formed between the sidewall of the lower electrode and the side electrode. 제 1 항에 있어서, 상기 상부전극 및 측부전극은 애노드이며, 상기 하부전극은 캐소드임을 특징으로 하는 반도체소자의 제조방법.The method of claim 1, wherein the upper electrode and the side electrode are an anode, and the lower electrode is a cathode. 제 1 항에 있어서, 상기 상부전극 및 측부전극은 캐소드이며, 상기 하부전극은 애노드임을 특징으로 하는 반도체소자의 제조방법.The method of claim 1, wherein the upper electrode and the side electrode are a cathode, and the lower electrode is an anode. 제 1 항에 있어서, 상기 하부전극 및 측부전극은 애노드이며, 상기 상부전극은 캐소드임을 특징으로 하는 반도체소자의 제조방법.The method of claim 1, wherein the lower electrode and the side electrode are an anode, and the upper electrode is a cathode. 제 1 항에 있어서, 상기 하부전극 및 측부전극은 캐소드이며, 상기 상부전극은 애노드임을 특징으로 하는 반도체소자의 제조방법.The method of claim 1, wherein the lower electrode and the side electrode are cathodes, and the upper electrode is an anode.
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