KR100583954B1 - Method of Fabricating Semiconductor Device Having Trench Plug Pattern - Google Patents

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Abstract

트랜치 플러그 패턴을 갖는 반도체 장치의 제조방법을 제공한다. 이 방법은 트랜치의 측벽을 이용해서 활성영역의 폭을 증가하여 반도체 장치의 퍼포먼스를 향상시킨다. 이를 위해서, 상기 방법은 반도체 기판의 소정영역에 트랜치를 형성하는 것을 포함한다. 상기 트랜치는 활성영역을 고립시킨다. 다음으로, 상기 트랜치에 트랜치 플러그를 형성하고, 상기 트랜치 플러그를 부분 식각해서 트랜치 플러그 패턴을 형성하여 트랜치 측벽의 상부측을 노출시킨다. 이를 통해서, 상기 반도체 장치들은 주어진 디자인 룰 내에서 증가된 활성영역을 구비되어져서 그 장치의 전류 구동능력을 배가시킬 수 있다.A method of manufacturing a semiconductor device having a trench plug pattern is provided. This method uses the sidewalls of the trench to increase the width of the active region to improve the performance of the semiconductor device. To this end, the method includes forming a trench in a predetermined region of the semiconductor substrate. The trench isolates the active region. Next, a trench plug is formed in the trench, and the trench plug is partially etched to form a trench plug pattern to expose the upper side of the trench sidewall. Through this, the semiconductor devices can be provided with an increased active area within a given design rule to double the current driving capability of the device.

트랜치, 트랜치 플러그, 활성영역, 트랜치 플러그 패턴.Trench, trench plug, active area, trench plug pattern.

Description

트랜치 플러그 패턴을 갖는 반도체 장치의 제조방법{Method of Fabricating Semiconductor Device Having Trench Plug Pattern}Method of manufacturing a semiconductor device having a trench plug pattern {Method of Fabricating Semiconductor Device Having Trench Plug Pattern}

도 1 은 본 발명에 따른 반도체 장치의 배치도.1 is a layout view of a semiconductor device according to the present invention.

도 2, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 본 발명에 따른 반도체 장치의 제조방법을 설명해 주는 단면도들.2, 4, 6, 8, 10, 12, 14, 16, 18, 20, and 22 show a semiconductor according to the present invention taken along the cutting line I-I 'of FIG. Sectional views illustrating the manufacturing method of the device.

도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23 은 도 1 의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 본 발명에 따른 반도체 장치의 제조방법을 설명해 주는 단면도들.3, 5, 7, 7, 9, 11, 13, 15, 17, 19, 21, and 23 show a semiconductor according to the present invention taken along the cut line II-II 'of FIG. Sectional views illustrating the manufacturing method of the device.

본 발명은 반도체 장치의 제조방법에 관한 것으로서, 상세하게는 트랜치 플러그 패턴을 갖는 반도체 장치의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device having a trench plug pattern.

일반적으로, 반도체 장치는 개별 소자들을 반도체 기판의 활성영역들에 집적해서 사용자의 정보를 저장하거나 저장된 정보를 사용자로 하여금 읽게 해주는 장치이다. 상기 개별 소자들은 트랜지스터, 커패시터 등을 일컫는다. 상기 트랜지스 터는 게이트 및 게이트에 오버랩되는 소오스/ 드레인 정션을 포함해서 형성되고, 상기 활성영역들은 얇은 트랜치 절연막(Shallow Trench Isolation Film) 또는 트랜치 플러그 패턴으로 고립되도록 형성된다.In general, semiconductor devices are devices in which individual devices are integrated into active regions of a semiconductor substrate to store user information or allow the user to read the stored information. The individual devices refer to transistors, capacitors, and the like. The transistor includes a gate and a source / drain junction overlapping the gate, and the active regions are formed to be isolated by a thin trench insulation film or a trench plug pattern.

그러나, 상기 반도체 장치는 디자인 룰이 축소됨에 따라서 이전보다 작은 면적의 활성영역 및 작은 크기의 개별 소자들을 갖게된다. 상기 활성영역 및 커패시터는 패드 플러그로 연결되는데. 상기 커패시터는 활성영역의 작은 면적으로 인해서 정해진 시간동안 전하의 저장능력이 떨어진다. 이는 디자인 룰이 축소되기 이전보다 패드 플러그 및 활성영역의 접촉저항이 증가되었기 때문이다.However, as the design rule is reduced, the semiconductor device has smaller areas of active area and smaller elements than before. The active region and the capacitor are connected by a pad plug. The capacitor has a low storage capacity for a predetermined time due to the small area of the active region. This is because the contact resistance of the pad plug and the active area is increased than before the design rule is reduced.

또한, 상기 트랜지스터는 게이트가 활성영역에 형성되어 소오스 및 드레인 정션들 사이를 흐르는 전하의 흐름을 통제하는데, 상기 게이트는 활성영역의 작아진 면적때문에 게이트의 폭이 작아져서 사용자가 원하는 전류 구동능력을 나타내지 못한다.In addition, the transistor has a gate formed in the active region to control the flow of charge flowing between the source and drain junctions. The gate has a smaller gate width due to the smaller area of the active region, so that the current driving capability desired by the user is reduced. Not shown.

결론적으로, 작은 면적의 활성영역을 갖는 반도체 장치는 주어진 디자인 룰 내에서 그 장치의 퍼포먼스를 증가시키기 위한 공정적인 해결 방안을 갖는 것이 필요되어진다.In conclusion, semiconductor devices having a small area of active area need to have a fair solution for increasing the performance of the device within a given design rule.

본 발명이 이루고자 하는 기술적 과제는 활성영역의 폭을 증가시킬 수 있는 트랜치 플러그 패턴을 갖는 반도체 장치의 제조방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device having a trench plug pattern that can increase the width of the active region.

상기 기술적 과제를 해결하기 위해서, 본 발명은 트랜치 플러그 패턴을 갖는 반도체 장치의 제조방법을 제공한다.In order to solve the above technical problem, the present invention provides a method of manufacturing a semiconductor device having a trench plug pattern.

이 방법은 반도체 기판을 준비하는 것을 포함한다. 상기 반도체 기판의 소정영역에 트랜치를 형성하는데, 상기 트랜치는 활성영역을 고립시킨다. 다음으로, 상기 트랜치를 채우는 트랜치 플러그를 형성하고, 상기 트랜치 플러그에 식각 공정을 수행해서 트랜치 플러그 패턴을 형성한다. 이때에, 상기 트랜치 플러그 패턴은 상기 트랜치의 측벽의 상부측을 노출시키도록 형성한다.The method includes preparing a semiconductor substrate. A trench is formed in a predetermined region of the semiconductor substrate, and the trench isolates the active region. Next, a trench plug filling the trench is formed, and an etching process is performed on the trench plug to form a trench plug pattern. At this time, the trench plug pattern is formed to expose the upper side of the side wall of the trench.

도 1 은 본 발명에 따른 반도체 장치의 배치도이고, 도 2, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 본 발명에 따른 반도체 장치의 제조방법을 설명해 주는 단면도들이다. 1 is a layout view of a semiconductor device according to the present invention, and FIGS. 2, 4, 6, 8, 10, 12, 14, 16, 18, 20, and 22 are cutouts of FIG. 1. Sectional drawing explaining the manufacturing method of the semiconductor device which concerns on this invention taken along the line II '.

또한, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 도 21, 도 23 은 도 1 의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 본 발명에 따른 반도체 장치의 제조방법을 설명해 주는 단면도들이다.3, 5, 7, 7, 9, 11, 13, 15, 17, 19, 21, and 23 are taken along the cut line II-II 'of FIG. Cross-sectional views for explaining a method of manufacturing a semiconductor device according to the.

도 1 내지 도 5 를 참조하면, 반도체 기판(10) 상에 보호막(20) 및 마스크 막(30)을 형성하고, 그 기판(10)의 소정영역에 포토레지스트 패턴(40)을 형성한다. 이때에, 상기 포토레지스트 패턴은 도 1 의 활성영역(15)을 정의한다. 상기 포토레지스트 패턴(40)을 식각 마스크로 사용해서 마스크 막(30) 및 보호막(20)을 차례로 식각하여 마스크 막 패턴(35) 및 보호막 패턴(25)을 형성한다. 상기 마스크 막(30)은 보호막(20)과 다른 식각률을 갖는 절연막인 질화막으로 형성하고, 상기 보호막(20)은 산화막으로 형성하는 것이 바람직하다. 상기 반도체 기판은 P 형의 도전성을 갖는다.1 to 5, the protective film 20 and the mask film 30 are formed on the semiconductor substrate 10, and the photoresist pattern 40 is formed in a predetermined region of the substrate 10. In this case, the photoresist pattern defines the active region 15 of FIG. 1. Using the photoresist pattern 40 as an etching mask, the mask film 30 and the protective film 20 are sequentially etched to form the mask film pattern 35 and the protective film pattern 25. The mask layer 30 is preferably formed of a nitride film that is an insulating film having an etching rate different from that of the protective film 20, and the protective film 20 is formed of an oxide film. The semiconductor substrate has a P-type conductivity.

도 1, 도 6 내지 도 9 를 참조하면, 상기 반도체 기판(10)으로부터 포토레지스트 패턴(40)을 제거하고, 상기 마스크 막 패턴(35)을 식각 마스크로 사용해서 반도체 기판(10)을 소정 깊이로 식각하여 트랜치(16)를 형성한다. 그리고, 상기 트랜치(16)를 갖는 반도체 기판 상에 트랜치 플러그 막(50)을 형성한다. 상기 트랜치 플러그 막(50)은 트랜치(16)를 채우고 동시에 마스크 막 패턴(35)의 상면으로부터 그 기판(10)의 상부로 소정 두께가 되도록 형성한다. 이어서, 상기 트랜치 플러그 막(50)을 갖는 반도체 기판 상에 평탄화 공정을 수행하여 마스크 막 패턴(35)의 상면을 노출시켜서 트랜치 플러그(53)를 형성한다. 상기 트랜치 플러그 막(50)은 고밀도 플라즈마 막(High Density Plasma Layer)으로 형성하고, 상기 평탄화 공정은 화학 기계적 연마(CMP) 또는 에칭 백(Etching Back)으로 수행하는 것이 바람직하다.1 and 6 to 9, the photoresist pattern 40 is removed from the semiconductor substrate 10, and the semiconductor substrate 10 is a predetermined depth by using the mask film pattern 35 as an etch mask. The trench 16 is etched to form a trench 16. The trench plug layer 50 is formed on the semiconductor substrate having the trench 16. The trench plug film 50 fills the trench 16 and is formed to have a predetermined thickness from an upper surface of the mask film pattern 35 to an upper portion of the substrate 10. Next, a planarization process is performed on the semiconductor substrate having the trench plug layer 50 to expose the top surface of the mask layer pattern 35 to form the trench plug 53. The trench plug layer 50 may be formed of a high density plasma layer, and the planarization process may be performed by chemical mechanical polishing (CMP) or etching back.

도 1, 도 10 내지 도 15 을 참조하면, 상기 트랜치 플러그(53)를 갖는 반도체 기판 상에 식각공정을 수행하는데, 상기 식각공정은 마스크 막 패턴(35)을 식각 저지막으로 사용해서 트랜치 플러그(53)를 부분 식각하여 트랜치(16) 내에 트랜치 플러그 패턴(56)을 형성한다. 이때에, 상기 트랜치 플러그 패턴(56)은 트랜치(16) 측벽의 상부측을 노출시켜서 그 패턴(56)의 상면이 반도체 기판(10)의 상면보다 낮게 위치되어진다.Referring to FIGS. 1 and 10 to 15, an etching process is performed on a semiconductor substrate having the trench plugs 53. The etching process uses a mask plug pattern 35 as an etch stop layer to form a trench plug ( 53 is partially etched to form trench plug patterns 56 in trench 16. At this time, the trench plug pattern 56 exposes the upper side of the trench 16 sidewall so that the upper surface of the trench 56 is lower than the upper surface of the semiconductor substrate 10.

다음으로, 상기 트랜치 플러그 패턴(56) 및 마스크 패턴을 이온 주입 마스크로 사용해서 노출된 트랜치(16) 측벽에 이온 주입공정을 실시하여 활성영역(15)의 상면 및 트랜치(16) 측벽이 만나는 교차점들 주위에 필드 억제 확산영역들(A, B, C, D)을 형성한다. 상기 필드 억제 확산영역들(A, B, C, D)은 반도체 장치가 구동하는 동안 그 부위들의 전하들이 기하학적인 3D 효과(Three Dimension Effect)의 영향을 받아서 생긴 전기장의 집중 현상(Crowding Phenomenon)을 완화해주는 역할을 한다. 상기 필드 억제 확산영역들(A, B, C, D)은 P 형의 도전성을 갖는다.Next, using the trench plug pattern 56 and the mask pattern as an ion implantation mask, an ion implantation process is performed on the exposed sidewalls of the trench 16 so that an intersection point between the top surface of the active region 15 and the sidewalls of the trench 16 meets. Field suppression diffusion regions A, B, C, and D are formed around them. The field suppression diffusion regions A, B, C, and D may be used to control the electric field crowing phenomenon in which the charges of the regions are influenced by the geometric 3D effect while the semiconductor device is being driven. It plays a role of mitigation. The field suppression diffusion regions A, B, C, and D have a P-type conductivity.

또한, 상기 트랜치(16) 측벽의 상부측을 노출시키는 방법은 마스크 막 패턴(35)을 식각 마스크로 사용해서 도 8 및 도 9 의 트랜치 플러그(53)를 반도체 기판(10)의 상면까지 식각하여 도 12 및 도 13 의 트랜치 플러그 패턴(59)을 형성하는 것과, 상기 트랜치 플러그 패턴(59)을 식각 마스크로 사용해서 마스크 막 패턴(35)을 제거하는 것과, 상기 트랜치 플러그 패턴(59)을 성장 저지막으로 해서 반도체 기판(10)의 활성영역(15)에 도 14 및 도 15 의 에피텍셜 막(15-1)을 형성하는 것을 포함할 수도 있다. In addition, a method of exposing the upper side of the sidewalls of the trench 16 may be performed by etching the trench plugs 53 of FIGS. 8 and 9 to the upper surface of the semiconductor substrate 10 using the mask layer pattern 35 as an etching mask. Forming the trench plug pattern 59 of FIGS. 12 and 13, removing the mask film pattern 35 using the trench plug pattern 59 as an etching mask, and growing the trench plug pattern 59. It may include forming the epitaxial film 15-1 of FIGS. 14 and 15 in the active region 15 of the semiconductor substrate 10 as a blocking film.

상기 에피텍셜 막(15-1)을 형성한 후, 상기 활성영역(15)을 갖는 반도체 기판 상에 도 14 및 도 15 의 포토레지스트 패턴(45)을 형성하고, 상기 포토레지스트 패턴(45) 및 트랜치 플러그 패턴(59)을 이온 주입 마스크로 사용해서 노출된 에피텍셜 막(15-1)의 측벽에 이온 주입공정을 실시하여 에피텍셜 막(15-1)의 상면 및 그 막의 측벽이 만나는 교차점들 주위에 필드 억제 확산영역들(A, B, C, D)을 형성한다. 상기 필드 억제 확산영역들(A, B, C, D)을 갖는 에피텍셜 막은 이후로 도 10 및 도 11 의 활성영역(15)의 역할을 한다. 이때에, 상기 에피텍셜 막(15-1)은 반도체 기판(10)과 함께 트랜치(16)의 측벽을 형성하고, 상기 트랜치 플러그 패턴(59)의 상면은 에피텍셜 막(15-1)의 상면보다 낮게 위치된다.After the epitaxial layer 15-1 is formed, the photoresist pattern 45 of FIGS. 14 and 15 is formed on the semiconductor substrate having the active region 15, and the photoresist pattern 45 and By using the trench plug pattern 59 as an ion implantation mask, an ion implantation process is performed on the exposed sidewalls of the epitaxial film 15-1, where intersection points of the top surface of the epitaxial film 15-1 and the sidewalls of the film meet. Field suppression diffusion regions A, B, C, and D are formed around. An epitaxial film having the field suppressing diffusion regions A, B, C, and D subsequently serves as the active region 15 of FIGS. 10 and 11. In this case, the epitaxial layer 15-1 forms sidewalls of the trench 16 together with the semiconductor substrate 10, and an upper surface of the trench plug pattern 59 is an upper surface of the epitaxial layer 15-1. Is located lower.

도 1, 도 16 내지 도 23 를 참조하면, 상기 반도체 기판(10)으로부터 마스크 막 패턴(35) 및 보호막 패턴(25)을 제거하고, 상기 반도체 기판(10)에 이온 주입공정을 실시해서 그 기판(10)의 상면으로부터 아래를 향하여 소정 깊이로 채널 확산영역(Channel Junction, E)을 형성한다. 상기 채널 확산영역(E)은 P 형의 도전성을 갖는다. 상기 채널 확산영역(E)은 필드 억제 확산영역들(A, B, C, D)과 동일한 타입의 이온들을 갖으며, 상기 채널 확산영역(E) 및 필드 억제 확산영역들(A, B, C, D)의 형성은 활성영역(15)의 전기적 특성을 결정짓는다. 따라서, 상기 채널 확산영역(E) 및 필드 억제 확산영역들(A, B, C, D)을 갖는 반도체 장치는 도 1 의 포토레지스트 패턴(40)이 정의한 면적에 노출된 트랜치(16) 측벽의 면적을 더해서 형성된 활성영역(15)을 갖는다. 상기 채널 확산영역(E) 및 필드 억제 확산영역들(A, B, C, D)을 갖는 반도체 기판 상에 게이트 산화막(60) 및 게이트 막(70)을 형성하는데, 상기 게이트 막(70)은 도전막으로 형성하는 것이 바람직하다. 상기 게이트 막(70)은 N 형의 도전성을 갖는다.Referring to FIGS. 1 and 16 to 23, the mask film pattern 35 and the protective film pattern 25 are removed from the semiconductor substrate 10, and an ion implantation process is performed on the semiconductor substrate 10 to form the substrate. A channel junction region E is formed at a predetermined depth from the upper surface of the upper surface 10 to the lower side. The channel diffusion region E has a P-type conductivity. The channel diffusion region E has the same type of ions as the field suppression diffusion regions A, B, C, and D, and the channel diffusion region E and the field suppression diffusion regions A, B, and C The formation of, D) determines the electrical properties of the active region 15. Accordingly, the semiconductor device having the channel diffusion region E and the field suppression diffusion regions A, B, C, and D may have a sidewall of the trench 16 exposed to the area defined by the photoresist pattern 40 of FIG. It has an active region 15 formed by adding an area. A gate oxide film 60 and a gate film 70 are formed on a semiconductor substrate having the channel diffusion region E and the field suppression diffusion regions A, B, C, and D. The gate film 70 It is preferable to form with a conductive film. The gate film 70 has N type conductivity.

상기 게이트 막(70)을 갖는 반도체 기판 상에 공지의 포토공정으로 형성된 포토레지스트 패턴들을 식각 마스크로 사용해서 그 막을 식각하여 도 18 의 게이트 배선(75)들 및 게이트 산화막 패턴(65)들을 형성한다. 상기 게이트 배선(75)들은 활성영역(15)을 가로질러서 달리고 서로에 대해서 평행하게 배치되도록 형성한다. 이때에, 상기 게이트 배선(75)들은 게이트 산화막 패턴(65)을 통해서 채널 확산영역(E) 및 필드 억제 확산영역들(A, B)에 전기적으로 접촉되어서 그 배선(75)들의 폭이 증가되는데, 이는 게이트 배선(75)들의 전류 구동능력이 노출된 트랜치 측벽만큼 향상됨을 의미한다.Using the photoresist patterns formed by a known photo process on the semiconductor substrate having the gate film 70 as an etching mask, the film is etched to form the gate wirings 75 and the gate oxide film patterns 65 of FIG. . The gate lines 75 are formed to run across the active region 15 and to be parallel to each other. At this time, the gate lines 75 are electrically contacted with the channel diffusion region E and the field suppression diffusion regions A and B through the gate oxide pattern 65 to increase the width of the wiring lines 75. This means that the current driving capability of the gate lines 75 is improved by the exposed trench sidewalls.

상기 게이트 배선(75)들을 갖는 반도체 기판 상에 도 20 및 도 21 의 패드 절연막(80)을 형성하고, 상기 패드 절연막(80)을 관통하고 동시에 게이트 배선(75)들 사이의 소정영역에 도 23 의 패드 홀(90)들을 형성한다. 이때에, 상기 패드 홀(90)들은 게이트 배선(75)들 사이의 채널 확산영역(E)을 갖는 활성영역뿐만 아니라 필드 억제 확산영역들(C, D)을 갖는 활성영역도 노출시킨다. 상기 패드 홀(90)들을 갖는 반도체 기판 상에 그 홀들을 채우는 도 23 의 패드 플러그(100)들을 형성한다. 상기 패드 플러그(100)들은 N 형의 도전성을 갖는다. 상기 패드 플러그(100)들은 패드 홀(90)들을 통해서 채널 확산영역(E) 및 필드 억제 확산영역들(C, D)을 갖는 활성영역 상에 접촉되어서 채널 확산영역(E)을 갖는 활성영역에만 접촉되었을 때대비 낮은 접촉저항을 보이는데, 이는 게이트 배선(75)들을 통과한 반도체 기판(10) 내의 전하들을 패드 플러그(100)를 통해서 원활하게 흐르도록 해준다. 상기 패드 플러그(100)들은 도핑된 폴리실리콘 막이기 때문에 그 막으로부터 도핑된 이온들이 반도체 기판(10)으로 확산되어 채널 확산영역(E) 및 필드 억제 확산영역들(C, D)과 만나서 컨팬세이션되며, 상기 폴리실리콘 막은 채널 확산영역(E) 및 필드 억제 확산영역들(C, D)과 다른 타입의 이온들을 갖는다.A pad insulating film 80 of FIGS. 20 and 21 is formed on a semiconductor substrate having the gate wirings 75, and passes through the pad insulating film 80 and at the same time in a predetermined region between the gate wirings 75. Pad holes 90 are formed. At this time, the pad holes 90 expose not only the active region having the channel diffusion region E between the gate lines 75 but also the active region having the field suppression diffusion regions C and D. The pad plugs 100 of FIG. 23 filling the holes on the semiconductor substrate having the pad holes 90 are formed. The pad plugs 100 have N-type conductivity. The pad plugs 100 are in contact with the active region having the channel diffusion region E and the field suppression diffusion regions C and D through the pad holes 90 so that only the active region having the channel diffusion region E is provided. The contact resistance is lower than when contacted, which allows the charges in the semiconductor substrate 10 passing through the gate lines 75 to flow smoothly through the pad plug 100. Since the pad plugs 100 are doped polysilicon films, doped ions diffuse from the film to the semiconductor substrate 10 to meet the channel diffusion region E and the field suppression diffusion regions C and D. The polysilicon film has different types of ions than the channel diffusion region E and the field suppression diffusion regions C and D.

상술한 바와 같이, 본 발명은 트렌치 플러그 패턴을 사용해서 트랜치 측벽을 노출시켜서 활성영역의 면적을 극대화시킨 것이다. 이를 통해서, 상기 트랜치 플러그 패턴을 갖는 반도체 장치는 활성영역의 면적을 증가시켜서 그 장치의 퍼포먼스를 배가시킬수 있다.As described above, the present invention maximizes the area of the active region by exposing the trench sidewalls using a trench plug pattern. As a result, the semiconductor device having the trench plug pattern may increase the area of the active region to double the performance of the device.

Claims (6)

반도체 기판 상에 마스크 패턴을 형성하고,Forming a mask pattern on the semiconductor substrate, 상기 마스크 패턴을 식각 마스크로 사용해서 상기 반도체 기판을 식각해서 그 기판에 트랜치를 형성하되, 상기 트랜치는 상기 반도체 기판의 상면으로부터 상기 반도체 기판의 하부로 연장해서 활성영역을 정의하고,The semiconductor substrate is etched using the mask pattern as an etch mask to form a trench in the substrate, the trench extending from an upper surface of the semiconductor substrate to a lower portion of the semiconductor substrate to define an active region, 상기 트랜치의 상부 측벽을 노출시키도록 상기 활성영역을 둘러싸는 트랜치 플러그 패턴을 형성하고,Forming a trench plug pattern surrounding the active region to expose the upper sidewall of the trench, 상기 반도체 기판에 필드 억제 확산영역을 형성하는 것을 포함하되,Forming a field suppressing diffusion region in the semiconductor substrate, 상기 필드 억제 확산영역은 상기 트랜치의 상부 측벽 및 상기 활성영역의 상면이 만나는 교차점 주위에 형성되는 것이 특징인 반도체 장치의 제조방법.And the field suppressing diffusion region is formed around an intersection where an upper sidewall of the trench and an upper surface of the active region meet. 제 1 항에 있어서, The method of claim 1, 상기 트랜치 플러그 패턴을 형성하는 것은,Forming the trench plug pattern, 상기 트랜치를 갖는 반도체 기판 상에 트랜치 플러그 막을 형성하고,Forming a trench plug film on the semiconductor substrate having the trench, 상기 마스크 막 패턴의 상면이 노출될 때까지 상기 트랜치 플러그 막 상에 평탄화 공정을 실시해서 트랜치 플러그를 형성하고,Forming a trench plug by performing a planarization process on the trench plug layer until an upper surface of the mask layer pattern is exposed, 상기 마스크 막 패턴을 식각 저지막으로 사용해서 상기 트랜치 플러그를 식각하는 것을 포함하는 것이 특징인 반도체 장치의 제조방법.And etching the trench plug by using the mask film pattern as an etch stop layer. 제 1 항에 있어서,The method of claim 1, 상기 필드 억제 확산영역을 형성하는 것은,Forming the field suppressed diffusion region, 상기 트랜치 플러그 패턴 및 상기 마스크 패턴을 마스크로 사용해서 상기 반도체 기판에 이온 주입 공정을 실시하는 것을 포함하는 것이 특징인 반도체 장치의 제조방법.And performing an ion implantation process on the semiconductor substrate using the trench plug pattern and the mask pattern as a mask. 반도체 기판 상에 마스크 패턴을 형성하고,Forming a mask pattern on the semiconductor substrate, 상기 마스크 패턴을 식각 마스크로 사용해서 상기 반도체 기판을 식각해서 그 기판에 트랜치를 형성하되, 상기 트랜치는 상기 반도체 기판의 상면으로부터 상기 반도체 기판의 하부로 연장해서 활성영역을 정의하고,The semiconductor substrate is etched using the mask pattern as an etch mask to form a trench in the substrate, the trench extending from an upper surface of the semiconductor substrate to a lower portion of the semiconductor substrate to define an active region, 상기 트랜치를 충분히 채워서 상기 활성영역을 둘러싸는 트랜치 플러그 패턴을 형성하고,Filling the trench sufficiently to form a trench plug pattern surrounding the active region, 상기 반도체 기판으로부터 상기 마스크 패턴을 제거하고,Removing the mask pattern from the semiconductor substrate, 상기 트랜치 플러그 패턴을 성장 저지막으로 사용해서 상기 활성영역 상에 에피텍셜 막을 형성하고,An epitaxial layer is formed on the active region by using the trench plug pattern as a growth stop layer; 상기 에피텍셜 막에 필드 억제 확산영역을 형성하는 것을 포함하되,Forming a field suppressing diffusion region in the epitaxial film, 상기 에피텍셜 막의 상면은 상기 트랜치 플러그 패턴의 상면보다 높게 위치하고, 상기 필드 억제 확산영역은 상기 에피텍셜 막의 측벽 및 상면이 만나는 교차점 주위에 형성되는 것이 특징인 반도체 장치의 제조방법.And an upper surface of the epitaxial layer is higher than an upper surface of the trench plug pattern, and the field suppression diffusion region is formed around an intersection point between the sidewall and the upper surface of the epitaxial layer. 제 4 항에 있어서,The method of claim 4, wherein 상기 트랜치 플러그 패턴을 형성하는 것은,Forming the trench plug pattern, 상기 트랜치를 갖는 반도체 기판 상에 트랜치 플러그 막을 형성하고,Forming a trench plug film on the semiconductor substrate having the trench, 상기 마스크 막 패턴의 상면이 노출될 때까지 상기 트랜치 플러그 막 상에 평탄화 공정을 실시해서 트랜치 플러그를 형성하고,Forming a trench plug by performing a planarization process on the trench plug layer until an upper surface of the mask layer pattern is exposed, 상기 마스크 막 패턴을 식각 저지막으로 사용해서 상기 마스크 막 패턴의 하부를 노출시키도록 상기 트랜치 플러그를 식각하는 것을 포함하는 것이 특징인 반도체 장치의 제조방법.And etching the trench plug to expose a lower portion of the mask film pattern by using the mask film pattern as an etch stop layer. 제 4 항에 있어서,The method of claim 4, wherein 상기 필드 억제 확산영역을 형성하는 것은,Forming the field suppressed diffusion region, 상기 트랜치 플러그 패턴의 상면을 노출시키도록 상기 에피텍셜 막 상에 포토레지스트 패턴을 형성하고,Forming a photoresist pattern on the epitaxial layer to expose the top surface of the trench plug pattern, 상기 포토레지스트 패턴 및 상기 트랜치 플러그 패턴을 마스크로 사용해서 상기 에피텍셜 막에 이온 주입 공정을 실시하는 것을 포함하는 것이 특징인 반도체 장치의 제조방법.And performing an ion implantation process on the epitaxial film using the photoresist pattern and the trench plug pattern as masks.
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