KR100576488B1 - Semiconductor memory device sharing a sense amplifier - Google Patents

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KR100576488B1 KR1020050022316A KR20050022316A KR100576488B1 KR 100576488 B1 KR100576488 B1 KR 100576488B1 KR 1020050022316 A KR1020050022316 A KR 1020050022316A KR 20050022316 A KR20050022316 A KR 20050022316A KR 100576488 B1 KR100576488 B1 KR 100576488B1
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Abstract

본 발명은 센스앰프를 공유한 반도체 메모리 장치에 관한 것으로서, 상부 메모리 셀 어레이와 하부 메모리 셀 어레이가 하나의 센스앰프를 공유하도록 하고 입출력 스위치부를 이용하여 글로벌 입출력 라인을 선택적으로 사용하도록 함으로써 면적소모를 감소시키는 기술을 개시한다. 이를 위해, 본 발명에 따른 센스앰프를 공유하는 반도체 메모리 장치는, 복수개의 메모리 셀블럭을 구비하고 상하부로 구분하여 구동하는 메모리 셀 어레이와, 상기 복수개의 메모리 셀블럭 사이에 하나씩 구비되는 복수개의 센스앰프와, 선택된 메모리 셀블럭의 데이터를 구동하기 위한 센스앰프와 연결된 로컬 입출력 라인쌍을 복수개의 글로벌 입출력 라인쌍에 선택적으로 연결시키는 입출력 스위치부를 포함하여 구성함을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device sharing a sense amplifier, wherein the upper memory cell array and the lower memory cell array share a sense amplifier, and the global input / output line is selectively used using an input / output switch unit to reduce area consumption. A technique for reducing is disclosed. To this end, a semiconductor memory device sharing a sense amplifier according to the present invention includes a memory cell array having a plurality of memory cell blocks and driving them into upper and lower parts, and a plurality of sense cells provided one by one between the plurality of memory cell blocks. And an input / output switch unit for selectively connecting a pair of local input / output line pairs connected to the amplifier and a sense amplifier for driving data of the selected memory cell block to a plurality of global input / output line pairs.

Description

센스앰프를 공유한 반도체 메모리 장치{Semiconductor memory device sharing a sense amplifier}Semiconductor memory device sharing a sense amplifier

도 1은 종래의 반도체 메모리 장치의 메모리셀 블럭과 센스앰프의 구성도.1 is a block diagram of a memory cell block and a sense amplifier of a conventional semiconductor memory device.

도 2는 도 1의 센스앰프의 세부 회로도.FIG. 2 is a detailed circuit diagram of the sense amplifier of FIG. 1. FIG.

도 3은 종래의 반도체 메모리 장치의 로컬 입출력 라인과 메인입출력 라인 연결배치도.3 is a layout view of connecting a local input / output line and a main input / output line of a conventional semiconductor memory device.

도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리셀 블럭과 센스앰프의 구성도.4 is a block diagram illustrating a memory cell block and a sense amplifier of a semiconductor memory device according to an embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 로컬 입출력 라인과 메인입출력 라인 연결배치도.5 is a layout view of connecting a local input / output line and a main input / output line of a semiconductor memory device according to an exemplary embodiment of the present invention.

도 6은 도 5의 로컬 입출력 라인과 메인입출력 라인 연결배치도를 구체화한 도면.FIG. 6 is a diagram illustrating a connection layout of a local input / output line and a main input / output line of FIG. 5.

도 7은 도 5의 입출력 스위치의 세부 회로도.FIG. 7 is a detailed circuit diagram of the input / output switch of FIG. 5. FIG.

본 발명은 센스앰프를 공유한 반도체 메모리 장치에 관한 것으로서, 상부 메 모리 셀 어레이와 하부 메모리 셀 어레이가 하나의 센스앰프를 공유하도록 하고 입출력 스위치부를 이용하여 글로벌 입출력 라인을 선택적으로 사용하도록 함으로써 면적소모를 감소시키는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device sharing a sense amplifier, wherein the upper memory cell array and the lower memory cell array share one sense amplifier and selectively use global input / output lines using an input / output switch unit. It is a technique to reduce.

일반적으로, 반도체 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장하거나 저장된 데이터를 리드하기 위한 것으로서, 다수의 비트 라인 및 다수의 워드라인, 그 비트 라인 및 워드라인을 선택하는 회로, 및 다수의 센스앰프 등의 주변 회로 등을 포함한다. 특히, 메모리 장치 중에 DRAM은 하나의 선택 트랜지스터와 하나의 저장 캐패시터로 구성된다.In general, semiconductor memory devices are for storing data or reading stored data in a plurality of memory cells, and include a plurality of bit lines and a plurality of word lines, a circuit for selecting the bit lines and word lines, and a plurality of bit lines. Peripheral circuits such as sense amplifiers, and the like. In particular, a DRAM in a memory device is composed of one select transistor and one storage capacitor.

도 1은 종래의 반도체 메모리 장치의 메모리셀 블럭과 센스앰프의 구성도이다. 1 is a block diagram illustrating a memory cell block and a sense amplifier of a conventional semiconductor memory device.

종래의 반도체 메모리 장치는 복수개의 센스앰프(10), 복수개의 메모리셀 블럭(20), 및 센스앰프(10)와 메모리 셀 블럭(20)의 연결을 제어하는 복수개의 트랜지스터 TR, 및 복수개의 어드레스를 앤드연산하는 복수개의 앤드게이트 AND1~ AND8을 구비한다.The conventional semiconductor memory device includes a plurality of sense amplifiers 10, a plurality of memory cell blocks 20, a plurality of transistors TR for controlling the connection of the sense amplifier 10 and the memory cell block 20, and a plurality of addresses. And AND gates AND1 to AND8 for AND operation.

이때, 메모리셀 어레이는 상하(UP/DN)로 구분되어 구동되고 각 메모리 셀 블럭(10)은 인접하는 두개의 센스앰프(20)를 구비한다. 상부 메모리 셀 어레이(UP)의 셀블럭 block0과 하부 메모리 셀 어레이(DN)의 셀블럭 block4가 동시에 선택되는 경우, 상부 메모리 셀 어레이(UP)와 하부 메모리 셀 어레이(DN)에 연결되는 글로벌 입출력 라인 MIO이 다르므로 상부 메모리 셀 어레이(UP)와 하부 메모리 셀 어레이(DN)의 사이에 두 개의 센스앰프가 필요하게 된다. 따라서, 종래에는 인접하는 상 부 메모리 셀 어레이(UP)의 셀블럭 block3의 하부와 하부 메모리 셀 어레이(DN)의 셀블럭 block4의 상부에 2개의 센스앰프 S/A4, S/A5를 구비해야 하므로, 면적 소모가 큰 문제점이 있다.In this case, the memory cell array is driven by being divided up and down (UP / DN), and each memory cell block 10 includes two adjacent sense amplifiers 20. When the cell block block 0 of the upper memory cell array UP and the cell block block 4 of the lower memory cell array DN are selected at the same time, a global input / output line connected to the upper memory cell array UP and the lower memory cell array DN Since the MIO is different, two sense amplifiers are required between the upper memory cell array UP and the lower memory cell array DN. Therefore, in the related art, two sense amplifiers S / A4 and S / A5 must be provided in the lower portion of the cell block block3 of the adjacent upper memory cell array UP and the upper portion of the cell block block4 of the lower memory cell array DN. There is a problem in that the area consumption is large.

도 2는 도 1의 센스앰프(10)의 세부 회로도이다. 도 2에 도시한 바와 같이, 센스앰프(10)는 비트라인쌍 BL, BLB의 균등화를 위한 트랜지스터 EQTR, PTR1, PTR2, 센스앰프(11), 컬럼선택신호 YS에 의해 제어되고 로컬 입출력 라인쌍에 연결되는 트랜지스터 LTR1, LTR2, 분리제어신호 SHR, SHL에 의해 제어되어 센스앰프를 상부 셀(UP) 및 하부 셀(DN)에 선택적으로 연결시키는 분리트랜지스터 STR들을 구비한다.2 is a detailed circuit diagram of the sense amplifier 10 of FIG. As shown in FIG. 2, the sense amplifier 10 is controlled by the transistors EQTR, PTR1, PTR2, sense amplifier 11, and column select signal YS for equalization of the bit line pairs BL and BLB. Separate transistors STRs controlled by the transistors LTR1 and LTR2 and the separation control signals SHR and SHL to be connected to selectively connect the sense amplifiers to the upper cell UP and the lower cell DN.

도 3은 종래의 반도체 메모리 장치의 로컬 입출력 라인과 메인입출력 라인 연결배치도이다. 도 3에 도시한 바와 같이, 복수개의 메모리 셀 어레이블럭(30)의 상하부에 로컬 입출력 라인 LIO0~LIO3이 구비되고 각 로컬 입출력 라인 LIO0~LIO3은 복수개의 글로벌 입출력 라인 MIO0~ MIO3에 각각 연결된다. 즉, 상부 메모리 셀 어레이(UP)와 하부 메모리 셀 어레이(DN) 사이의 두 개의 센스앰프에 연결되는 4개의 로컬 입출력 라인 LIO0, LIO2가 구비되고, 4개의 로컬 입출력 라인 LIO, LIO2의 각각에 글로벌 입출력 라인 MIO0~ MIO3이 연결된다. 3 is a layout view of connecting a local input / output line and a main input / output line of a conventional semiconductor memory device. As illustrated in FIG. 3, local I / O lines LIO0 to LIO3 are provided at upper and lower portions of the plurality of memory cell array blocks 30, and each local I / O line LIO0 to LIO3 is connected to a plurality of global I / O lines MIO0 to MIO3, respectively. That is, four local I / O lines LIO0 and LIO2 connected to two sense amplifiers between the upper memory cell array UP and the lower memory cell array DN are provided, and each of the four local I / O lines LIO and LIO2 is global. I / O lines MIO0 to MIO3 are connected.

이때, 상부 메모리 셀 어레이(UP)에 연결된 로컬 입출력 라인은 LIO0, LIO2, LIO1, LIO3은 글로벌 입출력 라인 MIO0, MIO2, MIO1, MIO3에 연결되고, 하부 메모리 셀 어레이(DN)에 연결된 로컬 입출력 라인 LIO0, LIO2, LIO1, LIO3은 글로벌 입출력 라인 MIO4, MIO6, MIO5, MIO7에 연결된다.In this case, the local I / O lines connected to the upper memory cell array UP are connected to the LIO0, LIO2, LIO1, and LIO3 to the global I / O lines MIO0, MIO2, MIO1, and MIO3, and the local I / O lines LIO0 connected to the lower memory cell array DN. The LIO2, LIO1, and LIO3 are connected to the global I / O lines MIO4, MIO6, MIO5, and MIO7.

이와같이, 종래에는 상부 메모리 셀 어레이(UP)와 하부 메모리 셀 어레이(DN)의 인접 부분에 두 개의 센스앰프를 구비하여 그에 연결되는 4개의 로컬 입출력 라인 LIO0, LIO2이 4개의 글로벌 입출력 라인 MIO0, MIO2, MIO4, MIO6에 각각 연결됨으로써 면적소모가 큰 문제점이 있다.As such, in the related art, four local input / output lines LIO0 and LIO2 having two sense amplifiers adjacent to the upper memory cell array UP and the lower memory cell array DN and connected thereto have four global input / output lines MIO0 and MIO2. , MIO4 and MIO6 are connected to each other, which causes a large area consumption.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 상부 메모리 셀 어레이와 하부 메모리 셀 어레이 사이에 하나의 센스앰프를 공유하도록 함으로써 반도체 메모리 장치의 면적 소모를 감소시키는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to reduce the area consumption of a semiconductor memory device by sharing one sense amplifier between an upper memory cell array and a lower memory cell array.

상기 목적을 달성하기 위한 본 발명에 따른 센스앰프를 공유하는 반도체 메모리 장치는, 복수개의 메모리 셀블럭을 구비하고 상하부로 구분하여 구동하는 메모리 셀 어레이와, 상기 복수개의 메모리 셀블럭 사이에 하나씩 구비되는 복수개의 센스앰프와, 선택된 메모리 셀블럭의 데이터를 구동하기 위한 센스앰프와 연결된 로컬 입출력 라인쌍을 복수개의 글로벌 입출력 라인쌍에 선택적으로 연결시키는 입출력 스위치부를 포함하여 구성함을 특징으로 한다.A semiconductor memory device sharing a sense amplifier according to the present invention for achieving the above object is provided with a plurality of memory cell blocks and is divided into a top and bottom drive and a memory cell array is provided one by one between the plurality of memory cell blocks And an input / output switch unit for selectively connecting the plurality of sense amplifiers and the local input / output line pairs connected to the sense amplifiers for driving data of the selected memory cell block to the plurality of global input / output line pairs.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리셀 블럭과 센스앰프의 구성도이다. 4 is a block diagram illustrating a memory cell block and a sense amplifier of a semiconductor memory device according to an embodiment of the present invention.

도 4에 도시한 바와 같이, 본 발명의 반도체 메모리 장치는 복수개의 센스 앰프(100), 복수개의 메모리셀 블럭(200), 및 센스앰프(100)와 메모리 셀 블럭(200)의 연결을 제어하는 복수개의 트랜지스터 TR, 및 복수개의 어드레스를 앤드연산하는 복수개의 앤드게이트 AND9~ AND16을 구비한다. As shown in FIG. 4, the semiconductor memory device of the present invention controls a plurality of sense amplifiers 100, a plurality of memory cell blocks 200, and a connection between the sense amplifiers 100 and the memory cell blocks 200. A plurality of transistors TR and a plurality of AND gates AND9 to AND16 for ANDing the plurality of addresses are provided.

이대, 메모리셀 어레이는 상하(UP/DN)로 구분하여 구동되고 각 메모리 셀 블럭(200)은 인접하는 두개의 센스앰프(100)를 구비한다. 이때, 상부 메모리 셀 어레이(UP)와 하부 메모리 셀 어레이(DN)의 사이에 종래와는 달리 하나의 센스앰프 S/A4만 구비된다.In this case, the memory cell array is driven by being divided up and down (UP / DN), and each memory cell block 200 includes two adjacent sense amplifiers 100. At this time, unlike the prior art, only one sense amplifier S / A4 is provided between the upper memory cell array UP and the lower memory cell array DN.

도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 로컬 입출력 라인과 글로벌 입출력 라인 연결배치도이다.FIG. 5 is a layout view of connecting local input / output lines and global input / output lines of a semiconductor memory device according to an embodiment of the present invention.

복수개의 메모리 셀 어레이 블럭(300)의 상하부에 로컬 입출력 라인 LIO0~LIO3이 각각 구비되고, 각 로컬 입출력 라인 LIO0~LIO3은 복수개의 글로벌 입출력 라인 MIO0~MIO7에 연결된다. 여기서, 각각의 메모리 셀 어레이 블럭(300)의 세부 회로 및 로컬 입출력 라인과 글로벌 입출력 라인의 구체적인 연결관계는 도 6과 같다.Local I / O lines LIO0 to LIO3 are respectively provided above and below the plurality of memory cell array blocks 300, and each local I / O line LIO0 to LIO3 is connected to a plurality of global I / O lines MIO0 to MIO7. Here, the detailed circuit of each memory cell array block 300 and the specific connection relationship between the local I / O line and the global I / O line are shown in FIG. 6.

도 5 및 도 6에 도시한 바와 같이, 본 발명은 상부 메모리 셀 어레이(UP)와 하부 메모리 셀 어레이(DN) 사이에 두개의 로컬 입출력 라인 LIO0, LIO2만을 구비하고, 입출력 스위치부(400)를 통해 두개의 로컬 입출력 라인 LIO0을 글로벌 입출력 라인 MIO0, MIO4에 선택적으로 연결시키고, 로컬 입출력 라인 LIO2을 글로벌 입출력 라인 MIO2, MIO6에 선택적으로 연결시킨다. 5 and 6, the present invention includes only two local input / output lines LIO0 and LIO2 between an upper memory cell array UP and a lower memory cell array DN, and includes an input / output switch unit 400. Two local I / O lines LIO0 are selectively connected to global I / O lines MIO0 and MIO4, and local I / O lines LIO2 are selectively connected to global I / O lines MIO2 and MIO6.

상부 메모리 셀 어레이(UP)와 하부 메모리 셀 어레이(DN) 사이에 구비된 로 컬 입출력 라인 LIO0은 입출력 스위치부(400)에 의해 글로벌 입출력 라인 MIO0, MIO4에 선택적으로 연결되고, 로컬 입출력 라인 LIO2은 입출력 스위치부(400)에 의해 글로벌 입출력 라인 MIO2, MIO6에 선택적으로 연결된다. 즉, 상부 메모리 셀 어레이(UP)의 셀블럭 구동시에는 글로벌 입출력 라인 MIO0, MIO2에 연결되도록 하고 하부 메모리 셀 어레이(DN)의 셀블럭 구동시에는 글로벌 입출력 라인 MIO4, MIO7에 연결되도록 한다.The local input / output line LIO0 provided between the upper memory cell array UP and the lower memory cell array DN is selectively connected to the global input / output lines MIO0 and MIO4 by the input / output switch unit 400, and the local input / output line LIO2 is The input / output switch unit 400 is selectively connected to the global input / output lines MIO2 and MIO6. That is, the cell blocks of the upper memory cell array UP are connected to the global input / output lines MIO0 and MIO2 and the cell blocks of the lower memory cell array DN are connected to the global input / output lines MIO4 and MIO7.

이와같이, 본 발명은 상부 메모리 셀 어레이(UP)의 셀블럭 block0과 하부 메모리 셀 어레이(DN)의 셀블럭 block4가 동시에 선택되더라도 상부 메모리 셀 어레이(UP)와 하부 메모리 셀 어레이(DN)에 연결되는 글로벌 입출력 라인 MIO을 선택적으로 연결되도록 하여 하나의 센스앰프만 필요하게 된다.As described above, the present invention is connected to the upper memory cell array UP and the lower memory cell array DN even when the cell block block0 of the upper memory cell array UP and the cell block block4 of the lower memory cell array DN are selected at the same time. Only one sense amplifier is needed by selectively connecting the global input / output line MIO.

도 7은 도 5의 입출력 스위치부(400)의 세부 회로도이다.FIG. 7 is a detailed circuit diagram of the input / output switch unit 400 of FIG. 5.

입출력 스위치부(400)는 균등화부(410) 및 선택부(420, 430)를 구비한다.The input / output switch unit 400 includes an equalizer 410 and selectors 420 and 430.

균등화부(410)는 균등화제어신호 BLEQB에 의해 제어되어 로컬 입출력 라인쌍 LIO0, LIO0B을 균등화하는 엔모스 트랜지스터 NM1~NM3를 구비한다. 엔모스 트랜지스터 NM1, NM2는 로컬 입출력라인쌍 LIO0, LIO0B 사이에 직렬로 연결되고 엔모스 트렌지스터 NM3는 드레인이 로컬 입출력라인 LIO0에 연결되고 소스가 입출력라인바 LIO0B에 연결된다. 이때, 엔모스 트랜지스터 NM1, NM2의 공통노드에 프리차지전압 VBLP가 인가된다.The equalizer 410 includes NMOS transistors NM1 to NM3 that are controlled by the equalization control signal BLEQB to equalize local input / output line pairs LIO0 and LIO0B. The NMOS transistors NM1 and NM2 are connected in series between the local input / output line pairs LIO0 and LIO0B. The NMOS transistor NM3 has a drain connected to the local input / output line LIO0 and a source connected to the input / output line bar LIO0B. At this time, the precharge voltage VBLP is applied to the common nodes of the NMOS transistors NM1 and NM2.

선택부(420)는 블럭선택부(421) 및 엔모스 트랜지스터 NM4, NM5를 구비한다. 블럭선택부(421)는 상부 셀블럭 선택신호 MS_IO_U에 의해 제어되어 로컬 입출력 라 인쌍 LIO0, LIO0B의 신호를 글로벌 입출력 라인쌍 MIO0, MIO0B로 전달한다. 이를 위해, 블럭선택부(421)는 일측이 로컬 입출력 라인쌍 LIO0, LIO0B에 연결되고 타측이 글로벌 입출력 라인쌍 MIO0, MIO0B에 연결되는 엔모스 트랜지스터 NM6, NM7을 구비한다. 엔모스 트랜지스터 NM4, NM5는 글로벌 입출력라인쌍 MIO0, MIO0B를 프리차지시키기 위한 것으로, 엔모스 트랜지스터 NM4는 그 드레인과 소스가 로컬 입출력 라인쌍 LIO0, LIO0B에 연결되고, 엔모스 트랜지스터 NM5는 드레인과 소스가 각각 글로벌 입출력 라인쌍 MIO0, MIO0B에 연결되고 글로벌 입출력라인쌍 프리차지신호 MIOPCI에 의해 각각 제어된다.The selector 420 includes a block selector 421 and NMOS transistors NM4 and NM5. The block selector 421 is controlled by the upper cell block select signal MS_IO_U to transfer the signals of the local input / output line pairs LIO0 and LIO0B to the global input / output line pairs MIO0 and MIO0B. To this end, the block selector 421 includes NMOS transistors NM6 and NM7 having one side connected to the local input / output line pairs LIO0 and LIO0B and the other side connected to the global input / output line pairs MIO0 and MIO0B. The NMOS transistors NM4 and NM5 are for precharging the global input / output line pairs MIO0 and MIO0B. The NMOS transistor NM4 has its drain and source connected to the local I / O line pairs LIO0 and LIO0B, and the NMOS transistor NM5 is the drain and source. Are respectively connected to the global input / output line pairs MIO0 and MIO0B and are respectively controlled by the global input / output line pair precharge signal MIOPCI.

선택부(430)는 블럭선택부(431) 및 엔모스 트랜지스터 NM8를 구비한다. 블럭선택부(431)는 하부 셀블럭 선택신호 MS_IO_D에 의해 제어되어 로컬 입출력라인쌍 LIO0, LIO0B의 신호를 글로벌 입출력 라인쌍 MIO4, MIO4B에 전달하는 엔모스 트랜지스터 NM9, NM10를 구비한다. 엔모스 트랜지스터 NM8는 글로벌 입출력라인쌍 프리차지신호 MIOPCI에 의해 제어되어 글로벌라인쌍 MIO4, MIO4B를 프리차지한다.The selector 430 includes a block selector 431 and an NMOS transistor NM8. The block selector 431 includes NMOS transistors NM9 and NM10 that are controlled by the lower cell block select signal MS_IO_D to transfer the signals of the local input / output line pairs LIO0 and LIO0B to the global input / output line pairs MIO4 and MIO4B. The NMOS transistor NM8 is controlled by the global input / output line pair precharge signal MIOPCI to precharge the global line pair MIO4 and MIO4B.

이와같이, 상부 셀블럭 선택신호 MS_IO_U가 인에이블되면 선택부(420)의 블럭선택부(421)가 구동되어 로컬 입출력 라인쌍 LIO0, LIO0B의 신호를 글로벌 입출력라인쌍MIO0, MIO0B에 전달하고, 하부셀블럭선택신호 MS_IO_D가 인에이블되면 선택부(430)의 블럭선택부(431)가 구동되어 로컬 입출력 라인쌍 LIO0, LIO0B의 신호를 글로벌 입출력라인쌍MIO4, MIO4B에 전달한다.As such, when the upper cell block selection signal MS_IO_U is enabled, the block selector 421 of the selector 420 is driven to transmit signals of the local input / output line pairs LIO0 and LIO0B to the global input / output line pairs MIO0 and MIO0B, and the lower cell. When the block select signal MS_IO_D is enabled, the block selector 431 of the selector 430 is driven to transmit signals of the local input / output line pairs LIO0 and LIO0B to the global input / output line pairs MIO4 and MIO4B.

이상에서 살펴본 바와 같이, 본 발명은 입출력 스위치부를 이용하여 글로벌 입출력라인을 선택적으로 구동시킴으로써 상부 메모리 셀 어레이와 하부 메모리 셀 어레이 사이에 하나의 센스앰프를 공유하여 칩 면적소모를 감소시키는 효과가 있다.As described above, the present invention has an effect of reducing chip area by sharing one sense amplifier between an upper memory cell array and a lower memory cell array by selectively driving a global input / output line using an input / output switch unit.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (11)

복수개의 메모리 셀블럭을 구비하고 상하부로 구분하여 구동하는 메모리 셀 어레이;A memory cell array having a plurality of memory cell blocks and driven by being divided into upper and lower parts; 상기 복수개의 메모리 셀블럭 사이에 하나씩 구비되는 복수개의 센스앰프; 및A plurality of sense amplifiers provided one by one among the plurality of memory cell blocks; And 선택된 메모리 셀블럭의 데이터를 구동하기 위한 센스앰프와 연결된 로컬 입출력 라인쌍을 복수개의 글로벌 입출력 라인쌍에 선택적으로 연결시키는 입출력 스위치부;An input / output switch unit for selectively connecting a pair of local input / output line pairs connected to a sense amplifier for driving data of the selected memory cell block to a plurality of global input / output line pairs; 를 포함하여 구성함을 특징으로 하는 센스앰프를 공유한 반도체 메모리 장치.The semiconductor memory device sharing a sense amplifier, characterized in that it comprises a. 제 1항에 있어서, 상기 입출력 스위치부는,The method of claim 1, wherein the input / output switch unit, 상기 메모리 셀 어레이 중 상부의 메모리 셀 어레이가 선택된 경우, 상기 로컬 입출력 라인쌍을 복수개의 글로벌 입출력 라인 중 상기 상부의 메모리 셀 어레이에 연결되는 상부 글로벌 입출력 라인쌍에 연결하는 제 1 선택부; 및A first selector configured to connect the local input / output line pair to an upper global input / output line pair connected to the upper memory cell array among a plurality of global input / output lines when an upper memory cell array is selected among the memory cell arrays; And 상기 메모리 셀 어레이 중 하부의 메모리 셀 어레이가 선택된 경우, 상기 로컬 입출력 라인쌍을 복수개의 글로벌 입출력 라인 중 상기 하부의 메모리 셀 어레이에 연결되는 하부 글로벌 입출력 라인쌍에 연결하는 제 2 선택부; A second selector configured to connect the local input / output line pair to a lower global input / output line pair connected to the lower memory cell array among a plurality of global input / output lines when the lower memory cell array is selected among the memory cell arrays; 를 구비함을 특징으로 하는 센스앰프를 공유한 반도체 메모리 장치.A semiconductor memory device sharing a sense amplifier, characterized in that provided with. 제 2항에 있어서, 상기 제 1 선택부는,The method of claim 2, wherein the first selection unit, 소정의 상부셀 블럭선택신호에 의해 제어되어 상기 로컬 입출력 라인쌍과 상기 상부 글로벌 입출력라인쌍을 선택적으로 연결하는 블럭선택부; 및A block selection unit controlled by a predetermined upper cell block selection signal to selectively connect the local input / output line pair and the upper global input / output line pair; And 글로벌 입출력라인쌍 프리차지신호에 의해 제어되어 상기 상부 글로벌 입출력라인쌍을 프리차지시키는 프리차지부;A precharge unit controlled by a global input / output line pair precharge signal to precharge the upper global input / output line pair; 를 구비함을 특징으로 하는 센스앰프를 공유한 반도체 메모리 장치.A semiconductor memory device sharing a sense amplifier, characterized in that provided with. 제 3항에 있어서, 블럭선택부는, The method of claim 3, wherein the block selector, 상기 상부 셀블럭 선택신호에 의해 제어되어, 상기 상부 글로벌 입출력라인쌍 중 글로벌입출력라인과 상기 로컬 입출력 라인쌍 중 로컬 입출력라인의 연결을 제어하는 1 스위칭소자; 및A switching element controlled by the upper cell block selection signal to control a connection between a global input / output line among the upper global input / output line pairs and a local input / output line among the local input / output line pairs; And 상기 상부 셀블럭 선택신호에 의해 제어되어, 상기 상부 글로벌 입출력라인쌍 중 글로벌입출력라인바와 상기 로컬 입출력 라인쌍 중 로컬 입출력라인바의 연결을 제어하는 제 2 스위칭소자;A second switching element controlled by the upper cell block selection signal to control a connection between a global input / output line bar among the upper global input / output line pairs and a local input / output line bar among the local input / output line pairs; 를 구비함을 특징으로 하는 센스앰프를 공유한 반도체 메모리 장치.A semiconductor memory device sharing a sense amplifier, characterized in that provided with. 제 4항에 있어서, 제 1 및 제 2 스위칭소자는 엔모스 트랜지스터임을 특징으로 하는 센스앰프를 공유한 반도체 메모리 장치.5. The semiconductor memory device of claim 4, wherein the first and second switching elements are NMOS transistors. 제 3항에 있어서, 상기 프리차지부는,The method of claim 3, wherein the precharge unit, 상기 상부 글로벌 입출력라인쌍의 양단에 연결되고, 상기 글로벌 입출력라인쌍 프리차지신호에 의해 제어되어 상기 글로벌 입출력라인쌍을 균등화하는 제 1 스위칭소자; 및A first switching element connected to both ends of the upper global input / output line pair and controlled by the global input / output line pair precharge signal to equalize the global input / output line pair; And 상기 로컬 입출력라인쌍의 양단에 연결되고, 상기 글로벌 입출력라인쌍 프리차지신호에 의해 제어되어 상기 로컬 입출력라인쌍을 균등화하는 제 2 스위칭소자A second switching element connected to both ends of the local input / output line pair and controlled by the global input / output line pair precharge signal to equalize the local input / output line pair 를 구비함을 특징으로 하는 센스앰프를 공유한 반도체 메모리 장치.A semiconductor memory device sharing a sense amplifier, characterized in that provided with. 제 2항에 있어서, 상기 제 2 선택부는,The method of claim 2, wherein the second selection unit, 소정의 하부셀 블럭선택신호에 의해 제어되어 상기 로컬 입출력 라인쌍과 상기 하부 글로벌 입출력라인쌍을 선택적으로 연결하는 블럭선택부; 및A block selection unit controlled by a predetermined lower cell block selection signal to selectively connect the local input / output line pair and the lower global input / output line pair; And 글로벌 입출력라인쌍 프리차지신호에 의해 제어되어 상기 하부 글로벌 입출력라인쌍을 프리차지시키는 프리차지부;A precharge unit controlled by a global input / output line pair precharge signal to precharge the lower global input / output line pair; 를 구비함을 특징으로 하는 센스앰프를 공유한 반도체 메모리 장치.A semiconductor memory device sharing a sense amplifier, characterized in that provided with. 제 7항에 있어서, 블럭선택부는, The method of claim 7, wherein the block selector, 상기 하부 셀블럭 선택신호에 의해 제어되어, 상기 하부 글로벌 입출력라인쌍 중 글로벌 입출력라인과 상기 로컬 입출력 라인쌍 중 로컬 입출력라인의 연결을 제어하는 1 스위칭소자; 및A switching element controlled by the lower cell block selection signal to control a connection between a global input / output line among the lower global input / output line pairs and a local input / output line among the local input / output line pairs; And 상기 하부 셀블럭 선택신호에 의해 제어되어, 상기 하부 글로벌 입출력라인 쌍 중 글로벌입출력라인바와 상기 로컬 입출력 라인쌍 중 로컬 입출력라인바의 연결을 제어하는 제 2 스위칭소자;A second switching element controlled by the lower cell block selection signal to control a connection between a global input / output line bar among the lower global input / output line pairs and a local input / output line bar among the local input / output line pairs; 를 구비함을 특징으로 하는 센스앰프를 공유한 반도체 메모리 장치.A semiconductor memory device sharing a sense amplifier, characterized in that provided with. 제 8항에 있어서, 제 1 및 제 2 스위칭소자는 엔모스 트랜지스터임을 특징으로 하는 센스앰프를 공유한 반도체 메모리 장치.10. The semiconductor memory device of claim 8, wherein the first and second switching elements are NMOS transistors. 제 7항에 있어서, 상기 프리차지부는,The method of claim 7, wherein the precharge unit, 상기 하부 글로벌 입출력라인쌍의 양단에 연결되고, 상기 글로벌 입출력라인쌍 프리차지신호에 의해 제어되어 상기 글로벌 입출력라인쌍을 균등화하는 스위칭소자를 구비함을 특징으로 하는 센스앰프를 공유한 반도체 메모리 장치.And a switching element connected to both ends of the lower global input / output line pairs and controlled by the global input / output line pair precharge signal to equalize the global input / output line pairs. 제 10항에 있어서, 상기 스위칭소자는 엔모스 트랜지스터임을 특징으로 하는 센스앰프를 공유한 반도체 메모리 장치.The semiconductor memory device of claim 10, wherein the switching device is an NMOS transistor.
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