KR100575485B1 - Stream rearrange device in digital cross conect system - Google Patents

Stream rearrange device in digital cross conect system Download PDF

Info

Publication number
KR100575485B1
KR100575485B1 KR1020050100711A KR20050100711A KR100575485B1 KR 100575485 B1 KR100575485 B1 KR 100575485B1 KR 1020050100711 A KR1020050100711 A KR 1020050100711A KR 20050100711 A KR20050100711 A KR 20050100711A KR 100575485 B1 KR100575485 B1 KR 100575485B1
Authority
KR
South Korea
Prior art keywords
bps
stream
mbps
block
digital cross
Prior art date
Application number
KR1020050100711A
Other languages
Korean (ko)
Inventor
김성학
최수영
Original Assignee
주식회사 해피컴
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 해피컴 filed Critical 주식회사 해피컴
Priority to KR1020050100711A priority Critical patent/KR100575485B1/en
Application granted granted Critical
Publication of KR100575485B1 publication Critical patent/KR100575485B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q3/00—Selecting arrangements
    • H04Q3/64—Distributing or queueing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q3/00—Selecting arrangements
    • H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements

Abstract

본 발명은 64k bps급(DS0급) 디지털크로스커넥트장치에서 2.048M bps 또는 1.544M bps 의 속도를 가진 액세스부 및 DS0급 크로스커넥트를 수행하는 스위칭부 사이에 설치되어 스트림을 효율적으로 재배열하도록 한 디지털크로스커넥트시스템의 스트림재배열장치에 관한 것으로, 이 장치는 입력된 16.384Mbps 스트림 3개를 64k bps 단위로 역다중화하는 역다중화블록; 역다중화된 192×4=768개의 64k bps 신호를 256×3=768개의 64k bps 신호로 재배열하는 타임슬롯변환블록; 재배열된 64k bps 신호를 다시 16.384Mbps 스트림 3개로 다중화하여 출력하는 다중화블록을 포함하는 것을 특징으로 한다.The present invention is installed between an access unit having a speed of 2.048M bps or 1.544M bps in a 64k bps (DS0) digital cross-connect device and a switching unit performing a DS0 level cross-connect to efficiently rearrange the stream. A stream rearrangement apparatus of a digital cross-connect system, the apparatus comprising: a demultiplexing block for demultiplexing three inputted 16.384 Mbps streams in units of 64 k bps; A time slot conversion block for rearranging the demultiplexed 192 × 4 = 768 64k bps signals into 256 × 3 = 768 64k bps signals; And a multiplex block for multiplexing the rearranged 64k bps signal back into three 16.384 Mbps streams.

디지털크로스커넥트, T1, E1, 회선분배장치 Digital Cross-Connect, T1, E1, Line Distribution Device

Description

디지털크로스커넥트시스템의 스트림재배열장치{stream rearrange device in digital cross conect system}Stream rearrange device in digital cross conect system

도 1은 본 발명이 적용된 디지털크로스커넥트시스템의 일부를 나타낸 블록도.1 is a block diagram showing a part of a digital cross-connect system to which the present invention is applied.

도 2는 본 발명에 따른 디지털크로스커넥트시스템의 스트림재배열장치를 나타낸 블록도.Figure 2 is a block diagram showing a stream rearrangement apparatus of the digital cross-connect system according to the present invention.

도 3 내지 도 6은 본 발명에 따른 스트림재배열장치에서 타임슬롯번호별 다중화한 16.384Mbps 스트림구조를 설명하기 위한 블록도.3 to 6 are block diagrams illustrating a multiplexed 16.384 Mbps stream structure for each time slot number in the stream rearrangement apparatus according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>

122 : 역다중화블록 124 : 타임슬롯변환블록122: demultiplex block 124: time slot conversion block

126 : 다중화블록126: multiplex block

본 발명은 스트림재배열장치에 관한 것으로, 더 상세하게는 64k bps급(DS0급) 디지털크로스커넥트장치에서 2.048M bps 또는 1.544M bps 의 속도를 가진 액세스부 및 DS0급 크로스커넥트를 수행하는 스위칭부 사이에 설치되어 스트림을 효율 적으로 재배열하도록 한 디지털크로스커넥트시스템의 스트림재배열장치에 관한 것이다.The present invention relates to a stream re-arrangement apparatus, and more particularly, a switching unit for performing an access unit having a speed of 2.048M bps or 1.544M bps and a DS0 level cross-connect in a 64k bps (DS0) digital cross-connect device. The present invention relates to a stream rearrangement apparatus of a digital cross-connect system, which is installed between the streams to efficiently rearrange the streams.

일반적으로, 디지털크로스커넥트시스템(Digital Crossconnect System)이란 디지털 신호나 그 구성 부분의 자동 크로스 연결 기능을 제공하는 네트워크 요소로서, 최근의 디지털크로스커넥트시스템에는 2.048Mbps 또는 1.544Mbps의 속도를 가진 액세스부와 64kbps급 크로스커넥트를 수행하는 스위칭부가 구비되어 있다.In general, a digital crossconnect system is a network element that provides automatic cross-connection of digital signals or components thereof. Recently, a digital crossconnect system includes an access unit having a speed of 2.048 Mbps or 1.544 Mbps. It is equipped with a switching unit that performs 64kbps class cross-connect.

이때 2.048Mbps 액세스포트의 타임슬롯구조는 64kbps를 32개 포함하고, 1.544Mbps에는 24개를 포함하며, 통상적으로 다중화할 때 1.544Mbps만을 다중화할 경우에는 스트림의 일부분을 사용하지 않는 비효율적인 다중화구조를 가지게 된다. 예를 들어 16.384Mbps 스트림으로 다중화할 경우에는 2.048Mbps 포트만을 다중화할 경우에는 8개의 포트 즉, 8×32=256개의 DS0를 포함하나 1.544Mbps만을 다중화할 경우에는 8×24=192개의 DS0만을 포함하게 된다.In this case, the time slot structure of the 2.048 Mbps access port includes 32 64 kbps and includes 24 for 1.544 Mbps. In general, when multiplexing only 1.544 Mbps, the inefficient multiplexing structure does not use a part of the stream. Have. For example, when multiplexing to 16.384 Mbps streams, only 2.048 Mbps ports are multiplexed, which includes eight ports, that is, 8 x 32 = 256 DS0s, but when only 1.544 Mbps is multiplexed, only 8 x 24 = 192 DS0s. Done.

따라서, 디지털 크로스 커넥트장치에서 스위칭할 수 있는 전체 DS0급 채널의 용량은 1.544Mbps의 액세스포트만을 사용할 때의 용량과 2.048Mbps의 액세스포트만을 사용할 때의 용량에 차이가 날 수 밖에 없다. 예를 들어 16.384Mbps의 DS0급 용량의 디지털크로스커넥트장치를 구성하기 위해서 2.048Mbps 액세스포트만을 사용한다면 2.048Mbps 액세스포트 512개에 해당하는 다중화한 16,384Mbps 시리얼스트림이 64개가 필요한 반면에, 1.544Mbps 액세스포트만을 사용할 경우에는 다중화한 16.384Mbps 스트림이 86개가 필요하게 된다.Therefore, the capacity of the entire DS0 channel that can be switched in the digital cross-connect device has a difference in capacity when using only 1.544Mbps access port and when using only 2.048Mbps access port. For example, if you use only 2.048 Mbps access port to configure DS6.3-class digital cross-connect device of 16.384 Mbps, 64 multiplexed 16,384 Mbps serial streams corresponding to 512 2.048 Mbps access ports are required, while 1.544 Mbps access is required. If only the port is used, 86 multiplexed 16.384Mbps streams are required.

이러한 구조 때문에 T1과 E1을 동시에 사용하는 디지털크로스커넥트시스템에서는 2.048Mbps의 액세스포트만을 사용하는 경우에 22개의 불필요한 스트림이 전체장치에 필요하다는 의미가 된다.This structure means that in the digital cross-connect system using T1 and E1 simultaneously, 22 unnecessary streams are needed for the whole device when only 2.048Mbps access port is used.

결국, 스위칭부에서 스위칭을 수행하는 디바이스 또한 86개 이상의 스트림을 연결할 수 있는 디바이스를 필요로 하게 되며 실제로 필요한 DS급 스위칭 디바이스보다 더 큰 용량의 디바이스를 사용해야만 하므로 전체장치의 볼륨과 가격이 상승하는 요인이 된다.As a result, the device that performs switching in the switching unit also needs a device capable of connecting more than 86 streams, and a device having a larger capacity than the DS class switching device actually needed must be used. It becomes a factor.

본 발명은 상술한 문제점을 해소하기 위한 것으로, 액세스포트를 시리얼스트림으로 다중화할 때 1.544Mbps 액세스포트인 경우에도 2.048Mbps 액세스포트의 타임슬롯구조로 변환시키는 중간변환단계를 거침으로써 스트림을 효율적으로 설계함과 동시에 불필요한 장치의 볼륨 및 가격을 낮추고자 하는데 그 목적이 있다.The present invention is to solve the above-mentioned problems, and when the multiplexing the access port to the serial stream, the stream is efficiently designed by going through the intermediate conversion step of converting the time slot structure of the 2.048 Mbps access port even when the 1.544 Mbps access port In addition, the purpose is to reduce the volume and price of unnecessary devices.

상기 목적을 달성하기 위한 수단으로서, 입력된 16.384M bps 스트림 3개를 64k bps 단위로 역다중화하는 역다중화블록; 역다중화된 192×4=768개의 64k bps 신호를 256×3=768개의 64k bps 신호로 재배열하는 타임슬롯변환블록; 재배열된 64k bps 신호를 다시 16.384Mbps 스트림 3개로 다중화하여 출력하는 다중화블록을 포함하는 것을 특징으로 한다.As a means for achieving the above object, a demultiplexing block for demultiplexing three input 16.384M bps stream in units of 64k bps; A time slot conversion block for rearranging the demultiplexed 192 × 4 = 768 64k bps signals into 256 × 3 = 768 64k bps signals; And a multiplex block for multiplexing the rearranged 64k bps signal back into three 16.384 Mbps streams.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하도록 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 디지털크로스커넥트시스템의 구성을 나타낸 블록도로서, 디지털크로스커넥트시스템은 유럽방식인 E1(2.048Mbps) 또는 북미방식인 T1(1.544Mbps) 즉, 중계선에 접속하는 액세스(Access)부(10)와, DS0급 신호를 재배열하는 재배열부(12)와, DS0급 크로스커넥트를 수행하는 스위칭(Switching)부(14)가 구비되어 있다.1 is a block diagram showing the configuration of a digital cross-connect system according to the present invention, the digital cross-connect system is a European E1 (2.048 Mbps) or North American T1 (1.544 Mbps), that is, access to the relay (Access Unit 10, a rearrangement unit 12 for rearranging DS0 level signals, and a switching unit 14 for performing DS0 level cross-connect.

상기 재배열부(12)는 다음과 같은 세부적인 구성을 가진다.The rearrangement unit 12 has the following detailed configuration.

도 2는 본 발명에 따른 디지털크로스커넥트시스템의 재배열부를 세부적으로 나타낸 블록도로서, 재배열부(12)는 입력된 16.384Mbps 스트림 3개를 64k bps 단위로 역다중화하는 역다중화블록(122); 역다중화된 192×4=768개의 64k bps 신호를 256×3=768개의 64k bps 신호로 재배열하는 타임슬롯변환블록(124); 재배열된 64k bps 신호를 다시 16.384Mbps 스트림 3개로 다중화하여 출력하는 다중화블록(126)을 포함하여 구성된다.2 is a detailed block diagram of a rearrangement unit of the digital cross-connect system according to the present invention. The rearrangement unit 12 includes a demultiplexing block 122 for demultiplexing three inputted 16.384 Mbps streams in units of 64 k bps; A time slot conversion block 124 for rearranging the demultiplexed 192 × 4 = 768 64k bps signals into 256 × 3 = 768 64k bps signals; And a multiplexing block 126 which multiplexes the rearranged 64k bps signal back into three 16.384 Mbps streams and outputs the multiplexed block.

상술한 구성을 토대로 본 발명에 따른 스트림재배열장치의 작용효과를 살펴보고자 한다.On the basis of the above-described configuration will be described the effect of the stream rearrangement apparatus according to the present invention.

도 3 내지 도 6은 본 발명에 따른 스트림재배열장치에서 타임슬롯번호별 다중화한 16.384Mbps 스트림구조를 설명하기 위한 블록도이다.3 to 6 are block diagrams illustrating a multiplexed 16.384 Mbps stream structure according to time slot numbers in the stream rearrangement apparatus according to the present invention.

끊임없이 연속되는 비트열(列)을 의미하는 스트림(Stream) 즉, 입력스트림이 DS1E(2.048Mbps) 신호8개가 다중화되어 입력되는 경우에는 전체 32×8=256개의 DS0(64kbps) 타임슬롯을 모두 유효하게 사용할 수 있지만, DS1(1.544Mbps) 신호 8개가 다중화되어 입력되는 경우에는 도 3과 같이 24×8=192개의 DS0 타임슬롯만 사용하고 나머지 256-192=64개의 타임슬롯은 비어있는 상태로 입력된다.All 32x8 = 256 DS0 (64kbps) timeslots are valid when a stream, which means a continuous bit stream, that is input is multiplexed with eight DS1E (2.048Mbps) signals. However, if 8 DS1 (1.544 Mbps) signals are multiplexed and input, only 24 × 8 = 192 DS0 timeslots are used and the remaining 256-192 = 64 timeslots are input as shown in FIG. 3. do.

즉, 도 3에서 엑스(×)자(字)가 표시된 부분이 비어있는 상태로 입력된 타임 슬롯을 나타낸다.That is, in FIG. 3, a portion in which an X (×) character is displayed is shown as an input time slot.

위와같이 DS1만 다중화되어 입력되는 경우 4개의 16.384Mbps 입력스트림을 본 발명의 입력스트림 역다중화블록에서 일단 DS0급으로 풀어헤치고, 타임슬롯 변환블록에서 풀어헤쳐진 DS0급 신호들을 아래와 같은 방법으로 재배열하며 비어있는 타임슬롯없이 전체스트림을 유효하게 사용할 수 있게 된다.When only DS1 is multiplexed as described above, four 16.384 Mbps input streams are unpacked to the DS0 level in the input stream demultiplexing block of the present invention and rearranged to the DS0 level signals released from the timeslot conversion block in the following manner. The entire stream can be used effectively without empty timeslots.

도 4에 나타낸 바와 같이, 첫번째 16.384Mbps 스트림의 비어있는 타임슬롯 위치에 마지막(4번째) 스트림(25th~32nd)의

Figure 112005060581492-pat00001
용량에 해당하는 DS0(타임슬롯 1~8)를 할당하고, 마찬가지로 도 5 및 도 6에 나타낸 바와 같이, 두번째와 세번째 16.384Mbps 스트림의 비어있는 위치에 4번째 스트림의 나머지를 할당하게 되면(타임슬롯 9~16, 타임슬롯 17~24) 4개의 입력스트림 내의 유효한 DS0 타임슬롯을 3개의 16.384 Mbps 출력스트림에 할당할 수 있게 되므로 DSIE가 다중화된 경우와 마찬가지로 3개의 스트림 전체에 해당하는 DS1 32개(DS0 타임슬롯 768개)를 모두 사용할 수 있게 된다.As shown in Fig. 4, the position of the last (fourth) stream (25th to 32nd) at an empty timeslot position of the first 16.384 Mbps stream.
Figure 112005060581492-pat00001
If DS0 (time slots 1 to 8) corresponding to the capacity are allocated and the rest of the fourth stream is allocated to empty positions of the second and third 16.384 Mbps streams as shown in Figs. 9-16, timeslots 17-24) Valid DS0 timeslots within four input streams can be assigned to three 16.384 Mbps output streams, so that, as in the case of multiplexing DSIE, 32 DS1s (all three streams) All 768 DS0 timeslots will be available.

전술한 바와 같은 본 실시예의 바람직한 양태에 따르면, 64k bps급 디지털크로스커넥트 장치 내에서 다중화되어 연결되는 스트림을 효율적으로 배열하도록 설계할 수 있으므로 시스템 볼륨을 줄일 수 있으며, 디지털크로스커넥트장치 내의 스위칭디바이스를 적정용량으로 설계할 수 있기 때문에 전체 장치의 제조비용을 낮출 수 있는 경제적인 장점이 있다.According to the preferred embodiment of the present embodiment as described above, the system volume can be reduced because the stream can be designed to efficiently arrange the multiplexed streams in the 64k bps digital cross-connect device, and the switching device in the digital cross-connect device can be reduced. Since it can be designed in an appropriate capacity, there is an economic advantage to lower the manufacturing cost of the entire device.

Claims (3)

삭제delete 북미방식 중계선 T1(1.544Mbps)과 유럽방식 중계선 E1(2.048Mbps)을 모두 처리하는 디지털크로스커넥트시스템의 액세스부 및 스위칭부 사이에 설치된 스트림재배열장치에 있어서,In the stream re-arrangement device installed between the access unit and the switching unit of the digital cross-connect system that handles both the North American relay line T1 (1.544 Mbps) and the European relay line E1 (2.048 Mbps), 입력된 16.384Mbps 스트림 3개를 64k bps 단위로 역다중화하는 역다중화블록;A demultiplexing block for demultiplexing three inputted 16.384 Mbps streams in units of 64 k bps; 타임슬롯을 상기 E1 용량 만큼 확보한 다음, 하나의 T1 스트림을 처리할 경우에는 비어있는 타임슬롯에 동시에 보내고자 하는 다른 하나의 T1 스트림을 분배하여 끼워넣어 재배열하는 타임슬롯변환블록;A time slot conversion block that secures a timeslot equal to the E1 capacity, and then distributes and inserts and rearranges another T1 stream to be simultaneously sent to an empty timeslot when processing one T1 stream; 재배열된 64k bps 신호를 다시 16.384Mbps 스트림 3개로 다중화하여 출력하는 다중화블록을 포함하는 것을 특징으로 하는 디지털크로스커넥트시스템의 스트림재배열장치.And a multiplexing block for multiplexing the rearranged 64k bps signal back into three 16.384 Mbps streams and outputting the multiplexed block. 제 2 항에 있어서,The method of claim 2, 상기 타임슬롯변환블록은 상기 역다중화블록에서 역다중화된 192×4=768개의 64k bps 신호를 256×3=768개의 64k bps 신호로 재배열하는 것을 특징으로 하는 디지털크로스커넥트시스템의 스트림재배열장치.The timeslot conversion block is a stream rearrangement apparatus for a digital cross-connect system, wherein the 192 × 4 = 768 64k bps signals demultiplexed in the demultiplexing block are rearranged into 256 × 3 = 768 64k bps signals. .
KR1020050100711A 2005-10-25 2005-10-25 Stream rearrange device in digital cross conect system KR100575485B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050100711A KR100575485B1 (en) 2005-10-25 2005-10-25 Stream rearrange device in digital cross conect system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050100711A KR100575485B1 (en) 2005-10-25 2005-10-25 Stream rearrange device in digital cross conect system

Publications (1)

Publication Number Publication Date
KR100575485B1 true KR100575485B1 (en) 2006-05-03

Family

ID=37181006

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050100711A KR100575485B1 (en) 2005-10-25 2005-10-25 Stream rearrange device in digital cross conect system

Country Status (1)

Country Link
KR (1) KR100575485B1 (en)

Similar Documents

Publication Publication Date Title
US4855999A (en) DTDM multiplexer with cross-point switch
US4833673A (en) Time division multiplexer for DTDM bit streams
US7564849B2 (en) Utilizing available SONET overhead bytes for additional signaling channels
EP2416534A3 (en) Multi-rate, multi-protocol, multi-port line interface for a multiservice switching platform
WO2003026179A8 (en) Mapping of bit streams into mpeg frames
US5519702A (en) Digital communication system
WO2000044115A1 (en) Telecommunication device with centralized processing on-demand
AU672398B2 (en) Cross-connection architecture for SDH-signals comprising time- and space division switch groups
JPH08280080A (en) Fixed length packet switching device using multiplexer and demultiplexer
US6765933B1 (en) Inter-chip port and method for supporting high rate data streams in SDH and SONET transport networks
WO2006076264A2 (en) System and method for multiplexing pdh and packet data
KR100575485B1 (en) Stream rearrange device in digital cross conect system
SE510974C2 (en) Subscriber exchange, telecommunication system and method for dynamically allocating voice and data channels
EP0368501A1 (en) Cross-connecting system
EP1366604A1 (en) Time coupled packet transmission
US7042845B1 (en) System and method for time division multiplexed switching of data using a high-speed packet switch
JPH02305132A (en) Flexible multiplexer
KR100621211B1 (en) Time Slot Assignment Method in Time Division Multiplex System
JPH077756A (en) Private line isdn system
KR20000062655A (en) Switching system for telecommunications network
RU2691973C1 (en) Access multiplexer with switching function
US6584123B1 (en) Apparatus for utilizing spare E1 channels
JP5533749B2 (en) Call signal transmission system
US6744751B1 (en) System for transporting full T1 frame of data/voice channels and additional DSO data channels over E1 communication link
KR100406850B1 (en) Method for channelizing for high speed serial interface of ds3 data

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110331

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee