KR100572151B1 - Bonding method of a semiconductor chip using sn-in solder system - Google Patents
Bonding method of a semiconductor chip using sn-in solder system Download PDFInfo
- Publication number
- KR100572151B1 KR100572151B1 KR1020040095876A KR20040095876A KR100572151B1 KR 100572151 B1 KR100572151 B1 KR 100572151B1 KR 1020040095876 A KR1020040095876 A KR 1020040095876A KR 20040095876 A KR20040095876 A KR 20040095876A KR 100572151 B1 KR100572151 B1 KR 100572151B1
- Authority
- KR
- South Korea
- Prior art keywords
- solder
- layer
- semiconductor chip
- bonding
- substrate
- Prior art date
Links
- 229910000679 solder Inorganic materials 0.000 title claims abstract description 143
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000000034 method Methods 0.000 title claims abstract description 48
- 229910018956 Sn—In Inorganic materials 0.000 claims abstract description 52
- 238000005476 soldering Methods 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 229910052751 metal Inorganic materials 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 30
- 238000000151 deposition Methods 0.000 claims abstract description 16
- 239000010931 gold Substances 0.000 claims description 91
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 43
- 229910052737 gold Inorganic materials 0.000 claims description 43
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 33
- 239000010936 titanium Substances 0.000 claims description 16
- 239000012298 atmosphere Substances 0.000 claims description 15
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 15
- 239000011651 chromium Substances 0.000 claims description 12
- 229910052759 nickel Inorganic materials 0.000 claims description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 8
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 7
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052804 chromium Inorganic materials 0.000 claims description 6
- 230000003068 static effect Effects 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 239000000919 ceramic Substances 0.000 claims description 4
- 229920000307 polymer substrate Polymers 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 claims description 2
- 238000002207 thermal evaporation Methods 0.000 claims description 2
- 238000005566 electron beam evaporation Methods 0.000 claims 1
- 239000011261 inert gas Substances 0.000 claims 1
- 239000000203 mixture Substances 0.000 abstract description 37
- 230000008859 change Effects 0.000 abstract description 12
- 230000008018 melting Effects 0.000 abstract description 9
- 238000002844 melting Methods 0.000 abstract description 9
- 239000007787 solid Substances 0.000 abstract description 8
- 230000005693 optoelectronics Effects 0.000 abstract description 4
- 238000004806 packaging method and process Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract 1
- 230000000717 retained effect Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 15
- 229910052738 indium Inorganic materials 0.000 description 14
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910045601 alloy Inorganic materials 0.000 description 11
- 239000000956 alloy Substances 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 229910052718 tin Inorganic materials 0.000 description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000002474 experimental method Methods 0.000 description 5
- 229910000765 intermetallic Inorganic materials 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005272 metallurgy Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 238000005201 scrubbing Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000003064 anti-oxidating effect Effects 0.000 description 2
- 238000004090 dissolution Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 206010037660 Pyrexia Diseases 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000002671 adjuvant Substances 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000000313 electron-beam-induced deposition Methods 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000005088 metallography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29075—Plural core members
- H01L2224/2908—Plural core members being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29075—Plural core members
- H01L2224/2908—Plural core members being stacked
- H01L2224/29083—Three-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/29111—Tin [Sn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/29166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/29169—Platinum [Pt] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/29171—Chromium [Cr] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
본 발명은 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법에 관한 것으로, 보다 상세하게는 제1 반도체 칩 또는 제1 기판 상에 적어도 하나의 층으로 이루어진 제1 금속층을 증착하는 단계와,제2 반도체 칩 또는 제2 기판 상에 적어도 하나의 층으로 이루어진 제2 금속층 및 Sn-In계 솔더층을 순차적으로 증착하는 단계와, 상기 제1 금속층과 상기 Sn-In계 솔더층이 서로 대향되도록 정렬시키는 단계와, 무플럭스 솔더링 방법을 이용하여 상기 제1 반도체 칩 또는 상기 제1 기판과 상기 제2 반도체 칩 또는 상기 제2 기판을 서로 플립칩 본딩하는 단계를 포함하며, 실 예로는 반도체 또는 광전 소자 등의 솔더 본딩 후 솔더 조성의 급격한 변화와 이에 따른 용융점의 상승으로 이후 다른 소자의 솔더링 중에 기 접합된 소자의 솔더 접합부가 용융되지 않고 고상으로 계속 유지되는 특징을 보여주므로 특히 멀티칩 또는 적층칩의 솔더링시 동일 조성의 Sn-In계 솔더와 동일 솔더링 온도를 사용했음에도 불구하고 다수의 칩을 순차적으로 편리하게 본딩시킬 수 있어 패키징 비용의 절감 및 생산성의 향상을 이룰 수 있는 효과가 있다.The present invention relates to a bonding method of a semiconductor chip using a Sn-In-based solder, and more particularly, depositing a first metal layer made of at least one layer on a first semiconductor chip or a first substrate, and a second Sequentially depositing a second metal layer and a Sn-In solder layer including at least one layer on a semiconductor chip or a second substrate, and aligning the first metal layer and the Sn-In solder layer to face each other; And flip chip bonding the first semiconductor chip or the first substrate and the second semiconductor chip or the second substrate to each other using a flux-free soldering method, for example, a semiconductor or an optoelectronic device. After solder bonding, the rapid change of solder composition and the increase of melting point result in the solid state of solder joints of previously bonded devices during melting of other devices. It shows the retained characteristics, especially when soldering multi-chips or stacked chips, even though the same soldering temperature and Sn-In-based solder of the same composition are used, it is possible to conveniently bond a plurality of chips sequentially, thereby reducing packaging cost and productivity. There is an effect that can be achieved.
Sn-In계 솔더 , 멀티칩, 적층칩, 스택 본딩, 무플럭스 솔더 본딩, 플립칩 본딩Sn-In Solder, Multichip, Multilayer Chip, Stack Bonding, Flux-Free Solder Bonding, Flip Chip Bonding
Description
도 1은 본 발명의 제1 실시예에 따른 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법을 구현하기 위한 적층 구조를 개략적으로 나타낸 구성도.1 is a schematic view showing a laminated structure for implementing a bonding method of a semiconductor chip using a Sn-In-based solder according to a first embodiment of the present invention.
도 2는 본 발명의 제2 실시예에 따른 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법을 구현하기 위한 적층 구조를 개략적으로 나타낸 구성도.FIG. 2 is a schematic view showing a laminated structure for implementing a bonding method of a semiconductor chip using Sn-In solder according to a second embodiment of the present invention. FIG.
도 3은 통상의 H.S. Liu 등이 발표한 Au-In-Sn의 3원계 상태도 중 인듐(In)과 주석(Sn)의 양이 In0.2Sn0.8로 고정된 상태에서 금(Au)의 양에 따른 상태도의 변화를 나타낸 도면.Figure 3 is the amount of gold (Au) in an amount of 3 binary state of the conventional Au-In-Sn which is released such as HS Liu indium (In) and tin (Sn) fixed to the In 0.2 Sn 0.8 Status The figure which shows the change of the state diagram according to.
도 4는 본 발명의 구체적인 실험예에 따라 수행한 실험의 결과에 의해 솔더링 후 접합부의 미세구조를 주사전자현미경으로 나타낸 도면.Figure 4 is a view showing the microstructure of the junction after soldering by scanning electron microscope according to the results of the experiment performed in accordance with a specific experimental example of the present invention.
*** 도면의 주요 부분에 대한 부호 설명 ****** Explanation of symbols on main parts of drawing ***
100 : 반도체 칩, 110,210 : 제1,2 접합층,100: semiconductor chip, 110,210: first, second bonding layer,
120,220 : 제1,2 솔더 반응층, 130,230 : 제1,2 금(Au)층,120,220: first and second solder reaction layer, 130,230: first and second gold (Au) layer,
200 : 기판, 240 : Sn-In계 솔더층,200: substrate, 240: Sn-In-based solder layer,
250 : 제3 금(Au)층, 300 : 실리콘 기판,250: third gold (Au) layer, 300: silicon substrate,
310 : Ni층과 Ni 포함 금속간 화합물층,310: Ni layer and Ni-containing intermetallic compound layer,
320 : Au-Sn-In 3원 조성 솔더, 330 : 실리콘 칩320: Au-Sn-In ternary composition solder, 330: silicon chip
본 발명은 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법에 관한 것으로, 보다 상세하게는 무플럭스 및 저온 솔더링이 가능하면서도 구성 성분의 분율 변화에 따른 고상선의 변화가 급격함과 아울러 금(Au)의 함유에 따른 고상선의 급격한 증가를 관찰할 수 있는 17-28(wt.%)인듐(In), 나머지 주석(Sn) 조성의 솔더 합금을 사용함으로써, 리플로우 솔더링 동안 솔더 주변 금(Au) 산화방지층이 금속학적 반응 특성에 의하여 용융 솔더 내부로 용해되면서 솔더의 고상선 상승을 유도하여 동일한 솔더링 온도 하에서도 기 본딩된 접합부 솔더의 재용융 없이 멀팁칩 솔더링 또는 다층 적층칩 솔더링 공정을 효과적으로 수행할 수 있는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법에 관한 것이다.The present invention relates to a bonding method of a semiconductor chip using a Sn-In-based solder, and more particularly, it is possible to be flux-free and low-temperature soldering, but the change of solid-state line due to the change of the fraction of components is rapid and gold (Au By using a solder alloy of 17-28 (wt.%) Indium (In) and the remaining tin (Sn) composition, which can observe a sharp increase in the solidus line with the content of), the solder peripheral gold (Au) As the anti-oxidation layer is dissolved into the molten solder due to the metallurgical reaction characteristics, it induces the rise of the solid phase of the solder and effectively performs the chipless soldering or the multilayered chip soldering process without remelting the bonded joint solder under the same soldering temperature. The present invention relates to a bonding method of a semiconductor chip using Sn-In based solder.
C. C. Lee 등은 주석(Sn), 인듐(In) 및 금(Au)를 각각 증착한 후 수소 분위기에서 리플로우하여 무플럭스 솔더링한 결과를 보여주었다(Ricky W. Chuang, Chin C. Lee, "High-temperature non-eutectic indium-tin joints fabricated by a fluxless process, Thin Solid Films, 414, p.175, 2002).CC Lee et al. Show the results of flux-free soldering by depositing tin (Sn), indium (In) and gold (Au), and then reflowing in a hydrogen atmosphere (Ricky W. Chuang, Chin C. Lee, "High -temperature non-eutectic indium-tin joints fabricated by a fluxless process, Thin Solid Films, 414, p. 175, 2002).
즉, 실리콘(Si) 기판 상에 접합층으로 크롬(Cr)을 0.03미크론(㎛) 증착한 후, 주석(Sn)층을 5미크론, 인듐(In)층을 1.11미크론, 금(Au)층을 0.05미크론 두께로 각각 증착한다. 이때, 최외각부 금(Au) 내산화층은 무플럭스 솔더링을 원활하게 수행하기 위한 목적으로 증착된다. 접합시킬려는 반대편 소자에는 실리콘(Si) 웨이퍼에 0.03미크론 두께의 크롬(Cr) 접합층과 0.03미크론 두께의 금(Au)층을 각각 증착한다.In other words, after depositing 0.03 micron (µm) of chromium (Cr) on a silicon (Si) substrate as a bonding layer, the tin (Sn) layer is 5 microns, the indium (In) layer is 1.11 microns, and the gold (Au) layer is deposited. Deposit each 0.05 micron thick. At this time, the outermost gold (Au) oxidation layer is deposited for the purpose of smoothly performing flux-free soldering. On the other side of the device to be bonded, a 0.03 micron thick chromium (Cr) bonding layer and a 0.03 micron thick Au layer are deposited on a silicon (Si) wafer.
이후, 두 실리콘(Si) 기판은 수소 퍼징(purging) 분위기에서 약 150℃의 온도로 가열되면서 약 6분간 리플로우 솔더링 된다. 온도를 상승시킴에 따라 제일 먼저 상기 인듐(In)층이 용해되고, 동시에 상기 인듐(In)층 양쪽의 주석(Sn)층과 상기 금(Au)층이 용융 인듐(In)에 용해, 고용되면서 전체적으로 상기 금속층들은 Au-In-Sn의 3원계 솔더 접합부로 변이된다.The two silicon (Si) substrates are then reflow soldered for about 6 minutes while being heated to a temperature of about 150 ° C. in a hydrogen purging atmosphere. As the temperature is increased, the indium (In) layer is first dissolved, and at the same time, the tin (Sn) layer and the gold (Au) layer on both sides of the indium (In) layer are dissolved and dissolved in molten indium (In). The metal layers as a whole are transformed into ternary solder joints of Au-In-Sn.
상기 리플로우 솔더링 중 두 실리콘(Si) 기판에는 약 85psi의 정적 압력이 계속적으로 가해졌다. 상기 정적 압력이 가해질 경우 솔더의 용융 시부터 솔더의 부피 팽창에 의하여 서서히 깨어지는 솔더 표면의 화합물들이 가해주는 압착력에 의하여 계면에서부터 보다 활발하게 기계적으로 깨어지게 되고, 아울러 증착 솔더 내부의 용융 솔더가 보다 효과적으로 솔더 표면 외부로 흘러나가게 되므로 이웃한 접합 소자 패드부의 금(Au)층과 접촉할 경우 급속한 금속학적 반응이 이루어지게 된다. 즉, 상기의 금속학적 반응은 곧 접합부의 형성을 의미한다.During the reflow soldering, two silicon (Si) substrates were continuously subjected to a static pressure of about 85 psi. When the static pressure is applied, the mechanical force is broken more actively from the interface due to the compressive force applied by the compounds on the solder surface which are gradually broken by the volume expansion of the solder from the melting of the solder. Since it effectively flows out of the solder surface, a rapid metallographic reaction occurs when it contacts the Au layer of the pad portion of the adjacent bonding element. In other words, the metallurgical reaction means formation of the junction.
한편, 종래 기술의 반도체 또는 광전 소자의 솔더링 공정에서 사용되는 대표적인 무플럭스 솔더 접합 재료로는 Au-20(wt.%)Sn과 In계 조성이 있는데, 순수 인듐(In) 솔더 조성의 경우 약 157℃의 융점을 가지므로 저온의 무플럭스 솔더 본딩이 가능하다는 장점을 가지지만, 비교적 고가이고 내크리프 특성과 같은 기계적 특 성이 일반적 솔더에 비해 떨어지는 문제점이 있다.On the other hand, representative flux-free solder joint materials used in the soldering process of the semiconductor or optoelectronic devices of the prior art are Au-20 (wt.%) Sn and In-based composition, about 157 in the case of pure indium (In) solder composition The melting point of ℃ has the advantage that low-temperature flux-free solder bonding is possible, but relatively expensive and mechanical properties such as creep resistance is inferior to the general solder.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 무플럭스 및 저온 솔더링이 가능하면서도 구성 성분의 분율 변화에 따른 고상선의 변화가 급격함과 아울러 Au의 함유에 따른 고상선의 급격한 증가를 관찰할 수 있는 17-28(wt.%)인듐(In), 나머지 주석(Sn) 조성의 솔더 합금을 사용함으로써, 반도체 또는 광전 소자 등의 솔더 본딩 후 솔더 조성의 급격한 변화와 이에 따른 용융점의 상승으로 이후 다른 소자의 솔더링 중에 기 접합된 소자의 솔더 접합부가 용융되지 않고 고상으로 계속 유지되는 특징을 보여주므로 특히, 멀티칩 또는 적층칩의 솔더링시 동일 조성의 Sn-In계 솔더와 동일 솔더링 온도를 사용했음에도 불구하고 다수의 칩을 순차적으로 편리하게 본딩시킬 수 있어 패키징 비용의 절감 및 생산성의 향상을 이룰 수 있는 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법을 제공하는데 있다.The present invention has been made to solve the above-described problems, the object of the present invention is to be a flux-free and low-temperature soldering, while the change of the solid state line according to the change of the fraction of the component is a sudden solid state line according to the content of Au By using a solder alloy of 17-28 (wt.%) Indium (In) and the remaining tin (Sn) composition, which can observe a sharp increase in the amount, the rapid change of the solder composition after solder bonding of a semiconductor or an optoelectronic device and the like As the melting point increases, the solder joint of the pre-bonded device does not melt during the soldering of other devices and is kept in a solid state. In particular, when soldering multi-chip or stacked chips, Sn-In-based solder of the same composition is used. Despite the same soldering temperature, multiple chips can be conveniently bonded sequentially in order to reduce packaging costs and improve productivity. To provide a bonding method of a semiconductor chip using a Sn-In-based solder.
전술한 목적을 달성하기 위하여 본 발명의 일 측면은, (a) 제1 반도체 칩 또는 제1 기판 상에 적어도 하나의 층으로 이루어진 제1 금속층을 증착하는 단계; (b) 제2 반도체 칩 또는 제2 기판 상에 적어도 하나의 층으로 이루어진 제2 금속층 및 Sn-In계 솔더층을 순차적으로 증착하는 단계; (c) 상기 제1 금속층과 상기 Sn-In계 솔더층이 서로 대향되도록 정렬시키는 단계; 및 (d) 무플럭스 솔더링 방법을 이용하여 상기 제1 반도체 칩 또는 상기 제1 기판과 상기 제2 반도체 칩 또는 상기 제2 기판을 서로 플립칩 본딩하는 단계를 포함하여 이루어진 Sn-In계 솔더를 이용 한 반도체 칩의 본딩 방법을 제공하는 것이다.In order to achieve the above object, an aspect of the present invention, (a) depositing a first metal layer consisting of at least one layer on a first semiconductor chip or a first substrate; (b) sequentially depositing a second metal layer and a Sn-In based solder layer including at least one layer on the second semiconductor chip or the second substrate; (c) aligning the first metal layer and the Sn-In-based solder layer to face each other; And (d) flip chip bonding the first semiconductor chip or the first substrate and the second semiconductor chip or the second substrate to each other using a flux-free soldering method. It is to provide a bonding method of a semiconductor chip.
여기서, 상기 제1 및 제2 기판은 반도체 기판, 세라믹 기판 또는 폴리머 기판 중 어느 하나로 이루어짐이 바람직하다.Here, the first and the second substrate is preferably made of any one of a semiconductor substrate, a ceramic substrate or a polymer substrate.
바람직하게는, 상기 제1 또는 제2 기판 상에 적층칩 또는 멀티칩을 형성하도록 복수개의 제1 또는 제2 반도체 칩을 플립칩 본딩한다.Preferably, a plurality of first or second semiconductor chips are flip chip bonded to form a stacked chip or a multi chip on the first or second substrate.
바람직하게는, 상기 제1 및 제2 금속층은 금(Au)/니켈(Ni) 또는 백금(Pt)/티탄(Ti) 또는 크롬(Cr)으로 이루어진 UBM 금속층이다.Preferably, the first and second metal layers are UBM metal layers made of gold (Au) / nickel (Ni) or platinum (Pt) / titanium (Ti) or chromium (Cr).
바람직하게는, 상기 단계(b)에서, 상기 Sn-In계 솔더층의 상부에 금(Au)층을 증착하는 단계를 더 포함한다.Preferably, in the step (b), further comprising the step of depositing a gold (Au) layer on top of the Sn-In-based solder layer.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention illustrated below may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art.
본 발명은 저온의 융점을 가지면서 우수한 내산화성을 가지는 합금의 특성에 의하여 약 150℃ 내지 200℃의 비교적 저온에서 무플럭스 솔더 본딩이 가능한 17-28(wt.%)의 인듐(In), 나머지는 주석(Sn)인 조성의 솔더 합금을 사용한다.The present invention is 17-28 (wt.%) Of indium (In), which can be flux-free solder bonding at a relatively low temperature of about 150 ℃ to 200 ℃ by the characteristics of the alloy having a low melting point and excellent oxidation resistance, Uses a solder alloy having a composition of tin (Sn).
상기 솔더를 리플로우 솔더링할 경우 이웃한 금(Au) 산화방지층의 솔더내 용해를 유도함으로써, 솔더링 후 접합 소자 솔더 접합부의 고상선 온도를 크게 증가 시키고자 한다. 이를 통하여 궁극적으로 일정한 리플로우 온도와 동일 조성의 솔더를 사용하면서도 기 본딩된 소자의 솔더 접합부가 재용융되지 않으므로 멀티칩 본딩 또는 스택 본딩을 구현할 수 있는 방법을 제안한다.Reflow soldering of the solder induces dissolution of a neighboring gold (Au) antioxidant layer in the solder, thereby increasing the solidus temperature of the solder joint of the soldering element after soldering. Through this, the solder joint of the bonded element is not remelted while using solder having the same composition and constant reflow temperature, and thus, a method of implementing multichip bonding or stack bonding is proposed.
한편, 상기에서 무플럭스 본딩이란 리플로우 솔더링시 일반적으로 사용되는 플럭스(flux)의 적용이 전혀 없는 상태에서 순수한 금속들만의 반응에 의한 본딩을 의미한다.On the other hand, the flux-free bonding in the above means the bonding by the reaction of only pure metals in the state that there is no application of flux (flux) generally used in reflow soldering.
즉, 상기 플럭스는 리플로우 솔더링시 솔더 표면에 형성된 산화막을 제거하는 동시에 리플로우 중에서는 산화막의 생성을 억제시켜 순수한 금속끼리의 접촉을 유도하기 위해 사용되는 물질이다.That is, the flux is a material used to induce contact between pure metals by removing the oxide film formed on the solder surface during reflow soldering and suppressing the formation of the oxide film during reflow.
현재까지 가장 일반적인 무플럭스 솔더링 방법은 내산화성 솔더 조성을 사용한 본딩법이다. 즉, 금속학적으로 산화막을 형성하지 않는 대표적인 금속으로는 금(Au), 백금(Pt)과 같은 귀금속이, 산화막 형성이 비교적 억제되는 금속으로는 인듐(In), 은(Ag) 등이 있는데, 상기 원소들의 합금들은 대표적인 무플럭스 솔더 조성으로 고려된다.The most common flux-free soldering method to date is a bonding method using an oxidation resistant solder composition. That is, metals that do not form an oxide film in terms of metallography include noble metals such as gold (Au) and platinum (Pt), and indium (In) and silver (Ag), etc., which are relatively suppressed in oxide film formation. Alloys of these elements are considered to be representative flux-free solder compositions.
상기 원소의 합금 조성으로 이루어진 솔더는 대기 중에서 비교적 산화가 억제되므로 비산화성 분위기에서 상기 솔더 합금을 융점 이상으로 가열하면서 기계적으로 눌러주게 되면 솔더와 솔더 또는 솔더와 금(Au) 내산화층간의 반응이 원활하게 이루어질 수 있는 가능성을 제공하게 된다.Since the solder composed of the alloy composition of the element is relatively suppressed in the atmosphere, when the solder alloy is mechanically pressed while heating the solder alloy above the melting point in a non-oxidizing atmosphere, the reaction between the solder and the solder or the solder and the gold (Au) oxidation resistant layer is smooth. It offers the possibility to be made.
즉, 솔더 표면에 기형성된 두꺼운 산화막이나 산화성 분위기에서 솔더링 온도로 가열시 급속히 형성되는 산화막의 경우는 솔더링 온도에서 여전히 고상으로 존재하여 용융 솔더의 접촉을 막게 되므로 결과적으로 솔더 본딩을 방해하는 결정적인 요인으로 작용하게 된다.That is, a thick oxide film formed on the surface of the solder or an oxide film formed rapidly when heated to the soldering temperature in an oxidizing atmosphere is still in the solid state at the soldering temperature and thus prevents contact with molten solder. It will work.
상기와 같은 이유로 무플럭스 솔더 본딩은 질소 분위기와 같은 불활성 분위기나 수소 분위기와 같은 환원성 분위기 또는 상기 두 가스를 섞는 포밍(forming) 가스 분위기가 제공될 때에 솔더의 산화가 억제되므로 보다 우수한 접합 강도와 높은 본딩 수율을 나타내며 안정화된다.For this reason, flux-free solder bonding provides superior bond strength and high bond strength because the oxidation of the solder is suppressed when an inert atmosphere such as a nitrogen atmosphere, a reducing atmosphere such as a hydrogen atmosphere, or a forming gas atmosphere that mixes the two gases is provided. Shows bonding yield and stabilizes.
다시 말해 리플로우 솔더 본딩 과정에서의 이러한 분위기의 사용은 가열동안 솔더의 산화를 최소화하여 무플럭스 솔더 본딩이 일어날 수 있는 가능성을 솔더의 가열전과 같은 수준으로 계속적으로 유지되도록 하는 역할을 수행하게 된다.In other words, the use of this atmosphere in the reflow solder bonding process minimizes the oxidation of the solder during heating, thereby maintaining the likelihood that flux-free solder bonding can occur at the same level as before solder heating.
또한, 상기의 내산화성 솔더 조성을 사용한 본딩 공정에서는 본딩이 일어나게끔 정적 압력(static pressure)을 가해주어야 한다. 상기 정적 압력은 솔더 표면에 생성된 금속간 화합물층이나 산화막을 깨뜨려 리플로우 솔더링 동안 산화되지 않은 내부의 용융 솔더가 패드 표면의 금(Au) 내산화층과에 노출되면서 금속학적 반응에 참여할 수 있는 기회를 제공하게 된다.In addition, in the bonding process using the oxidation resistant solder composition, a static pressure must be applied to cause bonding. The static pressure breaks the intermetallic compound layer or oxide film formed on the solder surface, thereby providing an opportunity to participate in the metallurgical reaction as the internal molten solder that is not oxidized during reflow soldering is exposed to the gold (Au) oxidation layer on the pad surface. Will be provided.
상기와 같은 원리로 정적 압력과 동시에 수 미크론 정도를 왕복하면서 비비주는 스크러빙(scrubbing) 공정이 추가될 경우 보다 견고하고 안정된 접합 강도를 얻을 수 있다. 상기의 내산화성 솔더 조성을 사용한 본딩 공정은 가장 간단하게 무플럭스 솔더 본딩을 이룰 수 있는 장점을 가지기에 가장 많이 이용되고 있으며, 대표적인 솔더 조성으로 Au-20(wt.%)Sn가 사용되고 있다.In the same principle as above, non-adjuvant reciprocating several microns at the same time as the static pressure can obtain a more stable and stable bond strength when the scrubbing process is added. The bonding process using the oxidation resistant solder composition is most commonly used to have the advantages of achieving the simplest flux-free solder bonding, and Au-20 (wt.%) Sn is used as a representative solder composition.
상기와 같은 이론을 바탕으로 예비 실험으로써 본 발명과 관련된 솔더 조성 인 Sn-17~28In에 포함되는 Sn-27In 조성의 합금 솔더를 증착하여 무플럭스 본딩을 실시한 결과 상기 솔더가 마주하며 닿은 Au 산화방지막 표면을 가지는 패드에 젖으면서 솔더링되는 결과를 얻을 수 있었다.As a preliminary experiment based on the above theory, Au alloy was deposited by depositing alloy solder of Sn-27In composition contained in the solder composition Sn-17 to 28In related to the present invention and performing flux-free bonding. A soldering result was obtained while the pad having the surface was wetted.
(제1 실시예)(First embodiment)
도 1은 본 발명의 제1 실시예에 따른 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법을 구현하기 위한 적층 구조를 개략적으로 나타낸 구성도이다.1 is a configuration diagram schematically showing a laminated structure for implementing a bonding method of a semiconductor chip using a Sn-In-based solder according to a first embodiment of the present invention.
도 1을 참조하면, 반도체 칩(semiconductor chip)(100) 상에 제1 접합층(110)/제1 솔더 반응층(120)/제1 금(Au)층(130)으로 이루어진 UBM(Under bump Metallurgy) 금속층이 형성되어 있다.Referring to FIG. 1, an under bump formed of a
또한, 상기 반도체 칩(100)과 서로 대향되도록 기판(200)이 배치되는 바, 상기 기판(200) 상에는 제2 접합층(210)/제2 솔더 반응층(220)/제2 금(Au)층(230)으로 이루어진 UBM(Under bump Metallurgy) 금속층과 Sn-In계 솔더층(240)이 순차적으로 형성되어 있다.In addition, since the
여기서, 상기 반도체 칩(100)은 웨이퍼, 반도체 기판 또는 PCB 등으로 구현될 수도 있으며, 상기 기판(200)은 웨이퍼, 반도체 칩 또는 PCB 등으로 구현될 수도 있다. 한편, 상기 기판(200)은 반도체 기판, 세라믹 기판 또는 폴리머 기판 중 어느 하나로 이루어짐이 바람직하다.Here, the
상기 UBM 금속층은 약 1미크론(㎛) 이내의 두께 범위로 형성됨이 바람직하며, 상기 Sn-In계 솔더층(240)은 약 수~수십 미크론의 두께 범위로 형성됨이 바람 직하다.The UBM metal layer is preferably formed in a thickness range of about 1 micron (μm), and the Sn-In-based
또한, 상기 제1 및 제2 솔더 반응층(120 및 220)은 니켈(Ni) 또는 백금(Pt)으로 이루어질 수 있으며, 상기 제1 및 제2 접합층(110 및 210)은 티탄(Ti) 또는 크롬(Cr)으로 이루어질 수 있다.In addition, the first and second solder reaction layers 120 and 220 may be made of nickel (Ni) or platinum (Pt), and the first and second bonding layers 110 and 210 may be made of titanium (Ti) or It may be made of chromium (Cr).
상기 Sn-In계 솔더층(240)은 17∼28(wt.％)In과 나머지는 Sn 조성을 가지도록 형성됨이 바람직하다.The Sn-In-based
한편, 상기 Sn-In계 솔더층(240)에서 Sn-In 합금의 증착 공정은 예컨대, 진공 열증착법, 전자빔 증착법 및 전해 도금법 등이 사용될 수 있다. 이후에, 상기 Sn-In계 솔더층(240)을 솔더의 고상선 온도 이상으로 가열하게 되면, 솔더 아래의 금(Au)이 솔더 내로 급격히 용융되면서 솔더 내의 조성은 Sn-In-Au의 3원계 조성으로 변화하게 된다.Meanwhile, as the deposition process of the Sn-In alloy in the Sn-In based
그리고, 상기 UBM 금속층 상의 금(Au)이 완전히 용해되는 충분한 시간 및 온도가 주어지면, 상기 Sn-In계 솔더층(240) 및 상기 UBM 금속층의 계면에는 제2 금(Au)층(230)이 사라지면서 결과적으로 Sn-In/Ni의 반응에 의한 금속간 화합물이 형성된다.In addition, when a sufficient time and temperature for fully dissolving gold (Au) on the UBM metal layer is given, a second gold (Au)
아울러, 상기 Sn-In계 솔더층(240)이 제1 금(Au)층(130)을 가지는 제1 반도체 칩과 맞닿은 상태에서 가열되는 경우도 상기와 마찬가지로 솔더링이 일어나면서 용융 솔더 내로 금(Au)이 용해되어 솔더 내의 금(Au) 양이 보다 증가된다.In addition, even when the Sn-In-based
상기와 같이 구성된 본 발명에 적용된 기판(200) 상에 복수개의 반도체 칩(100)을 예컨대, 무플럭스 솔더링 방법에 의해 플립칩 본딩하여 멀티칩 또는 적층 칩을 형성할 수 있으며, 서로 다른 기판을 본딩할 수도 있다.The plurality of
한편, 본 발명에서는 상기 Sn-In계 솔더층(240)을 상기 기판(200) 상에 형성하였지만, 이에 국한하지 않으며, 상기 반도체 칩(100) 상에 형성할 수도 있다.Meanwhile, in the present invention, the Sn-In-based
(제2 실시예)(2nd Example)
도 2는 본 발명의 제2 실시예에 따른 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법을 구현하기 위한 적층 구조를 개략적으로 나타낸 구성도로서, 전술한 본 발명의 제1 실시예와 동일한 구성 요소들은 동일 부호와 동일 명칭을 사용하기로 한다.FIG. 2 is a schematic view illustrating a laminated structure for implementing a bonding method of a semiconductor chip using Sn-In solder according to a second embodiment of the present invention, and is the same as the first embodiment of the present invention. The elements are given the same reference numerals and the same names.
도 2를 참조하면, 반도체 칩(100) 상에 제1 접합층(110)/제1 솔더 반응층(120)/제1 금(Au)층(130)으로 이루어진 UBM 금속층이 형성되어 있다.Referring to FIG. 2, a UBM metal layer including a
또한, 상기 반도체 칩(100)과 서로 대향되도록 기판(200)이 배치되는 바, 상기 기판(200) 상에는 제2 접합층(210)/제2 솔더 반응층(220)/제2 금(Au)층(230)으로 이루어진 UBM(Under bump Metallurgy) 금속층과 Sn-In계 솔더층(240)이 순차적으로 형성되어 있으며, 특히 상기 Sn-In계 솔더층(240)의 상에는 제3 금(Au)층(250)이 추가로 더 형성되어 있다.In addition, since the
여기서, 상기 반도체 칩(100)은 웨이퍼 또는 반도체 기판으로 구현될 수도 있으며, 상기 기판(200)은 웨이퍼 또는 반도체 칩으로 구현될 수도 있다. 한편, 상기 기판(200)은 반도체 기판, 세라믹 기판 또는 폴리머 기판 중 어느 하나로 이루어짐이 바람직하다.The
상기 UBM 금속층은 약 1미크론(㎛) 이내의 두께 범위로 형성됨이 바람직하며, 상기 Sn-In계 솔더층(240)은 약 수~수십 미크론의 두께 범위로 형성됨이 바람직하다.The UBM metal layer is preferably formed in a thickness range of about 1 micron (μm), and the Sn-In-based
또한, 상기 제1 및 제2 솔더 반응층(120 및 220)은 니켈(Ni) 또는 백금(Pt)으로 이루어질 수 있으며, 상기 제1 및 제2 접합층(110 및 210)은 티탄(Ti) 또는 크롬(Cr)으로 이루어질 수 있다.In addition, the first and second solder reaction layers 120 and 220 may be made of nickel (Ni) or platinum (Pt), and the first and second bonding layers 110 and 210 may be made of titanium (Ti) or It may be made of chromium (Cr).
상기 Sn-In계 솔더층(240)은 17∼28(wt.％)In과 나머지는 Sn 조성을 가지도록 형성됨이 바람직하다.The Sn-In-based
전술한 본 발명의 제1 실시예와 같은 원리로 솔더링 후 솔더 내에 보다 많은 양의 금(Au)을 고용시킬 수 있다. 아울러, 이 경우에는 솔더 표면의 금(Au) 내산화층이 솔더의 대기중 산화를 억제시킴으로써, 통상의 무플럭스 솔더링의 수율을 보다 향상시킬 수 있는 효과가 있다.On the same principle as the first embodiment of the present invention described above, a larger amount of gold (Au) may be dissolved in the solder after soldering. In this case, the gold (Au) oxidation resistant layer on the surface of the solder suppresses oxidation of the solder in the atmosphere, whereby the yield of normal flux-free soldering can be further improved.
상기와 같이 리플로우 솔더링 과정을 통하여 17∼28(wt.％)In 조성의 솔더에 금(Au)이 용해된 경우 용해된 금(Au)의 양에 따라서 솔더 접합부의 재용해 온도는 급격히 증가할 수 있다.As described above, when gold (Au) is dissolved in a solder having a composition of 17 to 28 (wt.%) In through reflow soldering, the remelting temperature of the solder joint may increase rapidly depending on the amount of dissolved gold (Au). Can be.
(실험예)Experimental Example
도 3은 통상의 H.S. Liu 등이 발표한 Au-In-Sn의 3원계 상태도 중 인듐(In)과 주석(Sn)의 양이 In0.2Sn0.8로 고정된 상태에서 금(Au)의 양에 따른 상태도의 변화 를 나타낸 도면이고, 도 4는 본 발명의 구체적인 실험예에 따라 수행한 실험의 결과에 의해 솔더링 후 접합부의 미세구조를 주사전자현미경으로 나타낸 도면이다.Figure 3 is the amount of gold (Au) in an amount of 3 binary state of the conventional Au-In-Sn which is released such as HS Liu indium (In) and tin (Sn) fixed to the In 0.2 Sn 0.8 Status Figure 4 is a view showing a change in the state diagram, Figure 4 is a view showing the microstructure of the junction after soldering by scanning electron microscope according to the results of the experiment performed in accordance with a specific experimental example of the present invention.
본 발명에서 제시된 솔더 조성에 포함되는 Sn-27In 조성의 솔더 합금을 증착하여 실제 솔더링 실험을 실시한 예를 설명하면 다음과 같다.An example in which an actual soldering experiment is performed by depositing a solder alloy of Sn-27In composition included in the solder composition presented in the present invention is as follows.
예컨대, 실리콘 기판(300) 상에 금(Au)/니켈(Ni)/티탄(Ti)으로 이루어진 UBM 금속층을 예컨대, 스퍼터링으로 증착하여 패드를 제조한 후, 그 상부에 약 5 미크론(㎛) 두께의 Sn-27In 조성의 솔더층(240, 도 2참조)을 진공 열증착 하였다.For example, a UBM metal layer made of gold (Au) / nickel (Ni) / titanium (Ti) is deposited on the
이때, 상기 UBM 금속층 중에서 티탄(Ti)은 제2 접합층(210, 도 2참조), 니켈(Ni)은 제2 솔더 반응층(220, 도 2참조)의 역할을 수행한다. 이후 진공을 유지시킨 계속 상태에서 다시 솔더 위로 금(Au)을 진공 증착하여 솔더 증착부 제조를 완료하였다.At this time, titanium (Ti) of the UBM metal layer serves as a second bonding layer 210 (see FIG. 2), and nickel (Ni) serves as a second solder reaction layer 220 (see FIG. 2). Thereafter, in the continuous state of maintaining the vacuum, gold (Au) was vacuum deposited on the solder again to complete the manufacture of the solder deposition portion.
상기 금(Au)/니켈(Ni)/티탄(Ti)으로 이루어진 UBM 금속층의 증착 두께는 각각 약 0.3, 0.15 및 0.05 미크론(㎛)이었다. 또한, 상기 Sn-In계 솔더층(240) 상에 증착된 제3 금(Au)층(250, 도 2참조)의 두께는 약 0.05 미크론(㎛)이었다.The deposition thickness of the UBM metal layer made of gold (Au) / nickel (Ni) / titanium (Ti) was about 0.3, 0.15, and 0.05 microns (μm), respectively. In addition, the thickness of the third gold (Au) layer 250 (refer to FIG. 2) deposited on the Sn-In-based
이후에, 상기 솔더 패턴과 대칭 형태의 패드를 가지는 실리콘 칩(330)이 제작되었는데, 상기 실리콘 칩(330) 상의 패드 역시 금(Au)/니켈(Ni)/티탄(Ti)의 UBM 금속층으로 구성되었고, 그 각각의 두께 역시 상기와 같았다.Subsequently, a
상기 실리콘 기판(300)과 서로 대향된 다른 실리콘 칩(330)의 패드 패턴을 플립칩 본더 장비를 사용하여 서로 정렬시킨 후 수십 gf의 압력으로 누르면서 약 190℃ 온도로 가열하여 약 60초간 유지시킨 다음 냉각하였다.The pad patterns of the
상기 실험을 통해 형성된 솔더 접합부의 미세구조는 도 4에서 보여진다. 충분한 온도와 유지 시간이 적용된 관계로 Au-Sn-In 3원 조성 솔더(320) 즉, 솔더 내부의 조성은 금(Au)이 다량 함유된 Au-Sn-In의 3원계로 변이되어 있었으며, 대부분의 조직이 Au-In-Sn의 3원계 금속간 화합물로 이루어져 있었다.The microstructure of the solder joint formed through the experiment is shown in FIG. 4. The Au-Sn-In
즉, 솔더링 조건의 변화에 따른 결과를 간략히 정리하면 다음과 같다. 상기 솔더링시 주석(Sn)과 인듐(In)의 산화를 억제하기 위하여 질소, 수소 또는 상기 가스의 혼합 가스와 같은 불활성 또는 환원성 가스 분위기나 진공 분위기를 사용할 경우 작업 수율 및 접합 강도의 향상을 이룰 수 있었다.That is, the results according to the change in the soldering conditions are briefly summarized as follows. In the case of using an inert or reducing gas atmosphere such as nitrogen, hydrogen, or a mixed gas of the gas to suppress oxidation of tin (Sn) and indium (In) during the soldering, it is possible to improve the work yield and the bonding strength. there was.
또한, 솔더링시 스크러빙 모드를 첨가할 경우에도 작업 수율 및 접합 강도의 향상을 이룰 수 있었다. 특히, 상기 Sn-In계 솔더층(240) 상에 금(Au) 내산화층 코팅을 하지 않은 경우는 스크러빙 모드를 사용할 경우에만 우수한 작업 수율 및 접합 강도의 향상을 이룰 수 있었다.In addition, even in the case of adding a scrubbing mode during soldering it was possible to improve the work yield and bonding strength. In particular, when the gold (Au) oxide layer coating on the Sn-In-based
한편, 미설명 부호 310은 니켈(Ni)층과 니켈(Ni) 포함 금속간 화합물층을 나타내고 있다.In addition,
도 3은 최근 H.S. Liu 등이 발표(H.S. Liu, C.L. Liu, K. Ishida, and Z.P. Jin, "Thermodynamic Modeling of the Au-In-Sn System", J. of Electronic Materials, Vol.32, No.11, p.1290, 2004)한 Au-In-Sn의 3원계 상태도 중 In0.2Sn0.8의 기준 조성에서 금(Au)의 몰분율에 따른 상태도의 변화를 보여준다.3 is recently published by HS Liu et al. (HS Liu, CL Liu, K. Ishida, and ZP Jin, "Thermodynamic Modeling of the Au-In-Sn System", J. of Electronic Materials, Vol. 32, No. 11 , p.1290, 2004) shows the change of the state diagram according to the mole fraction of Au at the reference composition of In 0.2 Sn 0.8 in the ternary state diagram of Au-In-Sn.
이 경우에 금(Au)의 양이 약 0.08 몰분율 정도가 될 경우 약 200℃ 정도의 고상선 온도가, 0.23 몰분율 정도가 될 경우 230℃ 정도의 고상선 온도가 얻어짐을 알 수 있다.In this case, when the amount of gold (Au) is about 0.08 mole fraction, the solidus temperature of about 200 ° C. is about 230 ° C. when the amount of gold is about 0.23 mole fraction.
따라서, 멀티칩 본딩 또는 스택 본딩과 같이 동일한 솔더 조성을 사용하여 이어진 솔더링 공정을 수행할 경우 처음의 솔더링 온도를 적용하더라도 앞서 본딩된 솔더 접합부의 조성은 Au-Sn-In의 3원계로 변화된 상태이며, 그 고상선 온도 역시 약 230℃ 정도로 증가되었기 때문에 재용융되지 않고 고상 상태로 유지된다.Therefore, in the subsequent soldering process using the same solder composition such as multi-chip bonding or stack bonding, even though the initial soldering temperature is applied, the composition of the previously bonded solder joint is changed to the ternary system of Au-Sn-In. The solidus temperature has also increased to about 230 ° C. so that it remains solid without remelting.
그 결과로 멀티칩 본딩 및 스택 본딩 공정에서 기 본딩된 소자의 움직임을 염려하지 않아도 되는 장점을 가지므로 생산 가격의 절감 및 생산성의 향상을 얻을 수 있다.As a result, the advantages of not having to worry about the movement of the bonded device in the multi-chip bonding and stack bonding processes can reduce production costs and improve productivity.
전술한 바와 같이 본 발명의 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법에 따르면, 약 150∼200℃의 낮은 온도에서 무플럭스 솔더링이 가능한 Sn-In계 조성의 증착 솔더층이 사용된 플립칩 본딩 공정에서의 증착 솔더 아래 UBM 금속층 상의 산화방지층 금(Au) 또는 증착 솔더를 덮고 있는 금(Au)층이 리플로우 동안 상기 솔더 조성에 용해되는 경우 솔더 조성의 액상선 및 고상선은 증가하게 된다.As described above, according to the bonding method of the semiconductor chip using the Sn-In-based solder of the present invention, a flip chip using a Sn-In-based deposition solder layer capable of flux-free soldering at a low temperature of about 150 ~ 200 ℃ When the anti-oxidation layer Au (Au) on the UBM metal layer or the gold (Au) layer covering the deposition solder is dissolved in the solder composition during reflow during the bonding process, the liquidus and solidus lines of the solder composition are increased. .
이와 같은 방법으로 특정한 양 이상으로 금(Au)이 용해될 경우 접합부를 구성하는 솔더 조성의 고상선도 특정 온도 이상으로 증가하게 되는데, 이에 의하여 멀티칩의 플립 본딩시 기본딩된 칩의 접합부 솔더가 이웃한 칩의 플립 본딩 동안에도 재용융되지 않으므로 동일한 본딩 온도 조건에서도 연속적인 플립칩 본딩 공정이 가능해진다.In this way, when gold (Au) is dissolved in a specific amount or more, the solid phase of the solder composition constituting the joint is also increased to a specific temperature or more, whereby the solder joint of the bonded chip of the base chip during the flip bonding of the multichip is neighboring. It does not remelt during flip bonding of one chip, thus enabling a continuous flip chip bonding process even under the same bonding temperature conditions.
또한, 동일한 원리로 스택 패키지와 같이 적층칩을 연속해서 플립 본딩할 경우에 있어 본딩 온도를 동일하게 유지하면서도 상기의 솔더 본딩부를 재용융시키지 않고 스택 본딩을 수행할 수 있어 연속적인 스택 본딩 공정을 이룰 수 있는 효과가 있다.In the same principle, stack bonding may be performed without continuously remelting the solder bonding portion while maintaining the same bonding temperature in the case of continuously flip bonding the stacked chips as in the stack package, thereby achieving a continuous stack bonding process. It can be effective.
전술한 본 발명에 따른 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.Although a preferred embodiment of the method for bonding a semiconductor chip using Sn-In based solder according to the present invention has been described above, the present invention is not limited thereto, but the claims and the detailed description of the invention and the scope of the accompanying drawings. Various modifications can be made therein and this also belongs to the present invention.
이상에서 설명한 바와 같은 본 발명의 Sn-In계 솔더를 이용한 반도체 칩의 본딩 방법에 따르면, 무플럭스 본딩이 가능한 Sn-In계 솔더의 리플로우 솔더링동안 솔더 주변 Au 산화방지층의 솔더내 용해 현상을 이용함으로써, 반도체 또는 광전 소자 등의 솔더 본딩 후 솔더 조성의 급격한 변화와 이에 따른 용융점의 상승으로 이후 다른 소자의 솔더링 중에 기 접합된 소자의 솔더 접합부가 용융되지 않고 고상으로 계속 유지되는 특징을 보여주므로 특히, 멀티칩 또는 적층칩의 솔더링시 동일 조성의 Sn-In계 솔더와 동일 솔더링 온도를 사용했음에도 불구하고 다수의 칩을 순차적으로 편리하게 본딩시킬 수 있는 패키징 비용의 절감 및 생산성의 향상을 이룰 수 있는 이점이 있다.According to the bonding method of the semiconductor chip using the Sn-In-based solder of the present invention as described above, during the reflow soldering of Sn-In-based solder that can be flux-free bonding, the dissolution in the solder around the solder Au Au layer As a result, a sudden change in solder composition after the solder bonding of a semiconductor or an optoelectronic device, and a rise in the melting point thereof result in the characteristic that the solder joint of the pre-bonded device is kept in a solid state without melting during subsequent soldering of other devices. When soldering multi-chips or stacked chips, the same soldering temperature and Sn-In-based solder of the same composition are used, but it is possible to reduce the packaging cost and improve productivity that can conveniently bond multiple chips sequentially. There is an advantage.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040095876A KR100572151B1 (en) | 2004-11-22 | 2004-11-22 | Bonding method of a semiconductor chip using sn-in solder system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040095876A KR100572151B1 (en) | 2004-11-22 | 2004-11-22 | Bonding method of a semiconductor chip using sn-in solder system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100572151B1 true KR100572151B1 (en) | 2006-04-24 |
Family
ID=37180722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040095876A KR100572151B1 (en) | 2004-11-22 | 2004-11-22 | Bonding method of a semiconductor chip using sn-in solder system |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100572151B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101430673B1 (en) * | 2013-11-05 | 2014-08-19 | 주식회사 케이이씨 | Semiconductor device and die bonding structure thereof |
| CN116598884A (en) * | 2023-07-14 | 2023-08-15 | 中国科学院半导体研究所 | Semiconductor laser and method for manufacturing the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11239866A (en) | 1997-12-19 | 1999-09-07 | Nihon Almit Co Ltd | Low-temperature soldering method |
| KR20000067696A (en) * | 1999-04-30 | 2000-11-25 | 김용석 | Apparatus and method for fluxless solder joining of wafer level using laser |
| KR20020060812A (en) * | 2001-01-12 | 2002-07-19 | 주식회사 암트론 | Compositions and Preparation Methods of Solder Alloys for Surface Mount Technology Applications |
| KR20030022704A (en) * | 2001-09-10 | 2003-03-17 | 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드 | Hydorgen fluxless soldering by electron attachment |
-
2004
- 2004-11-22 KR KR1020040095876A patent/KR100572151B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11239866A (en) | 1997-12-19 | 1999-09-07 | Nihon Almit Co Ltd | Low-temperature soldering method |
| KR20000067696A (en) * | 1999-04-30 | 2000-11-25 | 김용석 | Apparatus and method for fluxless solder joining of wafer level using laser |
| KR20020060812A (en) * | 2001-01-12 | 2002-07-19 | 주식회사 암트론 | Compositions and Preparation Methods of Solder Alloys for Surface Mount Technology Applications |
| KR20030022704A (en) * | 2001-09-10 | 2003-03-17 | 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드 | Hydorgen fluxless soldering by electron attachment |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101430673B1 (en) * | 2013-11-05 | 2014-08-19 | 주식회사 케이이씨 | Semiconductor device and die bonding structure thereof |
| US9070561B2 (en) | 2013-11-05 | 2015-06-30 | Kec Corporation | Semiconductor device and die bonding structure thereof |
| CN116598884A (en) * | 2023-07-14 | 2023-08-15 | 中国科学院半导体研究所 | Semiconductor laser and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3899050B2 (en) | Method for forming a lead-free solder alloy on a substrate | |
| TW558821B (en) | Under bump buffer metallurgy structure | |
| US20080136019A1 (en) | Solder Bump/Under Bump Metallurgy Structure for High Temperature Applications | |
| US6848610B2 (en) | Approaches for fluxless soldering | |
| JP2001308129A (en) | Method of forming lead-free bumps | |
| CN1137797C (en) | Nickel alloy film used for reducting the formation of compound between metals in soldering flux | |
| JP4882229B2 (en) | Semiconductor device and manufacturing method thereof | |
| TWI302722B (en) | Ubm pad, solder contact and methods for creating a solder joint | |
| US5985692A (en) | Process for flip-chip bonding a semiconductor die having gold bump electrodes | |
| JP2011023721A (en) | Improvement of solder interconnect by addition of copper | |
| JPH0788679A (en) | Lead-free tin antimony bismuth copper solder | |
| WO2006098454A1 (en) | Submount and method for manufacturing same | |
| CN109755208B (en) | Bonding material, semiconductor device and manufacturing method thereof | |
| JPH0788681A (en) | Lead-free high-temperature tin based multicomponent solder | |
| TWI430377B (en) | Method for inhibiting growth of intermetallic compounds | |
| US7874475B2 (en) | Method for the planar joining of components of semiconductor devices and a diffusion joining structure | |
| JP2005161318A (en) | Electrothermal transmutation module | |
| Pan et al. | Microstructures of phased-in Cr–Cu/Cu/Au bump-limiting metallization and its soldering behavior with high Pb content and eutectic PbSn solders | |
| JP2005032834A (en) | Joining method of semiconductor chip and substrate | |
| US20210035945A1 (en) | Soldering a conductor to an aluminum layer | |
| US6742248B2 (en) | Method of forming a soldered electrical connection | |
| JP2008080392A (en) | Joining body and joining method | |
| JP4890835B2 (en) | Manufacturing method of semiconductor device | |
| KR100572151B1 (en) | Bonding method of a semiconductor chip using sn-in solder system | |
| Hu et al. | A Cu Pillar Bump Bonding Method Using Au-Sn Alloy Cap as the Interconnection Layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100401 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |