KR100560802B1 - Flash memory device having partial copy back mode of operation - Google Patents

Flash memory device having partial copy back mode of operation Download PDF

Info

Publication number
KR100560802B1
KR100560802B1 KR20030087633A KR20030087633A KR100560802B1 KR 100560802 B1 KR100560802 B1 KR 100560802B1 KR 20030087633 A KR20030087633 A KR 20030087633A KR 20030087633 A KR20030087633 A KR 20030087633A KR 100560802 B1 KR100560802 B1 KR 100560802B1
Authority
KR
South Korea
Prior art keywords
page
page buffer
flash memory
memory device
control signal
Prior art date
Application number
KR20030087633A
Other languages
Korean (ko)
Other versions
KR20040093365A (en
Inventor
이진엽
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR1020030027230 priority Critical
Priority to KR20030027230 priority
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority claimed from JP2004113843A external-priority patent/JP4563715B2/en
Publication of KR20040093365A publication Critical patent/KR20040093365A/en
Application granted granted Critical
Publication of KR100560802B1 publication Critical patent/KR100560802B1/en

Links

Images

Abstract

본 발명은 파셜 카피 백 동작 모드를 갖는 낸드 플래시 메모리에 관한 것으로, 단위 페이지들로 이루어지는 셀 어레이와; The present invention relates to a NAND flash memory having a partial copy back mode of operation, the cell array comprised of a page unit; 상기 단위 페이지들에 각각 대응되는 단위 페이지 버퍼들로 이루어지며 데이타를 저장하는 페이지 버퍼와; It is done in units that correspond to the page buffer of the page unit and a page buffer for storing data; 파셜 카피 백 동작시 상기 단위 페이지 버퍼들 중에서 초기화 하고자 하는 하나 또는 그 이상의 단위 페이지 버퍼들을 선택하는 선택회로와; When partial copy back operation and a selection circuit for selecting one or more units of the page buffer to be initialized from among the units of the page buffer; 상기 페이지 버퍼 및 선택회로를 제어하는 신호들을 발생하는 제어장치를 포함하는 것을 특징으로 한다. It characterized in that it comprises a control device for generating a signal for controlling the page buffer and the selection circuit.

Description

파셜 카피 백 동작 모드를 갖는 플래시 메모리 장치{FLASH MEMORY DEVICE HAVING PARTIAL COPY BACK MODE OF OPERATION} Flash memory devices having a partial copy back operation mode {FLASH MEMORY DEVICE HAVING PARTIAL COPY BACK MODE OF OPERATION}

도 1은 일반적인 카피 백 동작을 나타낸 개념도이다. 1 is a conceptual diagram showing a general copy back operation.

도 2는 본 발명에 따른 읽기 동작을 나타낸 개념도이다. 2 is a conceptual diagram showing the read operation according to the present invention.

도 3은 본 발명에 따른 파셜 카피 백 동작을 나타낸 개념도이다. 3 is a conceptual diagram showing a partial copy back operation according to the invention.

도 4는 본 발명에 따른 파셜 카피 백 동작 모드를 갖는 플래시 메모리 장치를 나타낸 블록도이다. Figure 4 is a block diagram showing a flash memory device having a partial copy back mode of operation in accordance with the present invention.

도 5는 도 4의 페이지 버퍼를 나타낸 회로도이다. 5 is a circuit diagram of a page buffer of Figure 4;

도 6은 도 4의 선택회로를 나타낸 회로도이다. 6 is a circuit diagram showing a selection circuit of FIG.

도 7은 도 4의 입력장치를 나타낸 회로도이다. 7 is a circuit diagram showing an input device of FIG.

도 8은 도 7의 제 1 입력버퍼의 출력신호를 설명하기 위한 타이밍도이다. 8 is a timing diagram illustrating an output signal of the first input buffer of FIG.

도 9는 도 7의 제 2 입력버퍼의 출력신호를 설명하기 위한 타이밍도이다. 9 is a timing diagram illustrating an output signal of the second input buffer of FIG.

도 10은 본 발명에 따른 파셜 카피 백 동작을 설명하기 위한 타이밍도이다. 10 is a timing chart for explaining a partial copy back operation according to the invention.

* 도면의 주요 부분에 대한 부호 설명 * * Code Description of the Related Art *

100 : 메모리 컨트롤러 200 : 플래시 메모리 100: 200 memory controller: Flash Memory

210 : 셀 어레이 220 : 페이지 버퍼 210: cell array 220: a page buffer

221, 222, 223, 224 : 단위 페이지 버퍼 221, 222, 223, 224: the page buffer unit

230 : 선택회로 240 : 입력장치 230: a selection circuit 240: The input device

241, 242 : 입력버퍼 243 : 디코더 241 and 242: the input buffer 243: decoder

250 : 페이지 버퍼 컨트롤러 300 : 칼럼 디코더 250: page buffer controller 300: a column decoder

본 발명은 플래시 메모리에 관한 것으로서, 좀 더 상세하게는 파셜 카피 백 동작 모드를 갖는 플래시 메모리 장치에 관한 것이다. The present invention relates to a flash memory, and more particularly, to a flash memory device having a partial copy back mode of operation.

전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치는 이미 기록되어 있는 데이타를 전기적으로 소거하고 새로운 데이타를 프로그램할 수 있다. Electrically erasable and programmable nonvolatile semiconductor memory device and erase the data that has already been recorded as electrically to program the new data. 특히, 낸드 플래시 메모리 장치는 잘 알려진 다른 타입들의 불휘발성 반도체 메모리 장치들 보다 더 높은 집적도를 제공한다. In particular, a NAND flash memory device provides a higher density than the non-volatile semiconductor memory device, other types of well-known.

고집적 대용량에 유용한 낸드 플래시 메모리 장치는 현재 이동통신환경, 셋톱박스 또는 게임기 등에서 널리 사용되고 있으며, 그 응용범위가 점차 증가되고 있는 추세이다. NAND flash memory device is useful for high-density high-capacity mobile communication environment, etc. are widely used set-top box or game console, a trend that is increasing its range of applications. 낸드 플래시 메모리 장치는 기본적으로 읽기, 쓰기(또는 프로그램) 및 소거 동작을 수행할 수 있으며, 새로운 응용에 부합하기 위하여 카피 백(copy back) 기능이 요구된다. NAND flash memory device is basically a read, it is possible to do the write (or program), and erase operations, a copy back (copy back) function in order to comply with the new application is required.

낸드 플래시 메모리 장치에서 카피 백 동작은 소스 페이지에 저장된 데이타를 목표 페이지로 옮기는 것을 말한다. In the NAND flash memory device, the copy back operation refers to the transfer of data stored on the source page to the target page. 즉, 카피 백 동작은 소스 페이지에 저장된 데이타를 페이지 버퍼에 임시로 저장한 다음, 메모리 외부로 읽어 내는 과정 없이 곧바로 목표 페이지에 다시 저장하는 것을 말한다. In other words, the copy back operation refers to the process immediately without reading the data stored on the source page, temporarily stored in the page buffer to the next, an external memory stored back to the target page. 카피 백 기능을 이용하면, 소스 페이지의 데이타를 외부로 독출해 내는 과정과 외부의 데이타를 로딩하는 과정을 생략할 수 있으므로 메모리 시스템의 성능을 크게 향상시킬 수 있다. With the copy back function, can be omitted, the process of loading and the process external to the data that it reads the data from the source page to the outside, so it is possible to greatly improve the performance of the memory system.

한편, 낸드 플래시 메모리 장치는 메모리 구조상 겹쳐쓰기 동작(overwrite mode)을 지원할 수 없다. On the other hand, the NAND flash memory device does not support a write memory operation overlap structure (overwrite mode). 따라서 특정 페이지에 데이타를 저장하기 위해서는 반드시 소거 상태에 있는 페이지를 선택하여야 한다. Therefore, in order to store data on a particular page to be sure to select the page in the erased state. 따라서 이미 데이타가 쓰여져 있는 페이지에 쓰기 동작을 수행하기 위해서는 반드시 소거 동작이 선행되어야 한다. Thus, already in order to perform a write operation to a page that has been written data it must be preceded by an erase operation.

그러나 플래시 메모리 장치의 소거 시간은 일반적으로 수 msec 이므로, 상기와 같이 쓰기 동작 전에 매번 소거 동작을 수행한다면 성능이 저하되는 문제점이 있다. However, the erase time of a flash memory device, because it is generally be msec, there is a problem if performed each time the erase operation before the write operation as described above is degraded. 그러므로 메모리 컨트롤러는 관리하고자 하는 페이지의 데이타를 소거 상태의 특정 어드레스로 카피하여 옮기고 그 원본 데이타가 포함된 영역을 여가 시간에 한꺼번에 블록 단위로 지우게 된다. Therefore, the memory controller has to copy the data from the page to be managed in a specific address of the erased state is transferred to clear the area that contains the original data in units of blocks at once in their spare time.

도 1은 잘 알려진 카피 백 동작을 설명하기 위한 개념도이다. 1 is a conceptual diagram illustrating a well-known copy back operation. 도 1을 참조하면, 플래시 메모리 장치는 메모리 컨트롤러(10)와 플래시 메모리(20)로 구성된다. 1, the flash memory device is a memory controller 10 and flash memory 20. 상기 메모리 컨트롤러(10)는 동작모드에 따라 어드레스 및 제어신호 등을 상기 플래시 메모리(20)에 인가한다. Is applied to the memory controller 10 may address and the flash memory control signal or the like (20) in accordance with the operation mode. 상기 플래시 메모리(20)는 데이타를 저장하는 셀 어레이(21)와 카피 백 동작시 상기 데이타를 임시로 저장하는 페이지 버퍼(22)를 포함한다. The flash memory 20 includes a page buffer 22 for storing the data when the cell array 21 and the copy back operation for storing data temporarily.

상기 셀 어레이(21)는 복수개의 페이지들로 구성된다. The cell array 21 is composed of a plurality of pages. 각각의 페이지는 동일한 워드 라인을 공유하는 셀들로 이루어진다. Each page is composed of cells that share the same word line. 하나의 페이지는 보통 512 바이트이 며, 최근에는 2k 바이트의 대용량 메모리들이 등장하고 있다. One page is typically 512 bayiteuyi said, in recent years has emerged that a large memory of 2k bytes. 상기 페이지는 읽기 및 쓰기 동작의 기본 단위가 된다. The page is the basic unit of read and write operations.

카피 백 동작은 소스 페이지(S)의 데이타를 페이지 버퍼(22)로 읽어 내는 동작과 상기 페이지 버퍼(22)에 저장된 데이타를 목표 페이지(D)에 프로그램하는 동작으로 이루어진다. Copy back operation is performed by operation of the program data stored in the operation and the page buffer 22 to read the data from the source page (S) to the page buffer 22 to the target page (D).

상기 메모리 컨트롤러(10)로부터 카피 커맨드(CMD)와 소스 페이지(S)에 해당하는 어드레스(Addr)가 입력되면, 상기 소스 페이지(S)에 저장된 데이타(Unit k)는 상기 페이지 버퍼(22)에 카피된다. To the memory controller 10. When the address (Addr) corresponding to the copy command (CMD) and the source page (S) received from, the data (Unit k) stored in the source page (S) are the page buffer 22 It is copied. 카피 백 커맨드(CMD)와 목표 페이지(D)에 해당하는 어드레스가 입력되면, 상기 페이지 버퍼(22)에 저장되어 있는 데이타(Unit k)는 상기 목표 페이지(D)에 카피 백 된다. If the address for the copy back command (CMD) and a target page (D) input, a data (Unit k) stored in the page buffer 22 are copied back to the target page (D).

한편, 최근에는 동작 속도를 빠르게 하고 칩 사이즈를 줄이기 위해 읽기 및 쓰기 동작의 기본 단위인 단위 페이지들을 합쳐서 하나의 큰 페이지 단위로 관리하는 연구가 활발히 진행되고 있다. On the other hand, in recent years there has been research to speed up the operation speed and managed as one large combined units of the page, the basic unit is a unit of pages read and write operations to reduce the chip size actively. 즉, 카피 백 동작시, 복수개의 단위 페이지들의 데이타를 동시에 페이지 버퍼에 카피하고, 상기 페이지 버퍼에 저장된 데이타를 동시에 목표 페이지에 카피 백 한다. That is, the copy back operation, the copy data in the page buffer of the plurality of page units at the same time, and copied back to the page buffer to the target page and the data stored at the same time to.

만약 메모리 컨트롤러(10)가 복수 개의 단위 페이지들에 저장된 데이타들( Unit k-3, Unit k-2, Unit k-1, Unit k)을 동시에 관리할 수 있으면, 상기 동작은 큰 문제가 되지 않는다. If the memory controller 10 is the data stored in a plurality of units of pages (Unit k-3, Unit k-2, Unit k-1, Unit k) to be managed at the same time, the operation is not a major problem . 그러나 상기 메모리 컨트롤러(10)가 단위 페이지만을 관리할 수 있다면 상기 동작은 불필요한 단위 페이지의 데이타도 함께 카피 백되는 문제점을 야기한다. However, if the memory controller 10 may manage only the operation unit of page causes a problem in that also the copy back with the data of the unnecessary page unit.

예를 들면, 페이지 버퍼에 저장된 단위 페이지들의 데이타 중에서 일부만을 카피 백 하고자 해도 플래시 메모리 장치의 동작 원리상 동일한 워드 라인을 공유하는 나머지 단위 페이지들의 데이타도 함께 카피 백 된다. For example, if you want to copy back the data from only a portion of the page stored in the page buffer unit data of the other units of the page that shares the same word line the operation principle of the flash memory device is also copied back together.

특히, 근래에 들어와 낸드 플래시 메모리 장치의 한 페이지는 기존의 512 바이트에서 2k 바이트로 대형화되고 있다. In particular, in recent years come to a page of NAND flash memory device can be enlarged to 2k bytes in the conventional 512 bytes. 그러나 기존의 컨트롤러들은 대부분 512 바이트 단위로 데이타를 관리하고 있으므로 상기 문제점들을 현질적으로 직면하게 된다. However, the existing controllers because the management data to the most 512 bytes are faced the above problems with the current quality.

본 발명은 상기한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 단위 페이지 단위로 카피 백 동작을 수행할 수 있는 플래시 메모리를 제공하는 것이다. The present invention is to provide for the above problems, it is an object of the present invention to provide a flash memory which can perform the copy back operation in units of pages.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치는, 소스 및 목표 페이지를 포함하는 페이지들로 구성된 셀 어레이와; The flash memory device according to the present invention for achieving the above-described aspect is provided with a cell array made up of the page that contains the source and target page; 상기 소스 페이지의 데이타를 저장하는 페이지 버퍼와; A page buffer for storing data of the source page; 그리고 파셜 카피 백 동작시, 상기 페이지 버퍼에 저장된 데이타 중에서 초기화하는 데이타를 선택하는 수단을 포함하는 것을 특징으로 한다. And characterized by including a partial When the copy back operation, the means for selecting data from the initialization data stored in the page buffer.

이 실시예에 있어서, 상기 페이지들 각각은 읽기 및 쓰기 동작의 기본 단위인 단위 페이지들로 구분 가능한 것을 특징으로 한다. In this embodiment, the page respectively is characterized in that the possible read and divided into a page unit of the basic unit of a write operation.

이 실시예에 있어서, 상기 페이지 버퍼는 상기 단위 페이지들에 각각 대응되며 초기화의 기본 단위인 단위 페이지 버퍼들로 구분되는 것을 특징으로 한다. In this embodiment, the page buffer is respectively corresponding to the page unit is characterized in that divided into the basic unit of the initialization unit page buffer.

본 발명에 따른 플래시 메모리 장치의 다른 일면은, 단위 페이지들로 이루어지는 셀 어레이와; Another aspect of the flash memory device according to the invention, a cell array comprised of a page unit and; 상기 단위 페이지들에 각각 대응되는 단위 페이지 버퍼들로 이루어지며, 데이타를 저장하는 페이지 버퍼와; It is done in units that correspond to the page buffer of the page unit, and the page buffer to store data; 파셜 카피 백 동작시, 상기 단위 페이지 버퍼들 중에서 초기화 하고자 하는 하나 또는 그 이상의 단위 페이지 버퍼들을 선택하는 선택회로와; When partial copy back operation, the choice of selecting one or more units of the page buffer to be initialized from among the units of the page buffer circuit; 그리고 상기 페이지 버퍼 및 선택회로를 제어하는 신호들을 발생하는 제어장치를 포함하는 것을 특징으로 한다. And it characterized in that it comprises a control device for generating a signal for controlling the page buffer and the selection circuit.

이 실시예에 있어서, 상기 단위 페이지는, 읽기 및 쓰기 동작의 기본 단위인 것을 특징으로 한다. In this embodiment, the page unit is characterized in that the basic unit for read and write operations.

이 실시예에 있어서, 상기 페이지 버퍼는, 데이타를 저장하는 래치와; In this embodiment, a latch for storing the page buffer, the data; 상기 래치를 초기화하는 리셋회로를 포함하는 것을 특징으로 한다. It characterized in that it comprises a reset circuit for initializing the latch.

이 실시예에 있어서, 상기 리셋회로는, 상기 선택회로로부터 출력된 신호에 응답하여 상기 래치를 초기화하는 것을 특징으로 한다. In this embodiment, the reset circuit is characterized in that in response to a signal output from the selection circuit initializing the latch.

이 실시예에 있어서, 상기 리셋회로는, NMOS 트랜지스터로 구성되는 것을 특징으로 한다. In this embodiment, the reset circuit is characterized by consisting of NMOS transistors.

이 실시예에 있어서, 상기 제어장치는, 상기 페이지 버퍼로 입력되는 신호들을 제어하는 페이지 버퍼 컨트롤러와; In this embodiment, the above control apparatus, the page buffer controller for controlling the signal input to the page buffer; 상기 선택회로로 입력되는 신호들을 제어하는 입력장치를 포함하는 것을 특징으로 한다. It characterized in that it comprises an input device for controlling the signal input to the selection circuit.

이 실시예에 있어서, 상기 페이지 버퍼 컨트롤러는, 동작모드에 따라 상기 페이지 버퍼를 초기화하는 제어신호(LAT)를 발생하는 것을 특징으로 한다. In this embodiment, the page buffer to the controller, depending on the mode of operation characterized by generating a control signal (LAT) to initialize the page buffer.

이 실시예에 있어서, 상기 제어신호(LAT)는, 상기 선택회로를 통해 상기 페 이지 버퍼로 공급되는 것을 특징으로 한다. In this embodiment, the control signal (LAT) is characterized in that to be supplied to the page buffer through the selecting circuit.

이 실시예에 있어서, 상기 입력장치는, 제 1 및 제 2 커맨드 신호에 동기 되어 제 1 제어신호(SET)를 발생하는 제 1 입력버퍼와; In this embodiment, as in the first input buffer to the input device, the synchronization with the first and second command signals to generate a first control signal (SET); 상기 제 1 커맨드 신호 후에 입력되는 어드레스를 감지하여 제 2 제어신호(ADDR2)를 발생하는 수단을 포함하는 것을 특징으로 한다. It characterized in that it comprises means for generating a second control signal (ADDR2) detects an address that is input after the first command signal.

이 실시예에 있어서, 제 2 제어신호를 발생하는 수단은, 상기 단위 페이지를 구분하는 칼럼 어드레스를 감지하여 제어신호(ADDR)를 발생하는 제 2 입력버퍼와; In this embodiment, the means for generating a second control signal, and a second input buffer for generating a control signal (ADDR) to detect a column address to distinguish between the units of pages; 상기 제어신호(ADDR)를 디코딩하여 상기 제 2 제어신호(ADDR2)를 발생하는 디코더를 포함하는 것을 특징으로 한다. It characterized in that it comprises a decoder for generating the second control signal (ADDR2) for decoding the control signal (ADDR).

이 실시예에 있어서, 상기 제어신호(ADDR)는, 쓰기 인에이블 신호에 동기 되어 감지되는 것을 특징으로 한다. In this embodiment, the control signal (ADDR) is characterized in that the detection in synchronization with the write enable signal.

본 발명에 따른 플래시 메모리 장치의 또 다른 일면은, 단위 페이지들로 이루어지는 셀 어레이와; Another aspect of the flash memory device according to the invention, a cell array comprised of a page unit and; 상기 단위 페이지들에 각각 대응되는 단위 페이지 버퍼들로 이루어지며, 각각의 단위 페이지 버퍼들은 데이타를 저장하는 래치와 상기 래치를 초기화하는 리셋회로를 포함하는 페이지 버퍼와; And a page buffer including a reset circuit which consists of the units in which each page corresponding to the page buffer unit, each unit of a page buffer are reset the latch and the latch for storing the data; 상기 페이지 버퍼로 입력되는 신호들을 제어하는 페이지 버퍼 컨트롤러와; And the page buffer controller for controlling the signal input to the page buffer; 파셜 카피 백 동작시, 초기화 하고자 하는 하나 또는 그 이상의 단위 페이지 버퍼들을 선택하여, 상기 선택된 단위 페이지 버퍼들의 리셋회로들을 인에이블 하는 선택회로와; By selecting one or more units of the page buffer to the partial copy back operation, to initialize, and a selection circuit for enabling the reset circuit of the selected units of a page buffer; 파셜 카피 백 동작시, 상기 선택회로로 입력되는 신호들을 제어하는 입력장치를 포함하는 것을 특징으로 한다. When partial copy back operation, characterized in that it comprises an input device for controlling the signal input to the selection circuit.

이 실시예에 있어서, 상기 단위 페이지는, 읽기 및 쓰기 동작의 기본 단위인 것을 특징으로 한다. In this embodiment, the page unit is characterized in that the basic unit for read and write operations.

이 실시예에 있어서, 상기 리셋회로는, NMOS 트랜지스터로 구성되는 것을 특징으로 한다. In this embodiment, the reset circuit is characterized by consisting of NMOS transistors.

이 실시예에 있어서, 상기 페이지 버퍼 컨트롤러는, 동작모드에 따라 상기 페이지 버퍼를 초기화하는 제어신호(LAT)를 발생하는 것을 특징으로 한다. In this embodiment, the page buffer to the controller, depending on the mode of operation characterized by generating a control signal (LAT) to initialize the page buffer.

이 실시예에 있어서, 상기 제어신호(LAT)는, 상기 선택회로를 통해 상기 페이지 버퍼로 공급되는 것을 특징으로 한다. In this embodiment, the control signal (LAT) is characterized in that to be supplied to the page buffer through the selecting circuit.

이 실시예에 있어서, 상기 입력장치는, 제 1 및 제 2 커맨드 신호에 동기 되어 제 1 제어신호(SET)를 발생하는 제 1 입력버퍼와; In this embodiment, as in the first input buffer to the input device, the synchronization with the first and second command signals to generate a first control signal (SET); 상기 제 1 커맨드 신호 후에 입력되는 어드레스를 감지하여 제 2 제어신호(ADDR2)를 발생하는 수단을 포함하는 것을 특징으로 한다. It characterized in that it comprises means for generating a second control signal (ADDR2) detects an address that is input after the first command signal.

이 실시예에 있어서, 제 2 제어신호를 발생하는 수단은, 상기 단위 페이지를 구분하는 칼럼 어드레스를 감지하여 제어신호(ADDR)를 발생하는 제 2 입력버퍼와; In this embodiment, the means for generating a second control signal, and a second input buffer for generating a control signal (ADDR) to detect a column address to distinguish between the units of pages; 상기 제어신호(ADDR)를 디코딩하여 상기 제 2 제어신호(ADDR2)를 발생하는 디코더를 포함하는 것을 특징으로 한다. It characterized in that it comprises a decoder for generating the second control signal (ADDR2) for decoding the control signal (ADDR).

이 실시예에 있어서, 상기 제어신호(ADDR)는, 쓰기 인에이블 신호에 동기 되어 감지되는 것을 특징으로 한다. In this embodiment, the control signal (ADDR) is characterized in that the detection in synchronization with the write enable signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. Or less, to to be described in detail enough characters can be easily performed from the invention one of ordinary skill in the art, described with reference to the accompanying drawings the preferred embodiments of the invention do.

도 2는 소스 페이지의 데이타를 페이지 버퍼에 카피하는 것을 나타내는 개념도이다. 2 is a conceptual diagram showing that the copying data of the source page in the page buffer. 도 2를 참조하면, 플래시 메모리 장치는 메모리 컨트롤러(100)와 플래시 메모리(200)로 구성된다. 2, the flash memory device is a memory controller 100 and the flash memory 200. 상기 플래시 메모리(200)는 데이타를 저장하는 셀 어레이(210)와 카피 백 동작시 상기 셀 어레이(210)의 데이타를 임시로 저장하는 페이지 버퍼(220)를 포함한다. The flash memory 200 includes a page buffer 220 for storing the data of the cell array 210 and the copy back operation when the cell array 210 for storing data temporarily.

상기 셀 어레이(210)는 잘 알려진 바와 같이 동일한 워드라인을 공유하는 복수개의 페이지들로 구성된다. The cell array 210 is, as is well known consists of a plurality of pages sharing the same word line. 상기 페이지들 중에는 소스 페이지(S)와 목표 페이지(D)가 포함되어 있다. Some of the pages includes a page source (S) and a target page (D). 한편, 본 발명에서 하나의 페이지는 읽기 및 쓰기 동작의 기본 단위를 이루는 복수개의 단위 페이지들로 구성된다. On the other hand, one of the pages in the present invention includes a plurality of units of pages that make up the basic unit of read and write operations. 도 2에서 하나의 페이지는 4개의 단위 페이지들로 이루어져 있다. Figure is made up of four units of one page of the page in FIG.

상기 페이지 버퍼(220)는 카피 동작시 소스 페이지(S)의 데이타를 임시로 저장한다. And the page buffer 220 stores the data from the source page during the copy operation (S) on a temporary basis. 상기 페이지 버퍼(220)에 저장된 데이타는 카피 백 동작에 의해 목표 페이지(D)에 옮겨진다. Data stored in the page buffer 220 is transferred to a target page (D) by the copy back operation.

상기 메모리 컨트롤러(100)로부터 카피 동작을 명하는 커맨드(CMD0)와 소스 페이지(S)에 해당하는 어드레스(Addr(S))가 인가되면, 상기 소스 페이지(S)에 저장된 데이타(Unit k-3, Unit k-2, Unit k-1, Unit k)는 상기 페이지 버퍼(220)에 카피된다. If the address (Addr (S)) corresponding to the command (CMD0) and the source page (S), which kills the copy operation from the memory controller 100 is applied, data stored in the source page (S) (Unit k-3 , Unit k-2, k-Unit 1, Unit k) is copied to the page buffer 220.

도 3은 페이지 버퍼에 저장된 데이타를 목표 페이지에 카피 백 하는 것을 나타내는 개념도이다. 3 is a conceptual diagram showing that the copy back the data stored in the page buffer to the target page. 본 발명의 핵심은 목표 페이지(D)에 카피 백 하기 전에 상기 페이지 버퍼(220)에 카피된 데이타(Unit k-3, Unit k-2, Unit k-1, Unit k) 중에서 카피 백 하기를 원치 않는 데이타(Unit k-1, Unit k)를 초기화 한 다음에 카피 백이 이루어지는데 있다. The core of the present invention want to copy back out of the data (Unit k-3, Unit k-2, Unit k-1, Unit k) copied to the page buffer 220 prior to back copy the target page (D) that data (k-Unit 1, Unit k) a copy-back to the next initialization is done makin. 그 결과 목표 페이지(D)에는 데이타(Unit k-3, Unit k-2)만 카피 백 되고, 이전 데이타(Unit l-1, Unit l)는 그대로 유지된다. As a result, the target page (D), the data is only copied back (Unit k-3, Unit k-2), the previous data (l-Unit 1, Unit l) is maintained. 따라서 상기 페이지 버퍼(220)에서 카피 백 하고자 하는 데이타와 초기화 하고자 하는 데이타를 선택할 수만 있다면 단위 페이지 별로 카피 백 동작을 수행할 수 있게 된다. Therefore, the copy back operation for each unit of page, if only select the data to be initialized and the data to be copied back from the page buffer 220 is capable of performing.

카피 백 하기를 원하지 않는 데이타를 초기화 한 다음에, 상기 메모리 컨트롤러(100)로부터 카피 백 동작을 명하는 커맨드(CMD1)와 목표 페이지(D)에 해당하는 어드레스(Addr(D))가 입력된다. Initializing the data do not want to copy to the back Next, the address (Addr (D)) corresponding to a command (CMD1), and the target page (D) to a copy-back operation from the memory controller 100 persons are input. 상기 커맨드(CMD1)와 어드레스(Addr(D))는 반복될 수 있으며 반복되는 횟수에 따라 카피 백 되는 단위 페이지의 수가 결정된다. It said command (CMD1), and the address (Addr (D)) may be repeated and the number of units of the page to be copied back is determined according to the number of iterations to be. 상기 카피 백 동작에 의하여 상기 페이지 버퍼(220)에 저장된 데이타(Unit k-3, Unit k-2)는 상기 목표 페이지(D)에 카피 백 된다. By the copy back operation data stored in the page buffer (220) (Unit k-3, Unit k-2) is copied back to the target page (D).

도 4는 본 발명의 가장 바람직한 실시예를 나타내는 플래시 메모리 장치의 블록도이다. Figure 4 is a block diagram of a flash memory device that represents the most preferred embodiment of the present invention. 도 4를 참조하면, 파셜 카피 백 동작을 수행하는 플래시 메모리 장치는 셀 어레이(210), 페이지 버퍼(220), 페이지 버퍼 컨트롤러(250) 외에 파셜 카피 백 동작시 카피 백 하고자 하는 데이타와 초기화 하고자 데이타를 고르는 선택회로(230)와 상기 선택회로(230)에 입력되는 신호들을 제어하는 입력장치(240)를 더 포함한다. 4, the flash memory device to perform a partial copy back operation, the data to initialize the data to be copied back upon partial copy back operation in addition to the cell array 210, a page buffer 220, the page buffer control unit 250 the choosing is selected and a circuit 230 and the input device 240, for controlling signal input to the selection circuit 230 further.

상기 셀 어레이(210)는 복수개의 페이지들로 구성되며, 각각의 페이지는 동일한 워드라인을 공유하며 읽기 및 쓰기 동작의 기본 단위를 이루는 단위 페이지들로 구성된다. The cell array 210 is composed of a plurality of pages, each page share the same word line and is composed of units of pages that make up the basic unit of read and write operations. 예로서, 하나의 페이지는 2k 바이트의 메모리 용량을 가지며, 하나의 단위 페이지는 512 바이트의 메모리 용량을 가진다. By way of example, a single page has a memory capacity of 2k bytes, a page unit has a memory capacity of 512 bytes.

상기 페이지 버퍼(220)는 상기 단위 페이지들에 각각 대응되는 단위 페이지 버퍼들로 이루어진다. The page buffer 220 is made up of units of the page buffer which are respectively corresponding to the unit of page. 하나의 단위 페이지 버퍼(221)는 데이타를 저장하는 래치와 상기 래치를 초기화하는 리셋회로를 포함한다. A page buffer unit 221 includes a reset circuit to reset the latch and the latch to store the data. 상기 페이지 버퍼(220)의 구성 및 동작원리는 후술되는 도 5를 참조하여 설명한다. The configuration and operation principle of the page buffer 220 will be described with reference to FIG. 5 to be described later.

상기 페이지 버퍼 컨트롤러(250)는 상기 페이지 버퍼(220)로 입력되는 신호들(PLOAD, BLSHF, BLSLT)과 상기 선택회로(230)를 통해 상기 페이지 버퍼(220)로 입력되는 신호(LAT)를 제어한다. The page buffer control unit 250 controls the signal (LAT) that is input to the page buffer 220 via the signal s (PLOAD, BLSHF, BLSLT) and the selection circuit 230 is input to the page buffer 220 do. 상기 제어신호들에 대한 타이밍도가 도 10에 도시되어 있다. The timing for the control signal also is shown in FIG. 상기 페이지 버퍼 컨트롤러(250)의 동작 및 상기 제어신호들에 대한 사항은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하므로 생략하기로 한다. Details about the operation and the control signals of the page buffer control unit 250 will be omitted because it apparent to those skilled in the art.

상기 선택회로(230)는 본 발명의 핵심을 이루는 파셜 카피 백 동작시 카피 백 하는 데이타와 초기화 하는 데이타를 선택하는 수단을 제공한다. The selection circuit 230 provides a means for selecting the data to initialize the data to a copy back upon partial copy back operation at the heart of the present invention. 상기 선택회로(230)는 카피 백 하는 데이타를 저장하는 단위 페이지 버퍼와 초기화 하는 데이타를 저장하는 단위 페이지 버퍼에 각각 상응하는 신호들을 제공한다. The selection circuit 230 provides a signal corresponding to each unit to a page buffer for storing data to initialize the unit page buffer for storing data to be copied back. 상기 선택회로(230)의 구성 및 동작원리는 후술되는 도 6을 참조하여 설명한다. The configuration and operation principle of the selection circuit 230 will be described with reference to Figure 6 below.

상기 입력장치(240)는 상기 선택회로(230)와 더불어 본 발명의 핵심을 이루며 파셜 카피 백 동작시 상기 선택회로(230)를 제어하는 신호들을 발생한다. The input unit 240 generates signals for controlling the selection circuit 230 during the partial copy back operation constitutes the core of the present invention, with the selecting circuit 230. 상기 입력장치(240)는 상기 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(Addr), 그리고 제어신호(ctrl)를 입력받아 동작하며, 상기 선택회로(230)로 입력되는 신호들(SET, ADDR2)을 제어하는 기능을 한다. The input device 240 includes a signal input to the command (CMD), address (Addr), and and input received operation control signal (ctrl), the selection circuit 230 from the memory controller (100) (SET, and a function of controlling the ADDR2). 상기 입력장치(240)의 구성 및 동작원리 는 후술되는 도 7을 참조하여 설명한다. The configuration and operation principle of the input device 240 will be described with reference to FIG. 7 to be described later.

도 5는 도 4의 페이지 버퍼에 대한 일실시예를 나타낸 회로도이다. 5 is a circuit diagram showing an embodiment of a page buffer of Figure 4; 도 5에서는 예로서 4개의 단위 페이지 버퍼들만을 도시하였으며, 각각의 단위 페이지 버퍼(221~224)에는 하나의 비트라인에 연결되는 페이지 버퍼만을 도시하였다. In Figure 5, it was shown only four page buffer unit as an example, there is shown only the page buffer, which is connected to one bit line of each unit of a page buffer (221 ~ 224). 그러나, 실제로는 하나의 단위 페이지 버퍼(221)에는 보다 많은 수의 페이지 버퍼들이 존재하며 이들은 모두 동일한 구조를 가진다는 사실은 이 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다. In practice, however, there exist a greater number of one page buffer unit page buffer (221), and they all have the same structure in fact is apparent to those skilled in the art.

상기 단위 페이지 버퍼(221)는 프리차지 수단과, 데이타를 임시로 저장하는 래치와, 비트 라인을 제어하기 위한 제어 트랜지스터와, 그리고 래치의 상태를 초기화 하기 위한 리셋회로를 포함한다. And the page buffer unit 221 includes a reset circuit for initializing the state of the control transistor for controlling a latch to store the precharge means and the data temporarily, the bit line, and a latch. 상기 래치에 임시로 저장되어 있는 데이타는, 상기 프리차지 수단의 게이트에 입력되는 PLOAD 신호가 'L' 인 상태에서 선택신호(Sel0)가 'H' 로 되면 초기화 된다. Data that is temporarily stored in the latch, the precharge selection signal is at the PLOAD signal input to the gate 'L' state of the means (Sel0) is initialized when a 'H'. 상기 래치의 데이타가 초기화 되면 카피 백 동작시 프로그램 되지 않고 이전 데이타가 그대로 유지된다. When the data of the latch initialization copyback program does not operate when the previous data is maintained.

그러나 선택신호(Sel0)가 'L' 이면 리셋회로를 구성하는 NMOS 트랜지스터가 턴-오프 되어 상기 래치에 저장되어 있는 데이타는 그대로 유지된다. However, the selection signal (Sel0) is 'L' is turned and the NMOS transistor constituting the reset circuit is turned off the data stored in the latch is preserved. 그래서 카피 백 동작시 상기 래치에 저장되어 있는 데이타가 목표 페이지에 프로그램 된다. Thus the data stored in the latch during the copy back operation is programmed into the target page.

결과적으로 선택신호(Sel0)에 의해 상기 래치에 저장된 데이타가 유지되는지 아니면 초기화되는지 결정된다. As a result, by the selection signal (Sel0) it is determined that the initialization or if the data remains stored in the latch.

도 6은 도 5의 선택회로에 대한 일실시예를 나타낸 회로도이다. 6 is a circuit diagram showing an embodiment of a selection circuit of FIG. 도 6을 참조하면, 상기 선택회로(230)는 상기 페이지 버퍼 컨트롤러(250)로부터 발생된 제어신 호(LAT) 및 상기 입력장치(240)로부터 발생된 제 1 및 제 2 제어신호(SET, ADDR2)에 응답하여 동작한다. 6, the selection circuit 230 is the page buffer control unit 250 is a control signal (LAT) and generated from the input device 240, first and second control signals (SET, ADDR2 generated from ) operates in response to.

상기 제어신호(LAT)는 동작모드에 따라 상기 페이지 버퍼(220)를 초기화하는 신호이다. It said control signal (LAT) is a signal for initializing the page buffer 220 in accordance with the operation mode. 상기 제어신호(LAT)는 상기 선택회로(230)를 통해 상기 페이지 버퍼(220)로 공급된다. It said control signal (LAT) is supplied to the page buffer 220 via the selection circuit 230.

상기 제 1 제어신호(SET)는 도8에서 보는 바와 같이 제 1 및 제 2 커맨드 신호에 동기 되어 발생된다. The first control signal (SET) is generated in synchronization with the first and second command signals as shown in Fig. 파셜 카피 백 커맨드(CMD1)가 인에이블된 상태에서 프로그램 커맨드(CMD2)가 인에이블되면 상기 제 1 제어신호(SET)가 발생된다. If in the partial copy back command (CMD1) has an enabled state program command (CMD2) is enabled when the first control signal (SET) is generated. 상기 제 2 제어신호(ADDR2)는 후술되는 도 7과 도 9를 참조하여 상세히 설명한다. The second control signal (ADDR2) will be described in detail with reference to Figure 9 and Figure 7 to be described later.

도 6을 참조하면, 디코딩된 제 2 제어신호(ADDR2)는 16개의 입력수단을 가진다. Referring to Figure 6, the decoded second control signal (ADDR2) has an input means 16. 제어신호(LAT)가 디스에이블되고 제 1 제어신호(SET)가 인에이블된 상태에서, ADDR[1:0]=00 이면 nADDR_0[0] 및 nADDR_0[1]이 동시에 인가되어 선택신호(Sel0)는 'L' 가 되고, 나머지 선택신호(Selk; k=1~3)는 'H' 로 된다. Control signal (LAT) is disabled and the first control signal (SET) is the in the enabled state, ADDR: is applied is [1 0] = 00 nADDR_0 [0] and nADDR_0 [1] at the same time, the selection signal (Sel0) It is an 'L', the remaining selection signals (Selk; k = 1 ~ 3) is in 'H'. 동일한 원리에 의해 ADDR[1:0]=01 이면 선택신호(Sel1)만 'L' 가 되고, ADDR[1:0]=10 이면 선택신호(Sel2)만 'L' 가 되고, ADDR[1:0]=11 이면 선택신호(Sel3)만 'L' 가 된다. And the 'L' only [1: 0] = 10, the selection signal (Sel2), ADDR [1: [1: 0] = 01 when the selection signal (Sel1) only, and the 'L', ADDR ADDR by the same principle: 0] = 11 is only the selection signal (Sel3) is an 'L'.

예로서, 단위 페이지 버퍼(223, 224)만을 초기화 하고자 한다면, 선택신호(Sel0, Sel1)는 'L' 가 되도록 하고, 선택신호(Sel2, Sel3)는 'H' 가 되도록 하면 된다. For example, if you want to initialize only the page buffer unit 223 and 224, a selection signal (Sel0, Sel1) and is such that the 'L', the selection signal (Sel2, Sel3) is such that if the 'H'. 'H' 로 선택된 단위 페이지 버퍼는 모두 초기화된다. A page buffer unit is selected as the 'H' are all initialized.

도 7은 도 4의 입력장치에 대한 블록도이다. Figure 7 is a block diagram of an input device of FIG. 도 7을 참조하면, 상기 입력장치(240)는 제 1 및 제 2 커맨드 신호(CMD1, CMD2)에 동기 되어 제 1 제어신호(SET) 를 발생하는 제 1 입력버퍼(241)와, 상기 제 1 커맨드 신호(CMD1) 후에 입력되는 어드레스(Addr(D1))를 감지하여 제어신호(ADDR)를 발생하는 제 2 입력버퍼(242)와, 그리고 상기 제어신호(ADDR)를 디코딩하는 디코더(243)를 포함한다. 7, the input device 240 includes first and second of the first input buffer 241, in synchronization with the command signals (CMD1, CMD2) for generating a first control signal (SET), the first and the command signal a second input buffer 242 for generating an address (Addr (D1)) control signals (ADDR) to sense the input after (CMD1), and a decoder 243 for decoding the control signal (ADDR) It includes.

상기 제 1 제어신호(SET)는 도8에서 보는 바와 같이 제 1 및 제 2 커맨드 신호에 동기 되어 발생된다. The first control signal (SET) is generated in synchronization with the first and second command signals as shown in Fig. 파셜 카피 백 커맨드(CMD1)가 인에이블된 상태에서 프로그램 커맨드(CMD2)가 인에이블되면 상기 제 1 제어신호(SET)가 발생된다. If in the partial copy back command (CMD1) has an enabled state program command (CMD2) is enabled when the first control signal (SET) is generated. 상기 제 1 제어신호는 파셜 카피 백 동작시 상기 선택회로(230)로 공급된다. The first control signal is supplied to the selection circuit 230, when the partial copy back operation.

상기 제어신호(ADDR)는 도 9에서 보는 바와 같이 ALE 신호가 활성화된 상태에서 nWE 신호가 움직이면, 상기 nWE 신호의 상승에 맞추어 목표 페이지의 어드레스들(예를 들면, A 0 ~A 7 , Said control signal (ADDR) is the As shown in FIG. 9, the signal nWE move while the ALE signal is active, the address of the target page in accordance with the rise of the signal nWE (e. G., A 0 ~ A 7, A 8 ~A 16 , A 17 ~A 24 , A 25 ~X, 여기서 X는 high 또는 low가 될 수 있다)이 4 사이클에 걸쳐 순차적으로 발생한다. A 8 ~ A 16, A 17 ~ A 24, A 25 ~ X, wherein X is generated sequentially across the four-cycle can be a high or low). 여기서 상기 ALE, nWE는 상기 메모리 컨트롤러(100)로부터 공급되는 제어신호(ctrl)들이다. Here, the ALE, nWE are the control signal (ctrl) supplied from the memory controller (100).

일반적으로 4 사이클로 입력되는 어드레스인 경우에, 제 1 및 2 사이클은 칼럼 어드레스를 지정해주고, 제 3 및 제 4 사이클은 로우 어드레스를 지정해준다. In general, when the address inputted in four cycles, the first and second cycle haejugo specify the column address, the third and fourth cycles allows specifying a row address. 상기 제 1 및 제 2 사이클에는 메인 영역과 스페어 영역을 지정해주는 컬럼 어드레스와, 단위 페이지를 지정해주는 컬럼 어드레스와, 각각의 비트라인들을 지정해주는 컬럼 어드레스 등에 대한 정보가 저장되어 있다. The first and the second cycle has Stores information on the column address and the column address which that the column address that specifies the main area and the spare area, specifies the page unit, specifies each of the bit lines.

본 발명에서는 실시예로서 상기 제어신호(ADDR)는 제 2 사이클에 해당하는 단위 페이지를 지정해주는 컬럼 어드레스에 따라 결정된다. The present invention, the control signal as in the embodiment (ADDR) is determined by the column address that specifies a unit of page for the second cycle. 한 페이지당 단위 페이 지가 4개인 경우에는 2비트의 어드레스 필요하다. If pages as units per one page, four 2-bit address is needed. 상기 2비트의 어드레스(ADDR[1:0])는 상기 디코더(243)에 입력된다. Address of the two bits (ADDR [1: 0]) is input to the decoder 243. 디코딩된 신호는 상술한 바와 같이 상기 선택회로(230)로 입력된다. The decoded signal is input to the selection circuit 230 as described above.

도 10은 카피 백 동작을 설명하기 위한 타이밍도이다. 10 is a timing diagram illustrating the copy back operation.

도 10을 참조하면, 먼저 소스 페이지(S)의 데이타를 읽는 과정이 선행된다. 10, is followed by first, reading the data from the source page (S). 커맨드 래치 인에이블 신호(Command Latch Enable; CLE)가 인에이블된 상태에서 입출력 라인(IO)을 통해 카피 동작을 명하는 커맨드(CMD0; 00h)가 입력된다. The command latch enable signal (Command Latch Enable; CLE) is a name for the copy operation from the input and output lines (IO) in the enabled status command (CMD0; 00h) is input. 상기 커맨드(CMD0)가 입력된 후 어드레스 래치 인에이블 신호(Address Latch Enable; ALE)가 인에이블된 상태에서 입출력 라인을 통해 상기 소스 페이지(S)에 해당하는 어드레스(Addr(S))가 입력된다. It said command (CMD0) is entered after the address latch enable signal, an address (Addr (S)) corresponding to the (Address Latch Enable ALE) is in the source through the input and output lines in the enabled state page (S) are input . 상기 어드레스(Addr(S))는 상기 소스 페이지의 칼럼 및 로우 어드레스를 지정해준다. The address (Addr (S)) allows specifying the column and row address of the page source. 여기서 CLE, ALE는 상기 메모리 컨트롤러(100)로부터 상기 플래시 메모리(200)로 입력되는 제어신호들(ctrl)이다. The CLE, ALE is a control signal s (ctrl) input to the flash memory 200 from the memory controller 100. 상기 어드레스(Addr(S))의 입력이 모두 끝나면, RnB 신호가 'L' 로 되면서 tR 구간에서 소스 페이지에 있는 데이타가 동시에 페이지 버퍼로 카피된다. The address is complete, all of the input (Addr (S)), the data in the source page in the interval tR is copied at the same time to the page buffer as RnB signal to 'L'.

카피 백 동작을 수행하기 전에 카피 백 하기를 원하지 않는 데이타를 초기화하는 과정이 수행된다. The process of initializing the copy does not want to back data before performing the copy back operation is performed. 상기 ADDR[1:0]=00 이면 Sel0 이 선택되고, ADDR[1:0]=01 이면 Sel1 이 선택되고, ADDR[1:0]=10이면 Sel2 가 선택되고, ADDR[1:0]=11 이면 Sel3 이 선택된다. The ADDR [1: 0] = 00 is Sel0 is selected, ADDR [1: 0] = 01 is Sel1 is selected, ADDR [1: 0] = 10 is Sel2 is selected, ADDR [1: 0] = 11. If the Sel3 is selected. 도 10을 참조하면 선택된 신호(Seln)는 'L' 를 유지하여 래치의 데이타를 카피된 상태로 유지하고, 비선택된 신호(Seli)는 펄스를 띄워 래치의 데이타를 초기화한다. Referring to Figure 10 the signal (Seln) selected should maintain a 'L' to maintain the data in latch to the copied state, and the non-selected signal (Seli) is floated initialize the data of the latch pulse.

예를 들어, 상기 페이지 버퍼(220)에 카피된 단위 페이지 버퍼의 데이타 중에서 Unit k-3 과 Unit k-2 만 카피 백 하려면, Sel0 (ADDR[1:0]=00) 과 Sel1 (ADDR[1:0]=01)을 각각 'L' 로 하고, Sel2 (ADDR[1:0]=10) 와 Sel3 (ADDR[1:0]=11)을 'H' 로 하여 래치를 초기화 한 다음에 카피 백 동작을 행하면 된다. For example, among the data of the unit of a page buffer copy in the page buffer (220) Unit k-3 and Unit k-2 million copies to back, Sel0 (ADDR [1: 0] = 00) and Sel1 (ADDR [1 : 0] = 01), respectively, and a 'L', Sel2 (ADDR [1: 0] = 10) and Sel3 (ADDR [1: 0] = 11) for initializing the latches to 'H', and then copied into the It is performed in the back motion.

계속해서 도 10을 참조하면, 커맨드 래치 인에이블 신호(Command Latch Enable; CLE)가 인에이블된 상태에서 입출력 라인(IO)을 통해 카피 백 동작을 명하는 커맨드(CMD1; 8Ah)가 입력된다. Next referring to Figure 10, a command latch enable signal (Command Latch Enable; CLE) is in the enabled state command for the copy back operation command through the input and output lines (IO) (CMD1; 8Ah) is input. 상기 커맨드(CMD1)가 입력된 후 어드레스 래치 인에이블 신호(Address Latch Enable; ALE)가 인에이블된 상태에서 입출력 라인을 통해 상기 단위 목표 페이지(D1)에 해당하는 어드레스(Addr(D1))가 입력된다. Said command (CMD1) is entered after the address latch enable signal, an address (Addr (D1)) corresponding to the (Address Latch Enable ALE) is in the unit of the target through the input and output lines in the enabled state page (D1) is input do. 상기 어드레스(Addr(D1))는 상기 단위 목표 페이지의 칼럼 및 로우 어드레스를 지정해준다. The address (Addr (D1)) allows specifying the column and row address of the page unit target.

도 10에서 보는 바와 같이 4 사이클로 입력되는 어드레스인 경우에 앞에서부터 제 1 및 2 사이클은 칼럼 어드레스를 지정해주고, 제 3 및 제 4 사이클은 로우 어드레스를 지정해준다. The first and second cycle from the beginning when the address inputted in four cycles, as shown in Figure 10 is haejugo specify the column address, the third and fourth cycles allows specifying a row address. 상기 제 1 및 제 2 사이클에는 메인 영역과 스페어 영역을 지정해주는 컬럼 어드레스, 단위 페이지를 지정해주는 컬럼 어드레스, 각각의 비트라인들을 지정해주는 컬럼 어드레스 등에 대한 정보가 저장되어 있다. The first and the second cycle has Stores information on the column address, the column address that specifies each of the bit lines, which specifies the column address, page unit that specifies the main area and the spare area.

단위 목표 페이지(D1)에 대한 어드레스 입력이 모두 끝난 뒤에는, 다시 카피 백 커맨드(CMD1)와 단위 목표 페이지(D2)에 해당하는 어드레스(Addr(D2))가 입력된다. After all of the address input to the unit of the target page (D1) is over, is input, the address (Addr (D2)) that corresponds to the re-copy back command (CMD1), and the unit target page (D2). 카피 백 커맨드(CMD1)과 단위 목표 페이지(D1, D2)에 해당하는 어드레스(Addr(D1), Addr(D2))를 반복해서 입력한 후 프로그램 커맨드(CMD2)가 입 력된다. Copy back command (CMD1), and the unit target page an address (Addr (D1), Addr (D2)) Type repeatedly program command (CMD2) corresponding to the (D1, D2) is, type. 그 결과 RnB 신호가 'L' 인 tPROG 구간에서 페이지 버퍼에 있는 데이타가 동시에 목표 페이지에 프로그램 된다. As a result, the signal RnB the data in the page buffer in the tPROG interval 'L' at the same time is programmed into the target page.

다만, 카피 동작시 인가된 소스 페이지에 해당하는 어드레스에는 단위 페이지를 구분하는 컬럼 어드레스를 돈케어(don't care) 처리하여 페이지 전체를 한번에 카피한다. However, the address corresponding to the authorized copy operation when the source page are to copy the entire page to a column address to identify the page processing unit money care (do not care) at a time. 그러나 카피 백 동작시 인가된 목표 페이지에 해당하는 어드레스에는 단위 페이지를 구분하는 칼럼 어드레스를 받아들여 카피 백 하고자 하는 단위 페이지와 그렇지 않은 단위 페이지를 구분한다. However, when the copy back operation is to separate the desired page addresses is otherwise the unit to be copied back to accept a column address to distinguish between the units page for the page paged.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. On the other hand, the invention has been shown and described with respect to specific embodiments, various modifications are possible within the limits that do not depart from the scope of the invention. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다. While the invention will be defined by the appended claims and equivalents of the invention as well as the claims below should not jeonghaejyeoseo limited to the embodiments described above ones.

본 발명에 의하면, 카피 백 동작시 단위 페이지 별로 카피 백 동작이 가능해진다. According to the present invention, it is possible to copy back operation by the operation unit when the copy back page. 따라서 본 발명에 따른 플래시 메모리 장치를 이용하여 파셜 카피 백 동작을 수행하면, 단위 페이지에 이용하던 기존의 메모리 컨트롤러를 변경하지 않고도 하나의 큰 페이지를 단위 페이지 별로 관리할 수 있게 된다. Therefore, it is possible by using a flash memory device according to the present invention can manage a partial copy back operation when, for each one page of the large page unit without having to change the existing memory controller was used for the unit of page performed.

Claims (22)

  1. 카피 백 하고자 하는 데이타가 저장되어 있는 소스 페이지와, 상기 소스 페이지에 저장되어 있는 데이타가 프로그램될 목표 페이지를 포함하는 셀 어레이와; And copying the source page is a data storage to back, and the cell array by the data stored in the source page including the target page to be programmed;
    상기 소스 페이지에 저장되어 있는 데이타를 읽어들여 임시 저장하고, 상기 임시 저장된 데이터를 상기 목표 페이지로 프로그램 하는 페이지 버퍼; A page buffer to store temporarily the read data stored in the source page, and programming the temporarily stored data to the target page; 그리고 And
    파셜 카피 백 동작시, 상기 페이지 버퍼에 저장된 데이타 중에서 카피 백 하고자 하는 데이타와 초기화 하고자 데이타를 고르는 선택 수단을 포함하는 것을 특징으로 하는 플래시 메모리 장치. Partial copy back operation, the flash memory device comprises a selection means pick the data to initialize the data to be copied back from the data stored in the page buffer.
  2. 제 1 항에 있어서, According to claim 1,
    상기 페이지들 각각은, 읽기 및 쓰기 동작의 기본 단위인 단위 페이지들로 구분 가능한 것을 특징으로 하는 플래시 메모리 장치. Each of the page, the flash memory device, characterized in that it is possible to read and divided into a page unit of the basic unit of a write operation.
  3. 제 2 항에 있어서, 3. The method of claim 2,
    상기 페이지 버퍼는, 상기 단위 페이지들에 각각 대응되며 초기화의 기본 단위인 단위 페이지 버퍼들로 구분되는 것을 특징으로 하는 플래시 메모리 장치. Said page buffer, and each corresponding to the unit of page, the flash memory device characterized in that is divided into the basic unit of the initialization unit page buffer.
  4. 단위 페이지들로 이루어지는 셀 어레이와; Cell array comprised of a page unit and;
    상기 단위 페이지들에 각각 대응되는 단위 페이지 버퍼들로 이루어지며, 데이타를 저장하는 페이지 버퍼와; It is done in units that correspond to the page buffer of the page unit, and the page buffer to store data;
    파셜 카피 백 동작시, 상기 단위 페이지 버퍼들 중에서 초기화 하고자 하는 하나 또는 그 이상의 단위 페이지 버퍼들을 선택하는 선택회로와; When partial copy back operation, the choice of selecting one or more units of the page buffer to be initialized from among the units of the page buffer circuit; 그리고 And
    상기 페이지 버퍼 및 선택회로를 제어하는 신호들을 발생하는 제어장치를 포함하는 것을 특징으로 하는 플래시 메모리 장치. Flash memory device comprising: a control device that generates signals to control the page buffer and the selection circuit.
  5. 제 4 항에 있어서, 5. The method of claim 4,
    상기 단위 페이지는, 읽기 및 쓰기 동작의 기본 단위인 것을 특징으로 하는 플래시 메모리 장치. Flash memory device of the unit of page, characterized in that the basic unit for read and write operations.
  6. 제 4 항에 있어서, 5. The method of claim 4,
    상기 페이지 버퍼는, 데이타를 저장하는 래치와; And a latch for storing the page buffer, the data;
    상기 래치를 초기화하는 리셋회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치. The flash memory device comprises a reset circuit for initializing the latch.
  7. 제 6 항에 있어서, 7. The method of claim 6,
    상기 리셋회로는, 상기 선택회로로부터 출력된 신호에 응답하여 상기 래치를 초기화하는 것을 특징으로 하는 플래시 메모리 장치. It said reset circuit includes a flash memory device, characterized in that in response to a signal output from the selection circuit initializing the latch.
  8. 제 6 항에 있어서, 7. The method of claim 6,
    상기 리셋회로는, NMOS 트랜지스터로 구성되는 것을 특징으로 하는 플래시 메모리 장치. Flash memory device, characterized in that the reset circuit, composed of a NMOS transistor.
  9. 제 4 항에 있어서, 5. The method of claim 4,
    상기 제어장치는, 상기 페이지 버퍼로 입력되는 신호들을 제어하는 페이지 버퍼 컨트롤러와; And the control apparatus, the page buffer controller for controlling the signal input to the page buffer;
    상기 선택회로로 입력되는 신호들을 제어하는 입력장치를 포함하는 것을 특징으로 하는 플래시 메모리 장치. Flash memory device comprising the input device, for controlling signal input to the selection circuit.
  10. 제 9 항에 있어서, 10. The method of claim 9,
    상기 페이지 버퍼 컨트롤러는, 동작모드에 따라 상기 페이지 버퍼를 초기화하는 제어신호(LAT)를 발생하는 것을 특징으로 하는 플래시 메모리 장치. The page buffer to the controller, the flash memory device in accordance with the operation mode, characterized in that for generating a control signal (LAT) to initialize the page buffer.
  11. 제 10 항에 있어서, 11. The method of claim 10,
    상기 제어신호(LAT)는, 상기 선택회로를 통해 상기 페이지 버퍼로 공급되는 것을 특징으로 하는 플래시 메모리 장치. It said control signal (LAT), the flash memory device, characterized in that to be supplied to the page buffer through the selecting circuit.
  12. 제 9 항에 있어서, 10. The method of claim 9,
    상기 입력장치는, 제 1 및 제 2 커맨드 신호에 동기 되어 제 1 제어신호(SET)를 발생하는 제 1 입력버퍼와; A first input buffer for the input apparatus, the synchronization with the first and second command signals to generate a first control signal (SET) and;
    상기 제 1 커맨드 신호 후에 입력되는 어드레스를 감지하여 제 2 제어신호(ADDR2)를 발생하는 수단을 포함하는 것을 특징으로 하는 플래시 메모리 장치. Flash memory device comprising: means for generating a second control signal (ADDR2) detects an address that is input after the first command signal.
  13. 제 12 항에 있어서, 13. The method of claim 12,
    제 2 제어신호를 발생하는 수단은, 상기 단위 페이지를 구분하는 칼럼 어드레스를 감지하여 제어신호(ADDR)를 발생하는 제 2 입력버퍼와; Means for generating a second control signal, and the second input buffer to detect a column address to distinguish between the units of the page and generating a control signal (ADDR);
    상기 제어신호(ADDR)를 디코딩하여 상기 제 2 제어신호(ADDR2)를 발생하는 디코더를 포함하는 것을 특징으로 하는 플래시 메모리 장치. Flash memory device comprising a decoder for generating the second control signal (ADDR2) for decoding the control signal (ADDR).
  14. 제 13 항에 있어서, 14. The method of claim 13,
    상기 제어신호(ADDR)는, 쓰기 인에이블 신호에 동기 되어 감지되는 것을 특징으로 하는 플래시 메모리 장치. It said control signal (ADDR), the flash memory device characterized in that the detection in synchronization with the write enable signal.
  15. 단위 페이지들로 이루어지는 셀 어레이와; Cell array comprised of a page unit and;
    상기 단위 페이지들에 각각 대응되는 단위 페이지 버퍼들로 이루어지며, 각각의 단위 페이지 버퍼들은 데이타를 저장하는 래치와 상기 래치를 초기화하는 리셋회로를 포함하는 페이지 버퍼와; And a page buffer including a reset circuit which consists of the units in which each page corresponding to the page buffer unit, each unit of a page buffer are reset the latch and the latch for storing the data;
    상기 페이지 버퍼로 입력되는 신호들을 제어하는 페이지 버퍼 컨트롤러와; And the page buffer controller for controlling the signal input to the page buffer;
    파셜 카피 백 동작시, 초기화 하고자 하는 하나 또는 그 이상의 단위 페이지 버퍼들을 선택하여, 상기 선택된 단위 페이지 버퍼들의 리셋회로들을 인에이블 하는 선택회로와; By selecting one or more units of the page buffer to the partial copy back operation, to initialize, and a selection circuit for enabling the reset circuit of the selected units of a page buffer;
    파셜 카피 백 동작시, 상기 선택회로로 입력되는 신호들을 제어하는 입력장 치를 포함하는 것을 특징으로 하는 플래시 메모리 장치. When partial copy back operation, the flash memory device characterized in that it comprises the input value field for controlling signal input to the selection circuit.
  16. 제 15 항에 있어서, 16. The method of claim 15,
    상기 단위 페이지는, 읽기 및 쓰기 동작의 기본 단위인 것을 특징으로 하는 플래시 메모리 장치. Flash memory device of the unit of page, characterized in that the basic unit for read and write operations.
  17. 제 15 항에 있어서, 16. The method of claim 15,
    상기 리셋회로는, NMOS 트랜지스터로 구성되는 것을 특징으로 하는 플래시 메모리 장치. Flash memory device, characterized in that the reset circuit, composed of a NMOS transistor.
  18. 제 15 항에 있어서, 16. The method of claim 15,
    상기 페이지 버퍼 컨트롤러는, 동작모드에 따라 상기 페이지 버퍼를 초기화하는 제어신호(LAT)를 발생하는 것을 특징으로 하는 플래시 메모리 장치. The page buffer to the controller, the flash memory device in accordance with the operation mode, characterized in that for generating a control signal (LAT) to initialize the page buffer.
  19. 제 18 항에 있어서, 19. The method of claim 18,
    상기 제어신호(LAT)는, 상기 선택회로를 통해 상기 페이지 버퍼로 공급되는 것을 특징으로 하는 플래시 메모리 장치. It said control signal (LAT), the flash memory device, characterized in that to be supplied to the page buffer through the selecting circuit.
  20. 제 15 항에 있어서, 16. The method of claim 15,
    상기 입력장치는, 제 1 및 제 2 커맨드 신호에 동기 되어 제 1 제어신호(SET)를 발생하는 제 1 입력버퍼와; A first input buffer for the input apparatus, the synchronization with the first and second command signals to generate a first control signal (SET) and;
    상기 제 1 커맨드 신호 후에 입력되는 어드레스를 감지하여 제 2 제어신호(ADDR2)를 발생하는 수단을 포함하는 것을 특징으로 하는 플래시 메모리 장치. Flash memory device comprising: means for generating a second control signal (ADDR2) detects an address that is input after the first command signal.
  21. 제 20 항에 있어서, 21. The method of claim 20,
    제 2 제어신호를 발생하는 수단은, 상기 단위 페이지를 구분하는 칼럼 어드레스를 감지하여 제어신호(ADDR)를 발생하는 제 2 입력버퍼와; Means for generating a second control signal, and the second input buffer to detect a column address to distinguish between the units of the page and generating a control signal (ADDR);
    상기 제어신호(ADDR)를 디코딩하여 상기 제 2 제어신호(ADDR2)를 발생하는 디코더를 포함하는 것을 특징으로 하는 플래시 메모리 장치. Flash memory device comprising a decoder for generating the second control signal (ADDR2) for decoding the control signal (ADDR).
  22. 제 21 항에 있어서, 22. The method of claim 21,
    상기 제어신호(ADDR)는, 쓰기 인에이블 신호에 동기 되어 감지되는 것을 특징으로 하는 플래시 메모리 장치. It said control signal (ADDR), the flash memory device characterized in that the detection in synchronization with the write enable signal.
KR20030087633A 2003-04-29 2003-12-04 Flash memory device having partial copy back mode of operation KR100560802B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030027230 2003-04-29
KR20030027230 2003-04-29

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004113843A JP4563715B2 (en) 2003-04-29 2004-04-08 Flash memory device having partial copyback operation mode
US10/830,940 US7203791B2 (en) 2003-04-29 2004-04-22 Flash memory device with partial copy-back mode

Publications (2)

Publication Number Publication Date
KR20040093365A KR20040093365A (en) 2004-11-05
KR100560802B1 true KR100560802B1 (en) 2006-03-13

Family

ID=37373461

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20030087633A KR100560802B1 (en) 2003-04-29 2003-12-04 Flash memory device having partial copy back mode of operation

Country Status (1)

Country Link
KR (1) KR100560802B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8923051B2 (en) 2011-03-30 2014-12-30 SK Hynix Inc. Semiconductor memory apparatus and method for driving the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100669352B1 (en) 2005-09-07 2007-01-16 삼성전자주식회사 Nand flash memory device performing error detection and data reloading operation during copy back program operation
KR100693250B1 (en) * 2005-12-28 2007-03-05 삼성전자주식회사 Page buffer and reading method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8923051B2 (en) 2011-03-30 2014-12-30 SK Hynix Inc. Semiconductor memory apparatus and method for driving the same

Also Published As

Publication number Publication date
KR20040093365A (en) 2004-11-05

Similar Documents

Publication Publication Date Title
JP4744765B2 (en) Simultaneous operation of multiple banks of flash memory
US6775185B2 (en) Nonvolatile semiconductor memory
US6266273B1 (en) Method and structure for reliable data copy operation for non-volatile memories
US8194450B2 (en) Methods and control circuitry for programming memory cells
US6735116B2 (en) NAND-type flash memory device with multi-page program, multi-page read, multi-block erase operations
KR100626371B1 (en) Non-volatile memory device performing cache read operation, memory system including the same, and cache read method
EP1158533B1 (en) Eeprom array with flash-like core
US7679965B2 (en) Flash memory with improved programming precision
EP1131700B1 (en) A microcontroller with extended internal data memory
EP1864289B1 (en) Use of data latches in cache operations of non-volatile memories
JP5052784B2 (en) Multi-plane flash memory device and method for controlling program operation and read operation thereof
US7436705B2 (en) Multiple level cell memory device with single bit per cell, re-mappable memory block
US7684238B2 (en) Methods of programming multi-bit flash memory devices and related devices
JP5579621B2 (en) Nonvolatile memory device having configurable page size
JP3703951B2 (en) Nonvolatile semiconductor memory device
US20120039123A1 (en) Multiple level programming in a non-volatile memory device
DE69828564T2 (en) Combined non-volatile program / data storage for simultaneous reading of programs and writing of data
US6836434B2 (en) Mode selection in a flash memory device
CN100458674C (en) Flash EEPROM system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
US6016270A (en) Flash memory architecture that utilizes a time-shared address bus scheme and separate memory cell access paths for simultaneous read/write operations
US6125055A (en) Sector write protect CAMS for a simultaneous operation flash memory
US6717857B2 (en) Non-volatile semiconductor memory device with cache function and program, read, and page copy-back operations thereof
JP3229345B2 (en) Non-volatile memory ic
US20070285980A1 (en) Semiconductor memory device
JP2004071066A (en) Semiconductor storage device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 13