KR100552656B1 - Data input buffer of semiconductor device - Google Patents

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KR100552656B1 KR1020040060365A KR20040060365A KR100552656B1 KR 100552656 B1 KR100552656 B1 KR 100552656B1 KR 1020040060365 A KR1020040060365 A KR 1020040060365A KR 20040060365 A KR20040060365 A KR 20040060365A KR 100552656 B1 KR100552656 B1 KR 100552656B1
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Abstract

본 발명은 반도체 장치의 입력버퍼에 의해 전달되는 신호의 셋업 및 홀드 타이밍을 조절할 수 있는 반도체 장치의 데이터 입력버퍼를 제공하기 위한 것으로, 이를 위해 본 발명은 입력데이터를 입력받아 전달하기 위한 입력수단; 상기 입력수단에 의해 전달된 데이터를 출력단으로 전달하기 위한 제1 전달버퍼; 상기 제1 전달버퍼와 병렬로 접속되며, 제어신호에 응답하여 상기 입력수단에 의해 전달된 데이터를 상기 출력단으로 전달하기 위한 제2 전달버퍼; 및 상기 제어신호를 출력하기 위한 제어부를 구비하는 반도체 장치의 입력버퍼를 제공한다.The present invention is to provide a data input buffer of the semiconductor device that can adjust the setup and hold timing of the signal transmitted by the input buffer of the semiconductor device, the present invention comprises: input means for receiving and transmitting input data; A first transfer buffer for transferring data transmitted by the input means to an output terminal; A second transfer buffer connected in parallel with the first transfer buffer, and configured to transfer data transmitted by the input means to the output terminal in response to a control signal; And a control unit for outputting the control signal.

반도체, 데이터, 입력버퍼, 타이밍, 클럭.Semiconductor, data, input buffer, timing, clock.

Description

반도체 장치의 데이터 입력버퍼{DATA INPUT BUFFER OF SEMICONDUCTOR DEVICE} DATA INPUT BUFFER OF SEMICONDUCTOR DEVICE}             

도1은 종래기술에 의한 반도체 장치의 데이터 입력부를 나타내는 블럭구성도.1 is a block diagram showing a data input unit of a semiconductor device according to the prior art;

도2는 도1에 도시된 입력버퍼부를 나타내는 회로도.FIG. 2 is a circuit diagram showing an input buffer section shown in FIG.

도3은 본 발명에 따른 반도체 장치의 데이터 입력부를 나타내는 블럭구성도.3 is a block diagram showing a data input unit of a semiconductor device according to the present invention;

도4는 도3에 도시된 입력버퍼부의 제1 실시예를 나타내는 회로도.FIG. 4 is a circuit diagram showing a first embodiment of the input buffer portion shown in FIG.

도5는 도3에 도시된 입력버퍼부의 제2 실시예를 나타내는 회로도.FIG. 5 is a circuit diagram showing a second embodiment of the input buffer portion shown in FIG.

도6은 도3에 도시된 입력버퍼부의 제3 실시예를 나타내는 회로도.FIG. 6 is a circuit diagram showing a third embodiment of the input buffer portion shown in FIG.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

MP1 ~ MP12 : 피모스트랜지스터MP1 ~ MP12: Pymotransistor

MN1 ~ MN14 : 앤모스트랜지스터MN1 ~ MN14: NMOS Transistor

I1 ~ I4 : 인버터I1 ~ I4: Inverter

f1, f2 : 퓨즈f1, f2: fuse

본 발명은 반도체 집적회로에 관한 것으로, 특히 데이터가 입력되는 입력버퍼에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly, to an input buffer into which data is input.

도1은 종래기술에 의한 반도체 장치의 데이터 입력버퍼부를 나타내는 블럭구성도이다.1 is a block diagram showing a data input buffer portion of a semiconductor device according to the prior art.

도1을 참조하여 살펴보면, 종래기술에 의한 반도체 장치의 데이터 입력부는 인에이블신호(EN)에 응답하여 활성화되어 입력데이터(in)를 기준신호(VREF)와 비교하여 입력받는 입력버퍼부(10)와, 입력버퍼(10)에 의해 전달된 신호를 소정시간 지연하는 타이밍지연부(20)와, 타이밍지연부(20)에 의해 지연된 데이터신호를 클럭신호(clk)에 동기시켜 전달하는 클럭동기부를 구비한다.Referring to FIG. 1, the data input unit 10 of the semiconductor device according to the related art is activated in response to the enable signal EN and receives the input data in comparison with the reference signal VREF. And a timing delay unit 20 for delaying the signal transmitted by the input buffer 10 by a predetermined time, and a clock synchronization unit for transmitting the data signal delayed by the timing delay unit 20 in synchronization with the clock signal clk. Equipped.

도2는 도1에 도시된 입력버퍼부(10)를 나타내는 회로도이다.FIG. 2 is a circuit diagram illustrating the input buffer unit 10 shown in FIG. 1.

도2를 참조하여 살펴보면, 입력버퍼부(10)는 입력데이터(in)를 기준신호(EN)에 비교한 후에 증폭하여 전달하는 차동증폭기로 구성된 입력버퍼(11)와, 입력버퍼(11)에 의해 전달된 신호를 반전하여 출력하는 인버터로 구성된 전달버퍼(12)를 구비한다.Referring to FIG. 2, the input buffer unit 10 includes an input buffer 11 including a differential amplifier for amplifying and transferring the input data in after comparing the input data in to the reference signal EN, and the input buffer 11. It is provided with a transfer buffer 12 composed of an inverter for inverting the signal transmitted by the output.

입력버퍼(11)는 기준신호(VREF)와 입력신호(in)를 게이트로 각각 입력받는 앤모스트랜지스터(MN1,MN2)와, 인에이블신호(EN)를 게이트로 입력받으며 일측이 앤모스트랜지스터(MN1,MN2)의 일측에 공통으로 연결되고, 타측이 접지전원(VSS)에 연 결된 앤모스트랜지스터와, 전원전압(VDD)과 앤모스트랜지스터(MN1)의 타측을 연결하며 게이트가 앤모스트랜지스터(MN1)의 타측에 다이오드 접속된 피모스트랜지스터(MP1)와, 전원전압(VDD)과 앤모스트랜지스터(MN2)의 타측을 연결하며 피모스트랜지스터(MP1)와 전류미러를 형성하는 피모스트랜지스터(MP2)를 구비한다.The input buffer 11 receives the NMOS transistors MN1 and MN2 that receive the reference signal VREF and the input signal in as the gates, and the enable signal EN as a gate, and one side receives the NMOS transistors. Commonly connected to one side of MN1 and MN2, the other side connects the ANMOS transistor connected to the ground power source (VSS), the other side of the power voltage VDD and the ANMOS transistor (MN1), and the gate is connected to the ANMO transistor (MN1). PMO transistor MP1 connected to the other side of MN1) with diode connected PMO transistor MP1 and power supply voltage VDD and other MOS transistor MN2, and PMO transistor MP1 forming a current mirror with PMO transistor MP2. ).

이하에서는 전술한 입력버퍼부의 동작에 대하여 살펴본다.Hereinafter, the operation of the above-described input buffer unit will be described.

반도체 메모리 장치는 외부에서 입력된 입력데이터(in)를 입력받아 버퍼링한 다음 내부회로 전달하는 입력버퍼부가 신호입력단에 구비되어 있다. The semiconductor memory device includes an input buffer unit at a signal input terminal for receiving and buffering input data (in) input from the outside and then transferring the internal circuit.

입력버퍼부의 첫번째 단인 입력버퍼(11)는 기준신호(VREF)와 입력데이터(in)를 비교하고, 비교한 값에 응답하여 증폭한 다음 전달버퍼(12)로 전달하게 된다.The input buffer 11, which is the first stage of the input buffer unit, compares the reference signal VREF with the input data in, amplifies in response to the compared value, and then transfers the result to the transfer buffer 12.

입력버퍼에 구비된 차동증폭기는 입력신호를 기준신호(VREF)와 비교하여 비교적 빠른 시간에 데이터를 전달하지만, 트랜지스터의 제작 특성에 따라 데이터를 전달하는 시간에는 많은 변화를 가진다.The differential amplifier provided in the input buffer transfers the data in a relatively fast time compared to the reference signal VREF, but has a lot of changes in the time to transfer the data according to the manufacturing characteristics of the transistor.

전달버퍼(12)에서 출력된 신호는 타이밍지연부(20)에서 소정시간 지연된 이후 클럭동기부(30)로 전달된다.The signal output from the transfer buffer 12 is transferred to the clock synchronization unit 30 after a predetermined time delay from the timing delay unit 20.

클럭동기부(30)는 타이밍지연부(20)에서 출력되는 신호를 클럭신호(clk)에 동기시켜 데이터신호를 출력하게 되며, 클럭동기부(30)에 입력되는 신호의 타이밍에 따라 클럭동기부(30)의 셋업 및 홀드 타임 특성이 결정된다.The clock synchronization unit 30 outputs a data signal by synchronizing the signal output from the timing delay unit 20 with the clock signal clk, and according to the timing of the signal input to the clock synchronization unit 30, the clock synchronization unit The setup and hold time characteristics of 30 are determined.

한편, 클럭동기부(30)에 입력되는 신호의 타이밍은 결국 입력버퍼(10)에서 데이터를 전달하는 시간에 의존하게 되는데, 입력버퍼(10)에 구비된 차동증폭기는 구비된 모스트랜지스터의 제조 특성에 따라 그 동작 특성의 변화가 매우 심한 변이 다.On the other hand, the timing of the signal input to the clock synchronization unit 30 will depend on the time to transfer the data in the input buffer 10, the differential amplifier provided in the input buffer 10, the manufacturing characteristics of the morph transistor As a result, the change in its operating characteristics is very severe.

따라서 제조특성에 따라 클럭동기부에 입력되는 신호의 셋업 및 홀드 타임의 특성이 크게 변화하게 되는 것이다. Therefore, the characteristics of the setup and hold time of the signal input to the clock synchronization unit are greatly changed according to the manufacturing characteristics.

상대적으로 느린 주파수로 동작하는 반도체 장치에서는 타이밍지연부에서 지연시키는 시간으로 어느정도 클럭동기부에 입력되는 신호의 셋업 및 홀드 타임의 조절이 가능했지만, 저전력 고주파수로 동작하는 반도체 장치에서는 더 이상 단순히 타이밍지연부에서 일괄적으로 신호를 지연시키는 것으로는 클럭동기부(30)에 입력되는 신호의 셋업 및 홀드의 타이밍 특성을 조절할 수 없게 되었다.In a semiconductor device operating at a relatively slow frequency, the timing delay unit delayed the setup and hold time of a signal input to the clock synchronization unit to some extent. However, in a semiconductor device operating at a low power high frequency, the timing delay is no longer simple. By collectively delaying the signals, the timing characteristics of the setup and hold of the signal input to the clock synchronization unit 30 cannot be adjusted.

반도체 장치가 제조된 상태에 따라, 클럭동기부에 입력되는 신호의 셋업 및 홀드 타이밍이 계속 달라지게 되면, 안정적으로 클럭에 동기된 데이터를 출력할 수 없으며, 심지어는 동기를 시켜 출력할 수도 없게 된다.According to the state in which the semiconductor device is manufactured, when the setup and hold timings of the signals input to the clock synchronization unit continue to vary, it is impossible to stably output data synchronized with the clock, or even to synchronize them. .

본 발명은 반도체 장치의 입력버퍼에 의해 전달되는 신호의 셋업 및 홀드 타이밍을 조절할 수 있는 반도체 장치의 데이터 입력버퍼를 제공함을 목적으로 한다.
An object of the present invention is to provide a data input buffer of a semiconductor device capable of adjusting the setup and hold timing of a signal transmitted by an input buffer of the semiconductor device.

본 발명은 입력데이터를 입력받아 전달하기 위한 입력수단; 상기 입력수단에 의해 전달된 데이터를 출력단으로 전달하기 위한 제1 전달버퍼; 상기 제1 전달버퍼와 병렬로 접속되며, 제어신호에 응답하여 상기 입력수단에 의해 전달된 데이터를 상기 출력단으로 전달하기 위한 제2 전달버퍼; 및 상기 제어신호를 출력하기 위한 제어부를 구비하는 반도체 장치의 입력버퍼를 제공한다.The present invention provides an input means for receiving and transmitting input data; A first transfer buffer for transferring data transmitted by the input means to an output terminal; A second transfer buffer connected in parallel with the first transfer buffer, and configured to transfer data transmitted by the input means to the output terminal in response to a control signal; And a control unit for outputting the control signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도3은 본 발명에 따른 반도체 장치의 데이터 입력부를 나타내는 블럭구성도이다.3 is a block diagram illustrating a data input unit of a semiconductor device according to the present invention.

도3을 참조하여 살펴보면, 본 발명에 따른 반도체 장치의 데이터 입력버퍼부는 인에이블신호(EN)에 인에이블되어 입력신호(in)를 기준신호와 비교하여 입력받는 입력버퍼(100)와, 입력버퍼(100)에 이해 전달된 데이터를 전달하기 위한 전달버퍼(200)와, 전달버퍼(200)에서 전달되는 데이터의 지연시간을 제어하기 위한 제어부(300)와, 전달버퍼(200)에서 출력되는 신호(out1)를 소정시간 지연시켜 출력하는 타이밍 지연부(400)와, 타이밍 지연부(400)에서 출력되는 신호(out2)를 클럭신호(clk)에 동기시켜 출력하는 클럭동기부(500)를 구비한다.Referring to FIG. 3, the data input buffer unit of the semiconductor device according to the present invention is enabled by the enable signal EN and is input by comparing the input signal in with the reference signal 100 and an input buffer. The transfer buffer 200 for transmitting the data transferred to the understanding 100, the control unit 300 for controlling the delay time of the data transferred from the transfer buffer 200, and the signal output from the transfer buffer 200 a timing delay unit 400 for delaying (out1) a predetermined time and outputting the clock delay unit 400 for outputting the signal out2 output from the timing delay unit 400 in synchronization with the clock signal clk. do.

도4는 도3에 도시된 입력버퍼부의 제1 실시예를 나타내는 회로도이다.FIG. 4 is a circuit diagram showing a first embodiment of the input buffer portion shown in FIG.

도4를 참조하여 살펴보면, 제1 실시예에 따른 입력버퍼부(1000)는 입력데이터(in)를 입력받아 전달하기 위한 입력버퍼(100)와, 입력버퍼(100)에 의해 전달된 데이터를 출력단으로 전달하기 위한 제1 전달버퍼(210)와, 제1 전달버퍼(210)와 병렬로 접속되며, 제어신호(in0,/in0)에 응답하여 입력버퍼(100)에 의해 전달된 데이 터를 출력단(x)으로 전달하기 위한 제2 전달버퍼(220)와, 제어신호(in0,/in0)를 출력하기 위한 제어부(300)를 구비한다Referring to FIG. 4, the input buffer unit 1000 according to the first embodiment outputs an input buffer 100 for receiving and transmitting input data in, and output data transmitted by the input buffer 100. The first transfer buffer 210 and the first transfer buffer 210 to be transmitted in parallel are connected in parallel, and outputs the data transmitted by the input buffer 100 in response to the control signal (in0, / in0) and a second transfer buffer 220 for transferring to (x) and a control unit 300 for outputting control signals in0 and / in0.

여기서 제1 전달버퍼(210)와 제2 전달버퍼(220)가 도3에 도시된 전달버퍼를 구성하게 되는 것이다.Here, the first transfer buffer 210 and the second transfer buffer 220 constitute the transfer buffer shown in FIG. 3.

입력버퍼(100)는 기준신호(VREF)와 입력신호(in)를 게이트로 각각 입력받는 앤모스트랜지스터(MN4,MN5)와, 인에이블신호(EN)를 게이트로 입력받으며 일측이 앤모스트랜지스터(MN4,MN5)의 일측에 공통으로 연결되고, 타측이 접지전원(VSS)에 연결된 앤모스트랜지스터와, 전원전압(VDD)과 앤모스트랜지스터(MN4)의 타측을 연결하며 게이트가 앤모스트랜지스터(MN4)의 타측에 다이오드 접속된 피모스트랜지스터(MP4)와, 전원전압(VDD)과 앤모스트랜지스터(MN5)의 타측을 연결하며 피모스트랜지스터(MP4)와 전류미러를 형성하는 피모스트랜지스터(MP5)를 구비한다.The input buffer 100 receives the NMOS transistors MN4 and MN5 that receive the reference signal VREF and the input signal in as the gate, and the enable signal EN as the gate, and one side of the NMOS transistor (NMOS transistor) receives the gate. Commonly connected to one side of MN4, MN5, and the other side is connected to the NMOS transistor connected to the ground power supply (VSS), the other side of the power voltage (VDD) and the NMOS transistor (MN4), the gate is the NMOS transistor (MN4) The PMOS transistor MP4 connected to the other side of the diode, PMO transistor MP4 connected to the other side of the power supply voltage VDD and the NMOS transistor MN5, and forming the current mirror with the PMOS transistor MP4. It is provided.

제1 전달버퍼(210)는 앤모스트랜지스터(MN6)와 피모스트랜지스터(MP6)로 구비하는 인버터로 구성된다.The first transfer buffer 210 is composed of an inverter including an NMOS transistor MN6 and a PMOS transistor MP6.

또한, 제2 전달버퍼(220)는 입력버퍼(100)의 출력단에 인가된 신호에 응답하여 출력단(X)을 풀업시키기 위한 풀업용 피모스트랜지스터(MP8)와, 입력버퍼(100)의 출력단(X)에 인가된 신호에 응답하여 출력단(X)을 풀다운시키기 위한 풀다운용 앤모스트랜지스터(MN7)와, 제1 제어신호(/in0)에 응답하여 전원전압을 풀업용 피모스트랜지스터(MP8)로 전달하기 위한 스위치용 피모스트랜지스터(MP7)와, 제2 제어신호(in0)에 응답하여 접지전압(VSS)을 풀다운용 앤모스트랜지스터(MN8)로 전달하기 위한 스위치용 앤모스트랜지스터(MN8)를 구비한다.In addition, the second transfer buffer 220 is a pull-up PMOS transistor (MP8) for pulling up the output terminal (X) in response to the signal applied to the output terminal of the input buffer 100, and the output terminal of the input buffer 100 ( A pull-down NMOS transistor MN7 for pulling down the output terminal X in response to the signal applied to X), and a power supply voltage to the pull-up PMOS transistor MP8 in response to the first control signal / in0. Switched MOS transistor MP7 for transfer and Switched MOS transistor MN8 for transferring ground voltage VSS to pull-down MOS transistor MN8 in response to the second control signal in0. Equipped.

제어부(300)는 셋팅된 신호를 제2 제어신호(in0)로 출력하는 제어회로(310)와, 제어회로(310)의 출력을 반전하여 제1 제어신호(/in0)로 출력하는 인버터(I1)를 구비한다.The control unit 300 controls the control circuit 310 to output the set signal as the second control signal in0 and the inverter I1 to invert the output of the control circuit 310 and output the first control signal / in0. ).

도5는 도3에 도시된 입력버퍼부(1000)의 제2 실시예를 나타내는 회로도이다.FIG. 5 is a circuit diagram illustrating a second embodiment of the input buffer unit 1000 illustrated in FIG. 3.

도5를 참조하여 살펴보면, 제2 실시예에 따른 입력버퍼부(1000)는 제1 실시예에의 입력버퍼부에 구비되는 입력버퍼(100)와, 제1 전달버퍼(210) 및 제2 전달버퍼(220)를 구비하고, 제어부(300)에서 직접 제어신호(in0,/in0)를 생성하여 제2 전달버퍼(220)로 전달하게 된다.Referring to FIG. 5, the input buffer unit 1000 according to the second embodiment includes an input buffer 100 provided in the input buffer unit according to the first embodiment, a first transfer buffer 210 and a second transfer. A buffer 220 is provided, and the control unit 300 directly generates the control signals in0 and / in0 and transfers the generated control signals to the second transfer buffer 220.

도6은 도3에 도시된 입력버퍼부(1000)의 제3 실시예를 나타내는 회로도이다.FIG. 6 is a circuit diagram illustrating a third embodiment of the input buffer unit 1000 illustrated in FIG. 3.

도6을 참조하여 살펴보면, 제3 실시예에 따른 입력버퍼부는 제1 실시예에 따른 입력버퍼부에 구비되는 입력버퍼(100)와, 제1 전달버퍼(210) 및 제2 전달버퍼(220)를 구비하고, 제어부(300)에서 제어신호(in0,/in0)를 출력하는 구성은 같으나, 제어신호를 출력하는 제어부(300)가 퓨즈를 구비하고 있는 것이 특징이 다.Referring to FIG. 6, the input buffer unit according to the third embodiment includes an input buffer 100 provided in the input buffer unit according to the first embodiment, a first transfer buffer 210, and a second transfer buffer 220. And the control unit 300 outputs the control signals in0 and / in0, but the control unit 300 for outputting the control signal is characterized by having a fuse.

제어부(300)는 제2 전달버퍼(220)의 스위칭용 피모스트랜지스터(MP7)와, 스위치용 앤모스트랜지스터(MN8)를 제어하기 위한 제1 제어신호(in0)와 제2 제어신호(/in0)를 출력하기 위한 제1 및 제2 제어블럭(330,320)을 구비한다.The control unit 300 controls the switching PMO transistor MP7 of the second transfer buffer 220, the first control signal in0 and the second control signal / in0 for controlling the switch NMOS transistor MN8. ) Are provided with first and second control blocks 330 and 320.

제1 제어블럭(330)은 전원전압(VDD)에 일측이 접속된 퓨즈(f1)와, 퓨즈(f1)의 타측에 입력단이 접속된 인버터(I4)와, 퓨즈(f1)의 타측과 접지전압(VSS)을 연결하며, 게이트가 인버터(I4)의 출력단에 접속된 앤모스트랜지스터(MN13)와, 인버터(I4)의 출력을 반전하여 제1 제어신호(in0)를 출력하는 인버터(I2)를 구비한다.The first control block 330 includes a fuse f1 having one side connected to the power supply voltage VDD, an inverter I4 having an input terminal connected to the other side of the fuse f1, and the other side and the ground voltage of the fuse f1. An NMOS transistor MN13 having a gate connected to the output terminal of the inverter I4 and an inverter I2 inverting the output of the inverter I4 and outputting a first control signal in0. Equipped.

제2 제어블럭(320)은 전원전압(VDD)에 일측이 접속된 퓨즈(f2)와, 퓨즈(f2)의 타측에 입력단이 접속된 인버터(I3)와, 퓨즈(f1)의 타측과 접지전압(VSS)을 연결하며, 게이트가 인버터(I3)의 출력단에 접속된 앤모스트랜지스터(MN14)를 구비한다.The second control block 320 includes a fuse f2 having one side connected to the power supply voltage VDD, an inverter I3 having an input terminal connected to the other side of the fuse f2, and the other side and the ground voltage of the fuse f1. (VSS) is connected, and has an NMOS transistor MN14 whose gate is connected to the output terminal of the inverter I3.

이하에서는 전술한 제1 내지 제3 실시예에 따른 입력버퍼의 동작을 살펴본다.Hereinafter, the operation of the input buffer according to the first to third embodiments will be described.

제1 내지 제3 실시예에 따라 공통적으로 구비되는 입력버퍼부의 첫번째 단인 입력버퍼(100)는 기준신호(VREF)와 입력데이터(in)를 비교하고, 비교한 값에 응답하여 증폭한 다음 전달버퍼(200)으로 전달하게 된다.The input buffer 100, which is the first stage of the input buffer unit commonly provided according to the first to third embodiments, compares the reference signal VREF with the input data in, amplifies in response to the compared value, and then transfers the transfer buffer. It will be delivered to (200).

전술한 바와 같이, 입력버퍼(100)에 구비된 차동증폭기는 입력신호를 기준신호(VREF)와 비교하여 비교적 빠른 시간에 데이터를 전달하지만, 트랜지스터의 제작 특성에 따라 데이터를 전달하는 시간에는 많은 변화를 가지게 된다.As described above, the differential amplifier provided in the input buffer 100 transmits the data at a relatively fast time by comparing the input signal with the reference signal VREF, but there are many changes in the time at which the data is transmitted according to the manufacturing characteristics of the transistor. Will have

전달버퍼(200)에서 출력된 신호는 타이밍지연부(400)에서 소정시간 지연된 이후 클럭동기부(500)로 전달된다.The signal output from the transfer buffer 200 is transferred to the clock synchronization unit 500 after a predetermined time delay from the timing delay unit 400.

클럭동기부(500)는 타이밍지연부(20)에서 출력되는 신호를 클럭신호(clk)에 동기시켜 데이터신호를 출력하게 되며, 클럭동기부(30)에 입력되는 신호의 타이밍에 따라 클럭동기부(30)의 셋업 및 홀드 타임 특성이 결정된다.The clock synchronizer 500 outputs a data signal by synchronizing the signal output from the timing delay unit 20 with the clock signal clk, and according to the timing of the signal input to the clock synchronizer 30, the clock synchronizer The setup and hold time characteristics of 30 are determined.

전술한 바와 같이, 입력버퍼(100)에 구비되는 차동증폭기는 제조특성에 따라 데이터를 전달하는 시간에 많은 차이를 보이고 있다.As described above, the differential amplifier provided in the input buffer 100 shows a lot of difference in time for transferring data according to manufacturing characteristics.

따라서 클럭동기부(500)에서 입력되는 신호의 변화를 최대한으로 줄여야 하 는데, 본 실시예에 따른 반도체 장치의 입력버퍼부(1000)는 제어부(300)에서 출력되는 제어신호(in0,/in0)에 따라 입력버퍼부를 통과하는 데이터의 지연시간을 조절할 수 있도록 하였다.Therefore, the change in the signal input from the clock synchronizing unit 500 should be minimized to the maximum. The input buffer unit 1000 of the semiconductor device according to the present exemplary embodiment controls the control signals in0 and / in0 output from the control unit 300. As a result, the delay time of the data passing through the input buffer part can be adjusted.

제1 실시예에 따른 제어부(300)는 제2 제어신호(in0)를 제어회로(310)에서 출력하고, 제어부(300)에 구비된 인버터(I1)에서 제2 제어신호(/in0)를 반전하여 제1 제어신호(in0)로 출력한다.The control unit 300 according to the first embodiment outputs the second control signal in0 from the control circuit 310 and inverts the second control signal / in0 in the inverter I1 included in the control unit 300. To output the first control signal in0.

제2 전달버퍼(220)은 제1 전달버퍼(210)에 병렬로 구비되어, 제1 및 제2 제어신호(/in0,in0)에 응답하여 입력버퍼에서 전달되는 신호가 다음단인 타이밍 지연부로 전달되는 시간을 조절하게 된다. The second transfer buffer 220 is provided in parallel to the first transfer buffer 210 so that the signal transmitted from the input buffer in response to the first and second control signals / in0 and in0 is the next stage to the timing delay unit. Adjust the delivery time.

제1 제어신호(/in0)와 제2 제어신호(in0)가 각각 로우레벨과 하이레벨로 출력되면, 스위치용 모스트랜지스터(MP7,MN8)가 턴온되어 제2 전달버퍼(220)를 구성하는 풀업용 피모스트랜지스터(MP8)와, 풀다운용 앤모스트랜지스터(MN7)가 동작하여 출력단(X)이 풀업 또는 풀다운되는 시간을 단축시키게 된다.When the first control signal / in0 and the second control signal in0 are output at the low level and the high level, respectively, the switch MOS transistors MP7 and MN8 are turned on to form the second transfer buffer 220. The PMO transistor MP8 and the pull-down ANMOS transistor MN7 operate to shorten the time at which the output terminal X is pulled up or pulled down.

제2 실시예에서는 제어부(300)에서 직접 제1 및 제2 제어신호(/in0,in0)를 출력하도록 하고 있다.In the second embodiment, the control unit 300 outputs the first and second control signals / in0 and in0 directly.

제3 실시예에서는 제어부(300)를 구성하는 제1 제어블럭(330)과 제2 제어블럭(320)은 각각 퓨즈(f1,f2)를 구비하여, 구비된 퓨즈를 블로잉시킴으로서 고정된 제1 및 제2 제어신호(/in0,in0)를 제2 제어블럭으로 출력하게 되는 것이다.In the third embodiment, the first control block 330 and the second control block 320 constituting the control unit 300 have fuses f1 and f2, respectively, and the first and second fixed blocks are blown by blowing the provided fuses. The second control signals / in0 and in0 are output to the second control block.

테스트 모드에서 클럭동기부(500)에 입력되는 데이터의 타이밍을 체크한 후, 입력버퍼부에서 데이터가 전달되는 바람직한 타이밍을 정하고, 그에 따라 제어부 (300)에 구비된 퓨즈를 선택적으로 블로잉하면 된다.After checking the timing of the data input to the clock synchronizing unit 500 in the test mode, it is possible to determine a preferred timing for transferring the data from the input buffer unit and to selectively blow the fuse provided in the control unit 300 accordingly.

이상에서 살펴본 바와 같이, 제1 내지 제3 실시예에 따른 반도체 장치의 데이터 입력버퍼부는 제어부(300)에서 출력되는 제어신호(/in0,in0)에 따라 전달하고자 하는 데이터의 전달시간을 조절할 수 있는 것이다.As described above, the data input buffer unit of the semiconductor device according to the first to third embodiments may adjust the transfer time of data to be transmitted according to the control signals / in0 and in0 output from the controller 300. will be.

그러므로 제조된 반도체 장치의 상태에 따라 클럭동기부(500)에 입력되는 신호의 셋업 및 홀드 타임을 조절할 수 있게 된다.Therefore, the setup and hold time of the signal input to the clock synchronization unit 500 can be adjusted according to the state of the manufactured semiconductor device.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 의한 데이터 입력버퍼는 데이터가 입력되는 입력부의 셋업 및 홀드 타임을 간편하게 조절할 수 있다.The data input buffer according to the present invention can easily adjust the setup and hold time of the input unit to which data is input.

본 발명에 의한 데이터 입력버퍼를 구비하는 반도체 장치는 제조된 상태에 관계없이 적절한 타이밍에 외부에서 입력된 데이터를 버퍼링하여 내부회로로 전달할 수 있다.The semiconductor device having the data input buffer according to the present invention can buffer the data input from the outside at an appropriate timing and transfer it to the internal circuit regardless of the manufactured state.

Claims (7)

입력데이터를 입력받아 전달하기 위한 입력수단;Input means for receiving and transmitting input data; 상기 입력수단에 의해 전달된 데이터를 출력단으로 전달하기 위한 제1 전달버퍼; A first transfer buffer for transferring data transmitted by the input means to an output terminal; 상기 제1 전달버퍼와 병렬로 접속되며, 제어신호에 응답하여 상기 입력수단에 의해 전달된 데이터를 상기 출력단으로 전달하기 위한 제2 전달버퍼; 및A second transfer buffer connected in parallel with the first transfer buffer, and configured to transfer data transmitted by the input means to the output terminal in response to a control signal; And 상기 제어신호를 출력하기 위한 제어부A control unit for outputting the control signal 를 구비하는 반도체 장치의 입력버퍼.An input buffer of a semiconductor device having a. 제 1 항에 있어서,The method of claim 1, 상기 제2 전달버퍼는The second transfer buffer 상기 입력수단의 출력단에 인가된 신호에 응답하여 상기 출력단을 풀업시키기 위한 풀업수단;Pull-up means for pulling up the output end in response to a signal applied to an output end of the input means; 상기 입력수단의 출력단에 인가된 신호에 응답하여 상기 출력단을 풀다운시키기 위한 풀다운수단;Pull-down means for pulling down the output end in response to a signal applied to an output end of the input means; 제1 제어신호에 응답하여 전원전압을 상기 풀업수단으로 전달하기 위한 제1 스위칭 수단; 및First switching means for transferring a power supply voltage to the pull-up means in response to a first control signal; And 제2 제어신호에 응답하여 접지전압을 상기 풀다운수단으로 전달하기 위한 제2 스위칭 수단을 구비하는 것을 특징으로 하는 반도체 장치의 입력버퍼.And second switching means for transmitting a ground voltage to the pull-down means in response to a second control signal. 제 2 항에 있어서,The method of claim 2, 상기 제어부는The control unit 셋팅된 제어신호를 상기 제2 제어신호로 출력하는 제어회로; 및A control circuit outputting the set control signal as the second control signal; And 상기 제어회로의 출력을 반전하여 상기 제1 제어신호로 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 장치의 입력버퍼.And an inverter for inverting the output of the control circuit and outputting the first control signal. 제 2 항에 있어서,The method of claim 2, 상기 제어부는The control unit 상기 제1 스위칭 수단과 상기 제2 스위칭 수단을 제어하기 위한 상기 제1 제어신호와 상기 제2 제어신호를 출력하는 것을 특징으로 하는 반도체 장치의 입력버퍼.And outputting the first control signal and the second control signal for controlling the first switching means and the second switching means. 제 2 항에 있어서,The method of claim 2, 상기 제어부는The control unit 상기 제1 제어신호를 출력하기 위한 제1 제어블럭과 상기 제2 제어신호를 출 력하기 위한 제2 제어블럭을 구비하며,A first control block for outputting the first control signal and a second control block for outputting the second control signal, 상기 제1 제어블럭은The first control block is 전원전압에 일측이 접속된 제1 퓨즈;A first fuse having one side connected to the power supply voltage; 상기 퓨즈의 타측에 입력단이 접속된 제1 인버터;A first inverter having an input terminal connected to the other side of the fuse; 상기 퓨즈의 타측과 접지전압을 연결하며, 게이트가 상기 인버터의 출력단에 접속된 제1 모스트랜지스터; 및A first MOS transistor connecting the other side of the fuse to a ground voltage and having a gate connected to an output terminal of the inverter; And 상기 제1 인버터의 출력을 반전하여 상기 제1 제어신호를 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 반도체 장치의 입력버퍼.And a second inverter for inverting the output of the first inverter and outputting the first control signal. 제 5 항에 있어서,The method of claim 5, 상기 제2 제어블럭은 The second control block 전원전압에 일측이 접속된 제2 퓨즈;A second fuse having one side connected to the power supply voltage; 상기 퓨즈의 타측에 입력단이 접속된 제3 인버터; 및A third inverter having an input terminal connected to the other side of the fuse; And 상기 퓨즈의 타측과 접지전압을 연결하며, 게이트가 상기 인버터의 출력단에 접속된 제2 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 입력버퍼.And a second morph transistor connected to the other side of the fuse and a ground voltage, and having a gate connected to an output terminal of the inverter. 제 1 항에 있어서,The method of claim 1, 상기 입력수단은The input means is 상기 입력데이터를 기준신호와 비교하여 전달하기 위한 차동증폭기를 구비하는 것을 특징으로 하는 반도체 장치의 입력버퍼.And a differential amplifier for transmitting the input data by comparison with a reference signal.
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