KR100548591B1 - How to Erase Flash Memory - Google Patents
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Abstract
본 발명은 플래시 메모리의 소거 방법에 관한 것으로, 종래의 기술에 있어서 복수의 플래시셀 중 하나의 플래시셀이라도 소거가 되지 않았을 경우, 모든 플래시셀이 소거될 때까지 과도하게 소거 동작을 반복수행함으로써, 상기 플래시셀의 문턱전압이 낮아져 높은 전원전압을 공급함에 따라 전력소모가 심하고, 소거 시간이 길어지는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 소거 검증 에러가 발생되었을 때, 소거시의 문턱전압을 확인하여 이를 통해 소거 시간을 설정함으로써, 과도한 소거 동작을 방지하여 전력 소모 및 소요 시간을 최소화하는 효과가 있다.The present invention relates to a method of erasing a flash memory. In the prior art, when one flash cell of a plurality of flash cells is not erased, the erase operation is repeatedly performed until all the flash cells are erased. As the threshold voltage of the flash cell is lowered to supply a high power supply voltage, power consumption is severe and erase time is long. Therefore, the present invention was devised to solve the above-mentioned conventional problems, and when an erase verification error occurs, the threshold voltage at the time of erasing is checked and the erase time is set, thereby preventing excessive erasing operation. It has the effect of minimizing the consumption and time required.
Description
본 발명은 플래시 메모리의 소거 방법에 관한 것으로, 특히 플래시 메모리의 소거에 있어서 소거후 검증단계에서 오류가 생겼을 때 소거 시간을 조절하여 이를 보상하도록 한 플래시 메모리의 소거 방법에 관한 것이다.The present invention relates to a method of erasing a flash memory, and more particularly, to a method of erasing a flash memory to compensate for this by adjusting an erase time when an error occurs in a post-erasure verification step.
도 1은 종래 플래시 메모리의 소거 장치의 구성을 보인 블록도로서, 이에 도시된 바와 같이 각부의 동작을 제어하는 쓰기 제어부(10)와; 상기 쓰기 제어부(10)의 제어(VCS)(ES)를 받아 소거전압(VES) 및 워드라인전압(VWL)을 출력하는 전원공급부(20)와; 상기 전원공급부(20)의 소거전압(VES) 및 워드라인전압(VWL)을 입력받는 복수의 플래시셀(FC0∼FCn)과; 상기 쓰기 제어부(10)의 검증 제어 신호(VCS)를 입력받아 상기 복수의 플래시셀(FC0∼FCn)을 각각 센싱하여 출력하는 복수의 센스앰프(SA0∼SAn)와; 게이트에 게이트 제어신호(GCS)를 입력받아 상기 복수의 센스앰프(SA0∼SAn)와 플래시셀(FC0∼FCn)간을 도통제어하는 복수의 와이게이트(YG0∼YGn)와; 상기 쓰기 제어부(10)의 제어신호(ES)를 입력받아 상기 복수의 와이게이트(YG0∼YGn)를 도통제어하는 와이 게이트 제어부(30)와; 상기 복수의 센스앰프(SA0∼SAn)의 출력신호를 입력받아 소거 검증이 완료되었는지를 검증하는 검증부(40)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도2 내지 도 4를 참조하여 상세히 설명한다.1 is a block diagram showing a configuration of an erasing apparatus of a conventional flash memory, which includes a write control unit 10 for controlling the operation of each unit as shown therein; A power supply unit 20 that receives the control (VCS) ES of the write control unit 10 and outputs an erase voltage VES and a word line voltage VWL; A plurality of flash cells FC0 to FCn receiving the erase voltage VES and the word line voltage VWL of the power supply unit 20; A plurality of sense amplifiers SA0 to SAn receiving the verification control signal VCS of the write control unit 10 and sensing and outputting the plurality of flash cells FC0 to FCn, respectively; A plurality of gates YG0 to YGn configured to receive a gate control signal GCS to a gate to conduct conduction control between the plurality of sense amplifiers SA0 to SAn and the flash cells FC0 to FCn; A wireless gate controller (30) which receives the control signal (ES) of the write controller (10) and conducts control of the plurality of wireless gates (YG0 to YGn); It consists of a verification unit 40 for receiving the output signals of the plurality of sense amplifiers (SA0 ~ SAn) to verify whether the erase verification is completed, the operation process according to the prior art configured as described above is shown in FIGS. It will be described in detail with reference to.
우선, 쓰기 제어부(10)는 소거 실패가 발생되었을 때를 대비해서 최대 소거 가능 횟수 및 소거 시간을 설정하고, 상기 설정된 소거 시간(도 3의 구간(가))동안 소거 명령 신호(ES)를 인에이블시켜 복수의 플래시셀(FC0∼FCn)을 소거하게 된다.First, the write control unit 10 sets the maximum number of erasable times and the erase time in preparation for when an erase failure occurs, and checks the erase command signal ES during the set erase time (interval of FIG. 3). A plurality of flash cells FC0 to FCn are erased.
이때, 상기 소거 명령 신호(ES)를 입력받은 전원공급부(20)는 고전위의 소거전압(VES)을 출력하여 상기 복수의 플래시셀(FC0∼FCn)에 저장된 데이터가 소거시키고, 또한, 상기 소거 명령 신호(ES)를 입력받은 와이 게이트 제어부(30)는 게이트 제어신호(GCS)를 저전위로 출력하여 복수의 와이게이트(YG0∼YGn)를 턴오프시켜 상기 복수의 플래시셀(FC0∼FCn)의 드레인을 플로팅(floating)시킨다.In this case, the power supply unit 20 that receives the erase command signal ES outputs a high potential erase voltage VES to erase data stored in the plurality of flash cells FC0 to FCn. The wireless gate controller 30 receiving the command signal ES outputs the gate control signal GCS at a low potential to turn off the plurality of gates YG0 to YGn to turn off the plurality of flash cells FC0 to FCn. Floating the drain.
그리고, 상기 설정된 소거시간동안 상기 복수의 플래시셀(FC0∼FCn)을 소거시킨 후, 상기 쓰기 제어부(10)는 상기 소거 명령 신호(ES)를 디스에이블시키고 검증 제어 신호(VCS)를 인에이블시킨다.After the erase of the plurality of flash cells FC0 to FCn during the set erase time, the write controller 10 disables the erase command signal ES and enables the verify control signal VCS. .
따라서, 상기 고전위 검증제어신호(VCS)를 입력받은 전원공급부(20)는 상기 소거전압(VES)을 저전위로 출력함과 아울러 워드라인전압(VWL)을 고전위로 출력하게 된다.Accordingly, the power supply unit 20 receiving the high potential verification control signal VCS outputs the erase voltage VES at low potential and the word line voltage VWL at high potential.
그리고, 상기 저전위 소거 명령 신호(ES)를 입력받은 와이 게이트 제어부(30)는 고전위의 게이트 제어신호(GCS)를 상기 복수의 와이게이트(YG0∼YGn)에 출력하여 이를 턴온시키고, 이에 복수의 센스앰프(SA0∼SAn)는 각각 연결된 복수의 플래시셀(FC0∼FCn)을 읽어 들여 이를 센싱하여 검증부(40)로 출력하게 된다.In addition, the wireless gate controller 30 receiving the low potential erasing command signal ES outputs a high potential gate control signal GCS to the plurality of wireless gates YG0 to YGn, thereby turning on the plurality of gates. The sense amplifiers SA0 to SAn read and sense the plurality of connected flash cells FC0 to FCn, respectively, and output them to the verification unit 40.
여기서, 상기 검증부(40)는 상기 복수의 센스앰프(SA0∼SAn)의 출력신호를 순차적으로 입력받아 모든 센스앰프가 통과되면, 검증 완료 신호(VFS)를 고전위로 출력하게 되고, 상기 고전위 검증 완료 신호(VFS)를 입력받은 상기 쓰기 제어부(10)는 상기 검증 제어 신호(VCS)를 디스에이블시키고 동작을 종료하게 된다.Here, the verification unit 40 sequentially receives the output signals of the plurality of sense amplifiers SA0 to SAn and outputs the verification completion signal VFS at high potential when all the sense amplifiers pass. The write control unit 10 receiving the verification completion signal VFS disables the verification control signal VCS and ends the operation.
그러나, 상기 검증부(40)는 복수의 센스앰프(SA0∼SAn)를 통해 센싱되는 복수의 플래시셀(FC0∼FCn) 중 하나의 플래시셀이라도 소거가 되지 않았을 경우, 상기 검증 완료 신호(VFS)를 저전위로 상기 쓰기 제어부(10)로 출력하고, 이에 상기 쓰기 제어부(10)는 상기 최대 소거 가능 횟수에서 1을 감산연산하여 저장하고, 상기 소거 가능 횟수가 0인지를 판단하여 0이 아니면, 상기 소거 동작을 반복수행하게 된다.However, when the verification unit 40 does not erase even one of the flash cells FC0 to FCn sensed through the plurality of sense amplifiers SA0 to SAn, the verification completion signal VFS is performed. Outputs to the write control unit 10 at a low potential, and the write control unit 10 subtracts and stores 1 from the maximum number of erasable times, determines whether the number of erasable times is 0, and if not 0, The erase operation is repeatedly performed.
그러나, 상기 소거 가능 횟수가 0이면, 상기 쓰기 제어부(10)는 최대 소거 가능 횟수만큼 소거 동작을 수행해도 완전히 소거가 되지 않았다고 판단하여 에러 메시지를 송출하고 종료하게 된다.However, if the number of erasable times is 0, the write control unit 10 determines that the erase operation is not completely performed even if the erase operation is performed as many times as the maximum number of erasable operations, and sends an error message and ends.
상기와 같이 종래의 기술에 있어서 복수의 플래시셀 중 하나의 플래시셀이라도 소거가 되지 않았을 경우, 모든 플래시셀이 소거될 때까지 과도하게 소거 동작을 반복수행함으로써, 상기 플래시셀의 문턱전압이 낮아져 높은 전원전압을 공급함에 따라 전력소모가 심하고, 소거 시간이 길어지는 문제점이 있었다.As described above, when one flash cell of a plurality of flash cells has not been erased, the erase operation is repeatedly performed until all the flash cells are erased, thereby lowering the threshold voltage of the flash cell. As the power supply voltage is supplied, power consumption is severe and the erase time is long.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 소거후 검증단계에서 오류가 생겼을 때 소거 시간을 조절하여 이를 보상하도록 한 플래시 메모리의 소거 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of erasing a flash memory to compensate for this by adjusting an erase time when an error occurs in a post-erasure verification step.
상기와 같은 목적을 달성하기 위한 본 발명은 최대 플래그 설정 및 소거 시간을 설정한 후, 복수의 플래시 셀의 소거 동작을 수행하는 제1단계와; 상기 제1 단계의 동작이 완료되면 검증 완료 신호가 고전위인지 판단하는 제2 단계와; 제2 단계의 판단결과 검증 완료 신호가 고전위가 아니면 플래그 및 소거 시간을 변경하고, 상기 플래그가 0인지 판단하는 제3 단계와; 제3 단계의 판단결과 상기 플래그가 0이 아니면, 상기 변경된 플래그 및 소거 시간을 이용하여 소거 동작을 반복수행하는 제4 단계와; 상기 제3 단계의 판단결과 상기 플래그가 0이면 소거 에러 명령을 송출하고 종료하는 제5단계로 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method including: a first step of performing an erase operation of a plurality of flash cells after setting a maximum flag setting and an erase time; A second step of determining whether a verify completion signal is high potential when the operation of the first step is completed; A third step of changing a flag and an erase time if the verification result signal of the second step is not high potential, and determining whether the flag is zero; A fourth step of repeatedly performing an erase operation using the changed flag and an erase time if the flag is not 0 as a result of the determination in the third step; If the flag is 0 as a result of the determination of the third step, a fifth step of transmitting and ending an erasure error command may be performed.
상기 플래그 및 소거 시간 변경 동작은 워드라인전압으로 복수의 플래시셀의 문턱전압보다 1볼트 높은 전압을 인가하여 검증 동작을 수행한 후, 검증 완료 신호가 고전위인가를 판단하는 제1 단계와; 상기 제1 단계의 판단결과 고전위이면 소거 시간에서 2를 단축한 후, 플래그 감산 연산하는 제2 단계와; 상기 제1 단계의 판단결과 고전위가 아니면 워드라인전압으로 상기 문턱전압보다 2볼트 높은 전압을 인가하여 검증 동작을 다시 수행한 후, 검증 완료 신호가 고전위인가를 판단하는 제3 단계와; 상기 제3 단계의 판단결과 고전위이면 소거 시간에서 1을 단축한 후, 플래그 감산 연산하는 제 4단계와; 상기 제3 단계의 판단결과 고전위가 아니면, 플래그 감산 연산하는 제 5단계로 이루어진 것을 특징으로 한다.The flag and erase time changing operation may include a first step of applying a voltage higher than a threshold voltage of a plurality of flash cells as a word line voltage to perform a verify operation, and then determining whether the verify completion signal is high potential; A second step of reducing a flag at an erase time and then performing a flag subtraction operation if the determination result of the first step is a high potential; A third step of determining whether or not the verification completion signal is high potential by applying a voltage of 2 volts higher than the threshold voltage as a word line voltage if the determination result of the first step is not high; A fourth step of reducing a flag at an erase time and then performing a flag subtraction operation if the determination result of the third step is a high potential; If the determination result of the third step is not a high potential, it is characterized in that the fifth step of performing a flag subtraction operation.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.
본 발명의 구성은 상기 도 1의 일반적인 플래시 메모리의 소거 장치의 구성과 동일하다. 즉, 각부의 동작을 제어하는 쓰기 제어부(10)와; 상기 쓰기 제어부(10)의 제어(VCS)(ES)를 받아 소거전압(VES) 및 워드라인전압(VWL)을 출력하는 전원공급부(20)와; 상기 전원공급부(20)의 소거전압(VES) 및 워드라인전압(VWL)을 입력받는 복수의 플래시셀(FC0∼FCn)과; 상기 쓰기 제어부(10)의 검증 제어 신호(VCS)를 입력받아 상기 복수의 플래시셀(FC0∼FCn)을 각각 센싱하여 출력하는 복수의 센스앰프(SA0∼SAn)와; 게이트에 게이트 제어신호(GCS)를 입력받아 상기 복수의 센스앰프(SA0∼SAn)와 플래시셀(FC0∼FCn)간을 도통제어하는 복수의 와이게이트(YG0∼YGn)와; 상기 쓰기 제어부(10)의 제어신호(ES)를 입력받아 상기 복수의 와이게이트(YG0∼YGn)를 도통제어하는 와이 게이트 제어부(30)와; 상기 복수의 센스앰프(SA0∼SAn)의 출력신호를 입력받아 소거 검증이 완료되었는지를 검증하는 검증부(40)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 5 내지 7을 참조하여 상세히 설명한다.The configuration of the present invention is the same as that of the erasing apparatus of the general flash memory of FIG. That is, the write control unit 10 for controlling the operation of each unit; A power supply unit 20 that receives the control (VCS) ES of the write control unit 10 and outputs an erase voltage VES and a word line voltage VWL; A plurality of flash cells FC0 to FCn receiving the erase voltage VES and the word line voltage VWL of the power supply unit 20; A plurality of sense amplifiers SA0 to SAn receiving the verification control signal VCS of the write control unit 10 and sensing and outputting the plurality of flash cells FC0 to FCn, respectively; A plurality of gates YG0 to YGn configured to receive a gate control signal GCS to a gate to conduct conduction control between the plurality of sense amplifiers SA0 to SAn and the flash cells FC0 to FCn; A wireless gate controller (30) which receives the control signal (ES) of the write controller (10) and conducts control of the plurality of wireless gates (YG0 to YGn); And a verification unit 40 which receives the output signals of the plurality of sense amplifiers SA0 to SAn and verifies whether erasure verification is completed. It demonstrates in detail with reference.
우선, 쓰기 제어부(10)는 최대로 소거 가능한 최대 플래그를 설정한 후, 플래시셀(FC0∼FCn)의 목표 문턱전압(Vth)으로 소거하는 소거 시간을 설정한다.First, the write control unit 10 sets the maximum flag that can be erased to the maximum, and then sets the erase time for erasing to the target threshold voltage Vth of the flash cells FC0 to FCn.
따라서, 상기 쓰기 제어부(10)에 제어를 받아 상기 설정된 소거 시간 동안 소거 명령 신호(ES)를 인에이블시켜 복수의 플래시셀(FC0∼FCn)을 소거시킨다.Therefore, under the control of the write control unit 10, the erase command signal ES is enabled during the set erase time to erase the plurality of flash cells FC0 to FCn.
그리고, 상기 동작이 완료되면, 검증부(40)는 상기 복수의 플래시셀(FC0∼FCn)의 소거가 완전히 이루어졌는지를 검증하여 소거가 완전히 이루어졌으면 고전위 검증 완료 신호(VFS)를 상기 쓰기 제어부(10)로 출력하여 동작을 종료한다.When the operation is completed, the verification unit 40 verifies whether the erasure of the plurality of flash cells FC0 to FCn is completely performed, and if the erasure is completely, the write control unit VFS is applied to the write control unit. Output to (10) to end the operation.
그러나, 상기 소거 동작이 완전히 이루어지지 않았을 경우, 즉, 상기 검증 완료 신호(VFS)가 저전위로 상기 쓰기 제어부(10)로 출력하면, 상기 쓰기 제어부(10)는 워드라인전압(VWL)을 상기 복수의 플래시셀(FC0∼FCn)의 문턱전압(Vth)보다 1볼트 높은 전압을 인가하여 상기 검증 동작을 수행한 후, 상기 검증 완료 신호(VFS)가 전위이면 소거 시간에서 2를 단축한다.However, when the erase operation is not completely performed, that is, when the verification completion signal VFS is output to the write controller 10 at a low potential, the write controller 10 outputs the plurality of word line voltages VWL. After the verification operation is performed by applying a voltage one volt higher than the threshold voltage Vth of the flash cells FC0 to FCn, 2 is reduced in the erase time when the verification completion signal VFS is a potential.
그러나, 상기 검증 완료 신호(VFS)가 저전위인 경우, 상기 쓰기 제어부(10)는 워드라인전압(VWL)을 상기 복수의 플래시셀(FC0∼FCn)의 문턱전압(Vth)보다 2볼트 높은 전압을 인가하여 상기 검증 동작을 수행하여 상기 검증 완료 신호(VFS)가 고전위이면 소거시간에서 1을 단축하나 저전위이면 소거시간을 단축하지 않는다.However, when the verification completion signal VFS is at low potential, the write control unit 10 sets the word line voltage VWL to a voltage two Volts higher than the threshold voltages Vth of the flash cells FC0 to FCn. By applying the verification operation, if the verification completion signal VFS is a high potential, the erase time is shortened by one, but when the verification complete signal VFS is low, the erase time is not shortened.
그 후, 상기 쓰기 제어부(10)는 상기 최대 플래그에서 1을 감산연산하고, 상기 플래그가 0인지 판단하여 0이 아닌 경우 상기 소거 동작을 반복수행하나, 상기 최대 플래그가 0인 경우, 에러 명령을 송출하고 동작을 종료한다.Subsequently, the write control unit 10 subtracts 1 from the maximum flag, determines whether the flag is 0, and repeatedly performs the erase operation when the flag is not 0. However, when the maximum flag is 0, the write control unit 10 performs an error command. Send and end the operation.
상기에서 상세히 설명한 바와 같이, 본 발명은 소거 검증 에러가 발생되었을 때, 소거시의 문턱전압을 확인하여 이를 통해 소거 시간을 설정함으로써, 과도한 소거 동작을 방지하여 전력 소모 및 소요 시간을 최소화하는 효과가 있다.As described in detail above, when the erase verification error occurs, the present invention has an effect of minimizing power consumption and time required by checking the threshold voltage at the time of erasing and setting the erase time through the erase voltage. have.
도 1은 일반적인 플래시 메모리의 소거 장치의 구성을 보인 블록도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a block diagram showing the configuration of an erasing device of a general flash memory.
도 2는 종래 플래시 메모리의 소거시의 동작 흐름도.2 is an operation flowchart of erasing a conventional flash memory.
도 3은 도 2에서 정상적인 동작시의 각 부 타이밍도.3 is a timing diagram of each part in normal operation of FIG. 2.
도 4는 도 2에서 비정상적인 동작시의 각 부 타이밍도.4 is a timing diagram of each part in abnormal operation of FIG. 2.
도 5는 본 발명 플래시 메모리의 소거시의 동작 흐름도.Fig. 5 is an operation flowchart of erasing the flash memory of the present invention.
도 6은 도 5의 플래그 및 소거 시간 변경의 상세 동작 흐름도.FIG. 6 is a detailed operation flowchart of the flag and erase time change of FIG. 5; FIG.
도 7은 도 5의 각 부 타이밍도.7 is a timing diagram of each part of FIG. 5.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
10 : 쓰기 제어부 20 : 전원공급부10: write control unit 20: power supply unit
30 : 와이게이트 제어부 40 : 검증부30: Wigate control unit 40: Verification unit
SA0∼SAn : 센스앰프 YG0∼YGn : 와이게이트SA0 to SAn: Sense amplifier YG0 to YGn: Wigate
FC0∼FCn : 플래시셀FC0 to FCn: Flash cell
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1998
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