KR100542749B1 - Method for forming thin film and insulating layer and method for planarization in a semiconductor device - Google Patents
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Abstract
단차부에 의해 형성되는 리세스 내에 매립 구조물을 적절하게 형성하기 위한 반도체 장치의 박막 형성 방법이 개시되어 있다. 상기 단차부를 갖는 기판 상에 SiOC막을 적층한다. 이때, 상기 단차부에 의해 형성되는 리세스 내에 상기 SiOC막이 매립되는 형태로 상기 SiOC막을 적층한다. 그리고, 상기 SiOC막이 매립된 단차부를 갖는 기판 상에 SiO2막을 형성한 후, 상기 단차부의 상부 표면이 노출되는 부위까지 상기 SiO2막을 연마한다. 이에 따라, 상기 단차부의 리세스 내에 상기 SiOC막 및 잔여 SiO2막을 갖는 매립 구조물이 형성된다.A method of forming a thin film of a semiconductor device for appropriately forming a buried structure in a recess formed by a stepped portion is disclosed. An SiOC film is laminated on the substrate having the stepped portion. In this case, the SiOC film is stacked in such a manner that the SiOC film is embedded in a recess formed by the stepped portion. After the SiO 2 film is formed on the substrate having the stepped portion in which the SiOC film is embedded, the SiO 2 film is polished to a portion where the upper surface of the stepped portion is exposed. As a result, a buried structure having the SiOC film and the remaining SiO 2 film is formed in the recess of the stepped portion.
Description
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 박막 형성 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a thin film of a semiconductor device according to an embodiment of the present invention.
도 2는 인시튜로 SiOC막 및 SiO2막을 형성할 시에 가스 흐름을 보여주는 공정도이다.FIG. 2 is a process chart showing gas flow in forming an SiOC film and an SiO 2 film in situ.
10 : 반도체 기판 12 : 도전성 패턴 10
14 : 하드 마스크 패턴 16 : 도전성 구조물14
18 : 질화막 스페이서 20 : SiOC막 18
22 : SiO2막 22: SiO 2 film
본 발명은 반도체 장치의 박막 형성 방법, 층간 절연막 형성 방법 및 박막 평탄화 방법에 관한 것으로서, 보다 상세하게는 도전성 패턴 사이를 매몰하는 층간 절연막 형성 방법 및 층간 절연막의 평탄화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a thin film, a method for forming an interlayer insulating film, and a method for planarizing a thin film of a semiconductor device.
일반적으로, 반도체 장치가 고집적화되어 감에 따라 그 특성에 적합한 다양한 박막을 채택되고 있다. 예를 들면, 도전성 패턴들 사이에 층간 절연막을 형성하는 경우, 상기 층간 절연막은 낮은 유전 상수를 갖는 박막으로 적층하여야 한다. 이는, 높은 유전 상수를 갖는 박막을 층간 절연막으로 형성할 경우 기생 커패시컨스가 높아져 동작 속도가 저하되는 문제점이 있기 때문이다. In general, as semiconductor devices are highly integrated, various thin films suitable for their characteristics are adopted. For example, when an interlayer insulating film is formed between conductive patterns, the interlayer insulating film should be laminated with a thin film having a low dielectric constant. This is because, when a thin film having a high dielectric constant is formed as an interlayer insulating film, parasitic capacitance is increased, resulting in a decrease in operating speed.
또한, 상기 도전성 패턴들 사이의 간격이 매우 조밀해짐에 따라, 상기 도전성 패턴 사이에 형성되는 층간 절연막은 갭필 특성이 우수하여 보이드 없이 상기 도전성 패턴 사이를 매몰할 수 있는 특성을 갖는 것이 바람직하다. In addition, as the spacing between the conductive patterns becomes very dense, it is preferable that the interlayer insulating film formed between the conductive patterns has an excellent gap fill property and may have a property of buried between the conductive patterns without voids.
이에 따라, 최근에는 상기 낮은 유전 상수를 갖는 박막으로서 탄소를 포함하는 실리콘 산화막(이하, SiOC막)을 보이드 없이 형성하는 방법이 연구되고 있다. 상기 SiOC막은 약 3.0 정도의 비교적 낮은 유전 상수를 갖기 때문에, 상기 SiOC막을 도전성 패턴들 사이에 층간 절연막으로 형성하는 경우 기생 커패시턴스가 감소된다. Accordingly, in recent years, a method of forming a silicon oxide film (hereinafter, referred to as SiOC film) containing carbon as a thin film having a low dielectric constant without voids has been studied. Since the SiOC film has a relatively low dielectric constant of about 3.0, parasitic capacitance is reduced when the SiOC film is formed as an interlayer insulating film between conductive patterns.
그러나, 상기 SiOC막이 낮은 유전 상수를 가짐에도 불구하고 상기 SiOC막을 반도체 장치의 제조에 적용하기에는 한계가 있다. 그 이유는, 상기 SiOC막이 화학 기계적 연마(CMP)에 결점을 갖기 때문이다. However, although the SiOC film has a low dielectric constant, there is a limit to applying the SiOC film to the manufacture of a semiconductor device. The reason is that the SiOC film has a defect in chemical mechanical polishing (CMP).
구체적으로, 상기 CMP 공정 시에 SiOC막과 SiN박막과의 연마 선택비는 일반적으로 층간 절연막으로 사용되어왔던 SiO2막과 SiN막과의 연마 선택비에 비해 낮 다. 즉, 세리아 슬러리를 사용하여 SiO2막을 연마하는 경우 SiN막과의 연마 선택비가 높아서 SiN막을 연마 저지막으로 하여 풀 연마가 가능하지만, 상기 상기 SiOC막을 연마하는 경우 SiN막과의 연마 선택비가 낮아서 SiN막을 연마 저지막으로 하여 풀 연마를 수행할 수 없다. 또한, 상기 세리아 슬러리를 사용하는 경우 SiOC막의 연마 속도가 매우 느려서 양산 공정에 적용하기가 어렵다. Specifically, the polishing selectivity of the SiOC film and the SiN thin film in the CMP process is generally lower than the polishing selectivity of the SiO 2 film and the SiN film that has been used as the interlayer insulating film. That is, when polishing a SiO 2 film by using a ceria slurry, the polishing selectivity with the SiN film is high, so that full polishing is possible using the SiN film as a polishing stopper film. Full polishing cannot be performed using the film as a polishing stop film. In addition, when the ceria slurry is used, the polishing rate of the SiOC film is very slow, and thus it is difficult to apply to the mass production process.
때문에, 실리카(silica) 슬러리를 사용한 시간 조절에 의한 저스트(just) 연마 정도가 적용이 가능하다. 그러나, 상기 저스트 연마를 적용할 경우에는 상기 연마에 따른 연마 종말점의 검출 등을 용이하게 진행하지 못하기 때문에 불량이 빈번하게 발생한다. Therefore, the just grinding degree by time control using a silica slurry is applicable. However, when the just polishing is applied, defects frequently occur because it is not easy to detect the polishing endpoint due to the polishing.
따라서, 상기 SiOC막은 낮은 유전 상수를 가짐에도 불구하고 상기 연마에 대한 한계로 인하여 공정에 적용하기가 어렵다.Therefore, the SiOC film has a low dielectric constant but is difficult to apply to the process due to the limitation on the polishing.
본 발명의 제1 목적은, 낮은 유전 상수를 갖고 갭필 특성이 우수한 박막을 단차부에 의한 리세스에 적층시키기 위한 반도체 장치의 박막 형성 방법을 제공하는데 있다.A first object of the present invention is to provide a method for forming a thin film of a semiconductor device for laminating a thin film having a low dielectric constant and excellent gap fill characteristics to a recess by a stepped portion.
본 발명의 제2 목적은, 배선 사이에 낮은 유전 상수를 갖고 갭필 특성이 우수한 층간 절연막을 형성하는 방법을 제공하는데 있다.A second object of the present invention is to provide a method for forming an interlayer insulating film having a low dielectric constant and excellent gap fill characteristics between wirings.
본 발명의 제3 목적은, 유전 상수를 갖고 갭필 특성이 우수한 층간 절연막을을 평탄화하는 방법을 제공하는데 있다.It is a third object of the present invention to provide a method of planarizing an interlayer insulating film having a dielectric constant and excellent in gap fill characteristics.
상기 제1 목적을 달성하기 위한 본 발명의 방법은, 단차부를 갖는 기판 상에, 메틸-실란(methyl-silane)계 가스와 하이드로겐 퍼옥사이드(hydrogen peroxide)를 반응 가스로 사용하여 상기 단차부에 의해 생기는 리세스 내를 대부분 매립하는 SiOC막을 형성한다. 상기 SiOC막 상에, 실란계 가스와 하이드로겐 퍼옥사이드를 반응 가스로 사용하여 상기 단차부의 상부 표면보다 높게 SiO2막을 형성한다. 이어서, 상기 단차부의 상부 표면이 노출되는 부위까지 상기 SiO2막 및 SiOC막을 연마하여 매립 구조물을 형성한다.The method of the present invention for achieving the first object, by using a methyl-silane (methyl-silane) gas and hydrogen peroxide (hydrogen peroxide) as a reaction gas on a substrate having a stepped portion An SiOC film is formed which most of the recesses are formed. On the SiOC film, a SiO 2 film is formed higher than the upper surface of the stepped portion by using a silane gas and a hydrogen peroxide as a reaction gas. Subsequently, the buried structure is formed by polishing the SiO 2 film and the SiOC film to a portion where the upper surface of the stepped portion is exposed.
상기 제2 목적을 달성하기 위한 본 발명의 방법은, 기판 상에, 도전막 패턴 및 질화막 패턴이 적층된 도전성 구조물들을 형성한다. 상기 도전성 구조물들이 형성되어 있는 기판 상에, 메틸-실란(methyl-silane)계 가스와 하이드로겐 퍼옥사이드(hydrogen peroxide)를 반응 가스로 사용하여 상기 도전성 구조물들 사이의 리세스 내를 대부분 매립하는 SiOC막을 형성한다. 상기 SiOC막 상에, 실란계 가스와 하이드로겐 퍼옥사이드를 반응 가스로 사용하여 상기 도전성 구조물들의 상부 표면보다 높게 SiO2막을 형성한다. 상기 도전성 구조물들의 상부 표면이 노출되도록 상기 SiO2막을 연마하여 상기 도전성 구조물들 사이에는 상기 SiOC막 및 잔여 SiO2막으로 채워지는 층간 절연막을 형성한다. The method of the present invention for achieving the second object, to form a conductive structure in which a conductive film pattern and a nitride film pattern is laminated on a substrate. On the substrate on which the conductive structures are formed, SiOC which mostly fills the recesses between the conductive structures using methyl-silane-based gas and hydrogen peroxide as a reaction gas. To form a film. On the SiOC film, a silane gas and a hydrogen peroxide are used as a reaction gas to form an SiO 2 film higher than the upper surface of the conductive structures. The SiO 2 film is polished to expose the top surfaces of the conductive structures, thereby forming an interlayer insulating film filled with the SiOC film and the remaining SiO 2 film between the conductive structures.
상기 SiOC막과 상기 SiO2막은 인-시튜(in-situ)로 형성할 수 있다. The SiOC film and the SiO 2 film may be formed in-situ.
상기 제3 목적을 달성하기 위한 본 발명의 방법은, 챔버 내에, 도전막과 질화막의 적층구조를 가진 도전 패턴들이 형성된 웨이퍼를 로딩한다. 상기 챔버 내에 메틸-실란(methyl-silane)계 가스와 하이드로겐 퍼옥사이드(hydrogen peroxide)를 반응 가스로 공급하여, 상기 도전 패턴들 사이의 공간부를 SiOC막으로 대부분 채운다. 상기 챔버 내에 상기 하이드로겐 퍼옥사이드 가스가 공급된 상태로 유지하면서 상기 메틸-실란계 가스의 공급을 중단하고 실란계 가스를 공급하여, 상기 결과물 상에 SiO2막을 형성한다. 이어서, 상기 질화막과 상기 SiO2막의 선택비에 따른 슬러리를 사용하여 상기 SiO2막을 풀 화학 기계적 연마방법으로 연마하여 상기 웨이퍼의 표면을 평탄화한다.According to the method of the present invention for achieving the third object, a wafer in which a conductive pattern having a laminated structure of a conductive film and a nitride film is loaded is loaded into a chamber. A methyl-silane-based gas and hydrogen peroxide are supplied as a reaction gas into the chamber, and most of the space between the conductive patterns is filled with an SiOC film. While maintaining the hydrogen peroxide gas in the chamber, the supply of the methyl-silane gas is stopped and the silane gas is supplied to form a SiO 2 film on the resultant product. Subsequently, the surface of the wafer is planarized by polishing the SiO 2 film by a full chemical mechanical polishing method using a slurry according to the selectivity ratio between the nitride film and the SiO 2 film.
이와 같이, 본 발명에 의하면, 상기 단차부에 의한 리세스 내의 매립 구조물은 낮은 유전 상수를 갖는 상기 SiOC막으로 형성하고, 상기 SiOC막 상에는 연마에 대한 희생막으로서 SiO2막을 형성한다. 따라서, 기생 케패시터를 감소하면서 이 후에 수행되는 연마 공정 시에 연마 속도를 증가시킬 수 있다. 그리고, 연마 선택비가 있는 슬러리를 사용함으로서 상기 SiO2막을 풀 화학 기계적 연마에 의해 평탄화할 수 있다. 또한, 상기 SiOC막과 SiO2막의 형성시에 동일 챔버 내에서 진행할 수 있어 공정이 단순해진다. As described above, according to the present invention, the buried structure in the recess by the stepped portion is formed of the SiOC film having a low dielectric constant, and an SiO 2 film is formed on the SiOC film as a sacrificial film for polishing. Thus, it is possible to reduce the parasitic capacitors while increasing the polishing rate in the subsequent polishing process. The SiO 2 film can be planarized by full chemical mechanical polishing by using a slurry having a polishing selectivity. Further, the formation of the SiOC film and the SiO 2 film can proceed in the same chamber, thereby simplifying the process.
이하, 본 발명에 박막 형성 방법에 대하여 설명하기로 한다.Hereinafter, the thin film forming method of the present invention will be described.
단차부를 갖는 기판을 제공한다. 상기 단차부는 예컨대, 게이트 구조물에 의 한 단차부, 금속 패턴에 의한 단차부 또는 트렌치에 의한 단차부 등을 들 수 있다. 상기 단차부를 이루는 구조물의 최상부막은 후속의 연마 공정 시에 저지막으로 사용되는 실리콘 질화막이 형성되어 있다. A substrate having a stepped portion is provided. The stepped portion may be, for example, a stepped portion by a gate structure, a stepped portion by a metal pattern, or a stepped portion by a trench. The uppermost film of the structure forming the stepped portion is formed with a silicon nitride film used as a stop film in a subsequent polishing process.
상기 단차부를 갖는 기판 상에, 메틸-실란계(methyl-silane)계 가스와 하이드로겐 퍼옥사이드(hydrogen peroxide, H2O2)를 화학 반응시켜 SiOC막을 형성한다. 상기 메틸 실란계 가스는 CH3SiH3가스를 포함한다. On the substrate having the stepped portion, a methyl-silane-based gas and a hydrogen peroxide (H 2 O 2 ) are chemically reacted to form an SiOC film. The methyl silane-based gas includes a CH 3 SiH 3 gas.
상기 화학 반응 시에 상기 기판은 0℃ 정도의 저온을 유지한다. 상기 공정에 의하면, 상기 단차부에 의해 형성되는 리세스의 저면에 형성되는 SiOC막의 두께는 상기 단차부의 측면 및 상기 단차부를 이루는 구조물의 상부면에 형성되는 SiOC막의 두께보다 더 두껍다. 즉, 상기 SiOC막은 상기 단차부에 의해 형성되는 리세스 내로 플로우하여 상기 리세스가 먼저 매립되는 형태로 증착된다. 이러한 매립 특성 때문에, 상기 SiOC막은 상기 단차부에 의해 형성되는 리세스가 좁고 깊더라도 상기 리세스 내를 보이드 없이 채울 수 있다. The substrate maintains a low temperature of about 0 ℃ during the chemical reaction. According to the above process, the thickness of the SiOC film formed on the bottom of the recess formed by the stepped portion is thicker than the thickness of the SiOC film formed on the side surface of the stepped portion and the top surface of the structure forming the stepped portion. That is, the SiOC film flows into the recess formed by the stepped portion so that the recess is buried first. Because of this buried property, the SiOC film can fill the recesses without voids even if the recesses formed by the stepped portions are narrow and deep.
상기 SiOC막은 상기 리세스 내를 부분적으로 채우도록 형성한다. 즉, 상기 SiOC막의 표면은 상기 리세스 내의 중심 부위가 다소 움푹 들어가는 형태가 된다. 구체적으로, 상기 SiOC막은 상기 리세스 깊이의 70% 이상 채우도록 형성하는 것이 바람직하다. 그리고, 상기 단차부가 도전성 구조물에 의한 것이라면, 상기 SiOC막은 상기 도전성 구조물 내에 포함되어 있는 도전성 패턴의 상부면보다 더 높게 매립하는 것이 바람직하다. The SiOC film is formed to partially fill the recess. That is, the surface of the SiOC film has a form in which a central portion of the recess is slightly recessed. Specifically, the SiOC film is preferably formed to fill at least 70% of the recess depth. And, if the step is due to the conductive structure, the SiOC film is preferably buried higher than the upper surface of the conductive pattern contained in the conductive structure.
이어서, 상기 SiOC막 상에 실란계 가스와 하이드로겐 퍼옥사이드를 반응 가스로 사용하여 상기 단차부를 이루는 구조물의 상부 표면보다 높게 SiO2막을 형성한다. 상기 실란계 가스는 SiH4 가스를 포함한다. 상기 방법에 의해 형성되는 SiO2막은 상기 리세스 부위에서 상기 SiOC막이 채워져 있지 않은 부분이 상기 단차부를 이루는 구조물의 상부면보다 더 두껍게 형성된다. 따라서, 상기 SiO2막의 표면은 비교적 평탄하게 형성된다. Subsequently, a SiO 2 film is formed on the SiOC film using a silane gas and a hydrogen peroxide as a reaction gas, which is higher than the upper surface of the structure forming the stepped portion. The silane-based gas includes SiH 4 gas. The SiO 2 film formed by the method is thicker than the upper surface of the structure that forms the stepped portion of the recess in which the SiOC film is not filled. Thus, the surface of the SiO 2 film is formed relatively flat.
상기 SiO2막은 상기 단차부를 이루는 구조물의 상부면으로부터 약 2,000 내지 8,000Å 정도의 두께를 갖도록 형성한다. The SiO 2 film is formed to have a thickness of about 2,000 to 8,000 으로부터 from an upper surface of the structure forming the stepped portion.
상기 SiO2막은, 상기 SiOC막을 형성한 후 동일 챔버 내에서 인-시튜로 형성할 수 있다. 상기 SiOC막 및 SiO2막을 인-시튜로 형성하는 경우 공정이 단순화되는 효과가 있다. 또한, 상기 SiOC막과 SiO2막 사이가 명확히 경계되지 않아서, 상기 계면에서 막의 접촉 특성이 향상되는 특성이 있다. The SiO 2 film may be formed in-situ in the same chamber after the SiOC film is formed. When the SiOC film and the SiO 2 film are formed in-situ, the process is simplified. In addition, since there is no clear boundary between the SiOC film and the SiO 2 film, the contact property of the film is improved at the interface.
또는, 상기 SiO2막은 상기 SiOC막을 형성한 후 다른 챔버 내에서 익스-시튜로 형성할 수 있으나, 이는 공정이 복잡해 지므로 바람직하지는 않다.Alternatively, the SiO 2 film may be formed ex-situ in another chamber after the SiOC film is formed, but this is not preferable because the process becomes complicated.
이어서, 상기 단차부의 상부 표면이 노출되는 부위까지 상기 SiO2막 및 SiOC막을 화학 기계적으로 연마하여 상기 단차부의 리세스 내에 상기 SiOC막 및 잔여 SiO2막을 갖는 매립 구조물을 형성한다.Subsequently, the SiO 2 film and the SiOC film are chemically polished to a portion where the upper surface of the stepped portion is exposed to form a buried structure having the SiOC film and the remaining SiO 2 film in the recess of the stepped portion.
상기 단차부의 상부면에는 실리콘 질화막이 형성되어 있으므로, 상기 연마 공정은 SiN박막과 SiO2막의 연마 선택비가 높은 조건하에서 수행한다. 즉, 상기 연마 공정은 세리아 슬러리를 사용하여 수행한다. 이 때, 상기 SiO2막을 연마에 따른 희생막으로 사용하기 때문에, 상기 세리아 슬러리를 사용하더라도 상기 SiO2막의 연마 속도가 높다. 또한, 상기 세리아 슬러리를 사용함에 따라 상기 SiO2막은 풀 화학 기계적 연마 공정에 의해 평탄화학 수 있다. Since the silicon nitride film is formed on the upper surface of the stepped portion, the polishing process is performed under the condition that the polishing selectivity of the SiN thin film and the SiO 2 film is high. In other words, the polishing process is performed using a ceria slurry. At this time, since the SiO 2 film is used as a sacrificial film according to polishing, the polishing rate of the SiO 2 film is high even when the ceria slurry is used. In addition, as the ceria slurry is used, the SiO 2 film may be planarized by a full chemical mechanical polishing process.
상기 방법에 의하면, 상기 단차부 사이의 리세스에 형성되는 매립물로서 SiOC막으로 형성하고, 상기 SiOC막 상에는 연마에 대한 희생막으로서 SiO2막을 형성할 수 있다. 따라서, 기생 케패시터를 감소하면서 이 후에 SiO2막을 선택적 연마할 수 있으며 연마 속도도 증가시킬 수 있다. 또한, 상기 SiOC막과 SiO2막의 형성시에 동일 챔버 내에서 진행할 수 있어 공정이 단순해진다. According to the above method, the buried material formed in the recess between the stepped portions may be formed of an SiOC film, and the SiO 2 film may be formed on the SiOC film as a sacrificial film for polishing. Thus, it is possible to selectively polish the SiO 2 film and increase the polishing rate while reducing the parasitic capacitor. Further, the formation of the SiOC film and the SiO 2 film can proceed in the same chamber, thereby simplifying the process.
상기 박막 형성 방법은 낮은 유전 상수를 요구하는 층간 절연막 등과 같은 구조물에 상기 방법을 적극적으로 응용할 수 있다. The thin film forming method may be actively applied to a structure such as an interlayer insulating film requiring a low dielectric constant.
이하, 첨부한 도면을 참조하여 본 발명의 박막 형성 방법을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the thin film formation method of the present invention.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 박막 형성 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a thin film of a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(10) 상에 도전성 패턴(12) 및 하드 마스크 패턴(14)이 적층된 도전성 구조물(16)들을 형성한다. 상기 반도체 기판(10) 상이라는 용어는 기판(10) 표면의 상부면 또는 기판(10)에 형성되어 있는 구조물들의 상부면을 모두 포함할 수 있다. Referring to FIG. 1A,
구체적으로, 반도체 기판(10)상에 도전막 및 하드 마스크막을 형성한다. 상기 하드 마스크막은 SiO2막과 연마 선택비를 갖는 실리콘 질화물로 형성할 수 있다. 상기 하드 마스크막을 사진 식각 공정에 의해 패터닝하여 하드 마스크 패턴(14)을 형성한다. 상기 하드 마스크 패턴(14)을 식각 마스크로 상기 도전막을 식각하여 도전성 패턴(12)을 형성한다.Specifically, a conductive film and a hard mask film are formed on the
상기 도전성 패턴(12)은 비트 라인과 같은 배선 라인 또는 트랜지스터의 게이트 전극 등을 포함할 수 있다. 상기 도전성 패턴(12)은 금속 물질로 형성되거나 또는 불순물이 도핑된 폴리실리콘 물질로 형성할 수 있다. 이 때, 상기 하드 마스크 패턴(14)은 후속의 연마 공정 시에 연마 저지막으로도 사용된다. The
이어서, 상기 도전성 구조물(16) 및 기판(10)의 표면에 균일한 두께로 스페이서용 실리콘 질화막을 형성한다. 상기 실리콘 질화막을 이방성으로 식각하여, 상기 도전성 구조물(16) 양측면에 실리콘 질화막 스페이서(18)를 형성한다. 상기 실리콘 질화막 스페이서(18)에 의해서, 상기 도전성 구조물(16)들 사이의 갭(gap)의 사이즈는 더욱 축소된다. Subsequently, a silicon nitride film for a spacer is formed on the surfaces of the
도 1b를 참조하면, 상기 도전성 구조물(16)이 형성되어 있는 기판 상에, 메틸-실란(methyl-silane)과 하이드로겐 퍼옥사이드(hydrogen peroxide)를 반응 가스 로 사용하여 SiOC막(20)을 형성한다. 상기 SiOC막(20)은 상기 도전성 구조물(16) 사이의 갭을 부분적으로 매립하도록 형성한다. 이 때, 상기 SiOC막(20)의 표면은 상기 도전성 구조물(16) 사이의 갭 내에서 중심 부위가 다소 움푹 들어가는 형태가 된다. Referring to FIG. 1B, an
상기 SiOC막(20)의 공정 조건에 대해 더욱 구체적으로 설명한다. Process conditions of the
증착 챔버 내에 상기 도전성 구조물(16)이 형성되어 있는 기판(10)을 인입한다. 이 때, 상기 증착 챔버는 약 1000mTorr의 압력을 유지한다. 상기 증착 챔버 내로 반응 가스를 제공하기 위한 샤워 헤드는 약 100℃의 온도를 유지한다. 그리고, 상기 기판의 온도는 약 0℃의 온도를 유지한다. 이어서, 상기 조건을 갖는 챔버 내에 상기 메틸-실란 가스를 70 내지 100sccm의 유량으로 제공한다. 그리고, 상기 하이드로겐 퍼옥사이드는 0.5 내지 1g/min 정도로 제공한다. The
상기 조건에 의해 형성되는 SiOC막(20)은 약 3.0 이하의 비교적 낮은 유전 상수를 갖는다. 따라서, 상기 SiOC막(20)으로 상기 도전성 구조물(16) 사이를 매립하는 경우 기생 케패시턴스를 감소시킬 수 있다. 상기 기생 케패시턴스를 효과적으로 감소시키기 위해서, 상기 갭 내에 채워지는 상기 SiOC막(20)은 상기 도전성 구조물(16) 내에 포함되어 있는 도전성 패턴(12)의 상부면보다 더 높게 되도록 하는 것이 바람직하다. 또한, 상기 SiOC막(20)은 상기 갭의 높이의 70% 이상을 매립하도록 하는 것이 바람직하다. The
상기와 같이 하이드로겐 퍼옥사이드를 사용하여 증착 공정을 수행하는 경우, 상기 도전성 구조물(16) 사이의 갭부터 먼저 채워지는 형태로 막이 형성된다. 즉, 상기 공정에 의해, 도전성 구조물(16) 사이 갭의 저면부에 형성되는 SiOC막(20)의 두께는 상기 도전성 구조물(16)의 측면부 및 상기 도전성 구조물(16) 상부면에 형성되는 SiOC막(20)의 두께보다 더 두껍다. 따라서, 상기 도전성 구조물(16) 사이의 갭이 깊고 좁더라도, 상기 SiOC막(20)은 상기 갭 내에 용이하게 채워진다. When the deposition process is performed using the hydrogen peroxide as described above, a film is formed in a form that is first filled from the gap between the
도 1c를 참조하면, 상기 SiOC막(20) 상에 상기 실란과 하이드로겐 퍼옥사이드 반응 가스를 유입하여 SiO2막(22)을 형성한다. 상기 SiO2막(22)은 상기 SiOC막(20)에 비해 높은 유전 상수를 가진다. 그리고, 하이드로겐 퍼옥사이드를 반응 가스로 사용하지 않는 일반적인 CVD 공정에 의해 형성되는 SiO2막과 연마 공정 시의 막의 특성이 매우 유사하다. Referring to FIG. 1C, the silane and the hydrogen peroxide reactant gas are introduced onto the
상기 SiO2막(22)의 공정 조건에 대해 더욱 구체적으로 설명한다. Process conditions of the SiO 2 film 22 will be described in more detail.
기판이 인입되어 있는 증착 챔버의 압력은 상기 SiOC막(20)의 형성시와 압력과 동일하거나 낮은 압력으로 유지한다. 예컨대, 상기 증착 챔버의 압력은 약 850mTorr의 압력을 유지한다. 상기 증착 챔버 내로 반응 가스를 제공하기 위한 샤워 헤드는 약 100℃의 온도를 유지한다. 그리고, 상기 기판의 온도는 약 0℃의 온도를 유지한다. 이어서, 상기 조건을 갖는 챔버 내에 상기 실란 가스를 100 내지 140sccm의 유량으로 제공한다. 그리고, 상기 하이드로겐 퍼옥사이드는 0.5 내지 1g/min 정도로 제공한다. 상기 하이드로겐 퍼옥사이드는 상기 SiOC막의 형성시와 동일하거나 더 작은 유량으로 제공할 수 있다. The pressure of the deposition chamber into which the substrate is introduced is maintained at a pressure equal to or lower than that of the
상기 SiO2막(22)의 표면은 상기 도전성 구조물의 표면보다 높게 되도록 형성 한다. 상기 방법에 의해 형성되는 SiO2막(22)은 상기 SiOC막에서 움푹 패여진 부분부터 먼저 채워진다. 따라서, 상기 움푹 패여진 부분에 형성되는 상기 SiO2막(22)은 상기 구조물 상부면에 형성되는 SiO2막(22)보다 더 두껍다. 때문에, 상기 SiO2막(22)은 표면이 비교적 평탄하게 형성된다. The surface of the SiO 2 film 22 is formed to be higher than the surface of the conductive structure. The SiO 2 film 22 formed by the above method is filled first from the recessed portion of the SiOC film. Thus, the SiO 2 film 22 formed in the recessed portion is thicker than the SiO 2 film 22 formed on the upper surface of the structure. Therefore, the SiO 2 film 22 is formed with a relatively flat surface.
상기 SiO2막(22)은 후속의 연마 공정시에 실리콘 질화막과 연마 선택비를 가지면서 연마 속도를 증가시키기 위해 선택된 연마 희생막이다. 때문에, 상기 연마 공정을 수행하여 소정 지점까지 상기 SiO2막(22)을 정확히 연마할 수 있도록 일정 두께를 가져야 한다. 구체적으로, 상기 SiO2막(22)은 상기 도전성 구조물의 상부면으로부터 약 2,000 내지 8,000Å 정도의 두께를 갖도록 형성한다. The SiO 2 film 22 is a polishing sacrificial film selected to increase the polishing rate while having a polishing selectivity with a silicon nitride film in a subsequent polishing process. Therefore, the polishing process must have a certain thickness so as to accurately polish the SiO 2 film 22 to a predetermined point. Specifically, the SiO 2 film 22 is formed to have a thickness of about 2,000 to 8,000 으로부터 from the upper surface of the conductive structure.
상기 SiO2막(22)은, 상기 SiOC막(20)을 형성한 후 동일 챔버 내에서 인-시튜로 형성하는 것이 바람직하다. 도 2는 인시튜로 상기 막들을 형성할 시의 가스 흐름을 보여준다.The SiO 2 film 22 is preferably formed in-situ in the same chamber after the
도 2를 참조하면, 상기 기판(10)상에 메틸-실란(CH3SiH3)과 하이드로겐 퍼옥사이드(H2O2)를 반응 가스로 사용하여 상기 도전성 구조물 사이의 갭을 부분적으로 매립하는 SiOC막(20)을 형성한 이 후(A)에, 상기 하이드로겐 퍼옥사이드(H2O2)는 계속 유입하는 상태에서, 메틸-실란 가스의 유입을 중지하고 실란 가스를 유입(B)한다.Referring to FIG. 2, the gap between the conductive structures is partially filled using methyl-silane (CH 3 SiH 3 ) and hydrogen peroxide (H 2 O 2 ) as a reaction gas on the
상기와 같이 동일 챔버 내에서 가스의 흐름을 달리하여 인시튜로 SiOC막(20) 및 SiO2막(22)을 형성할 수 있다. 때문에, 막 형성 공정이 매우 단순화되는 장점이 있다. 또한, 상기 SiOC막(20) 및 SiO2막(22)을 형성하는 동안 기판이 외부에 노출되지 않으므로 상기 SiOC막(20)과 SiO2막(22) 사이 계면에 원하지 않는 반응물 등의 생성을 최소화할 수 있다. 이로 인해, 상기 SiOC막(20)과 SiO2막(22) 사이 계면의 접촉 특성이 향상되는 특성이 있다. As described above, the
종래 기술들과 비교하여 보면 미합중국 특허 제 6,300,219호에서, 상기 트랜치의 종횡비를 낮추도록 상기 트랜치 내에 실라놀 물질을 부분적으로 매몰하고, 이 후에 트랜치 내에 HDP공정에 의한 절연막을 형성하는 방법이 개시되어 있다. 그러나, 상기 트랜치 내에 형성되는 실라놀 물질은 저면부가 평탄하게 형성되지 않고 움푹 패여진 형태를 갖게된다. 때문에, 상기 평탄하지 못한 실라놀 물질상에 HDP 공정에 의해 절연막을 형성할 경우, 계면에서의 접촉 특성이 매우 좋지 못하게 된다. 또한, 공정이 매우 복잡해지므로 공정 시간이 지연되는 문제가 있다. Compared with the prior arts, US Pat. No. 6,300,219 discloses a method of partially embedding silanol material in the trench to lower the aspect ratio of the trench, and then forming an insulating film in the trench by an HDP process. . However, the silanol material formed in the trench has a shape in which the bottom portion is not flat and is recessed. Therefore, when the insulating film is formed on the uneven silanol material by the HDP process, the contact characteristics at the interface become very poor. In addition, there is a problem that the process time is delayed because the process becomes very complicated.
도 1d를 참조하면, 상기 도전성 구조물(16)의 상부 표면이 노출되도록 상기 SiO2막(22)을 연마하여 상기 도전성 구조물(16)들 사이에는 상기 SiOC막(20a) 및 잔여 SiO2막(22a)으로 채워지는 층간 절연막을 형성한다. Referring to FIG. 1D, the SiO 2 film 22 is polished to expose the upper surface of the
상기 연마 공정은 세리아 슬러리를 사용하여 수행한다. 상기 세리아 슬러리는 알려진 바와 같이 SiN막과 SiO2막 간의 연마 선택비가 높다. 때문에, 상기 세리 아 슬러리를 사용하는 경우 상기 SiO2 막의 풀 화학 기계적 연마가 가능하다. 즉, 상기 SiO2 막의 풀 화학 기계적 연마를 수행하면, 상기 도전성 구조물에 포함된 하드 마스크 패턴에서 연마가 저지되어 평탄화 공정이 용이해진다. The polishing process is carried out using a ceria slurry. The ceria slurry, as known, has a high polishing selectivity between the SiN film and the SiO 2 film. Therefore, full chemical mechanical polishing of the SiO 2 film is possible when the ceria slurry is used. That is, when full chemical mechanical polishing of the SiO 2 film is performed, polishing is prevented from the hard mask pattern included in the conductive structure, thereby facilitating the planarization process.
상기 설명한 공정을 수행하여, 상기 도전성 구조물 사이는 유전 상수가 낮은 SiOC막을 보이드 없이 형성할 수 있다. 그러므로, 상기 도전성 구조물들 간에 발생되는 기생 케패시턴스를 최소화할 수 있어 반도체 장치의 응답 속도를 증가시킬 수 있다. 또한, 상기 SiOC 상에는 인시튜로 연마 희생막인 SiO2막을 형성할 수 있다. 따라서, 안정된 조건으로 소정의 연마 종말점까지 연마 공정을 수행할 수 있다. By performing the above-described process, a SiOC film having a low dielectric constant can be formed without voids between the conductive structures. Therefore, parasitic capacitance generated between the conductive structures can be minimized, thereby increasing the response speed of the semiconductor device. In addition, an SiO 2 film, which is a polishing sacrificial film, may be formed on the SiOC in situ. Therefore, the polishing process can be performed up to a predetermined polishing end point under stable conditions.
비교 실험 1Comparative Experiment 1
낮은 유전 상수(low-k)를 갖는 상기 SiOC막에 대하여 연마 속도를 비교하였다. The polishing rates were compared for the SiOC films with low dielectric constant (low-k).
기판 상에 SiOC막을 형성하였다. 이 때, 상기 SiOC막의 형성 조건은 다음과 같다. An SiOC film was formed on the substrate. At this time, the formation conditions of the SiOC film are as follows.
상기 조건에 의해 형성된 SiOC막을 질화막과 산화막간의 선택비를 갖는 세리아 슬러리를 사용하여 연마하였다. 이 때, 상기 SiOC막은 약 700Å/min의 연마 속도를 나타내었다. The SiOC film formed under the above conditions was polished using a ceria slurry having a selectivity ratio between the nitride film and the oxide film. At this time, the SiOC film exhibited a polishing rate of about 700 GPa / min.
또한, 상기 조건에 의해 형성된 SiOC막을 질화막과 산화막간의 선택비가 없는 실리카 슬러리를 사용하여 연마하였다. 이 때, 상기 SiOC막은 약 1,900Å/min의 연마 속도를 나타내었다. In addition, the SiOC film formed under the above conditions was polished using a silica slurry with no selectivity between the nitride film and the oxide film. At this time, the SiOC film exhibited a polishing rate of about 1,900 Å / min.
상기 결과에서 보여지듯이, 상기 SiOC막을 세리아 슬러리를 사용하여 연마하는 경우 연마 속도가 상대적으로 느리다. 때문에, 상기 SiOC막을 연마 희생막으로 사용하는 것은 부적합하다. As can be seen from the above results, the polishing rate is relatively slow when the SiOC film is polished using a ceria slurry. Therefore, it is inappropriate to use the SiOC film as the polishing sacrificial film.
비교 실험 2Comparative Experiment 2
일반적은 유전 상수(standard-k)를 갖는 상기 SiO2막에 대하여 연마 속도를 비교하였다. Polishing rates were compared for the SiO 2 films, which generally had a dielectric constant (standard-k).
기판 상에 SiO2막을 형성하였다. 이 때, 상기 SiO2막의 형성 조건은 다음과 같다.An SiO 2 film was formed on the substrate. At this time, the formation conditions of the SiO 2 film is as follows.
상기 조건에 의해 형성된 SiO2막을 질화막과 산화막간의 선택비를 갖는 세리아 슬러리를 사용하여 연마하였다. 이 때, 상기 SiO2막은 약 1,829Å/min의 연마 속도를 나타내었다. The SiO 2 film formed under the above conditions was polished using a ceria slurry having a selectivity ratio between the nitride film and the oxide film. At this time, the SiO 2 film exhibited a polishing rate of about 1,829 dl / min.
또한, 상기 조건에 의해 형성된 SiO2막을 질화막과 산화막간의 선택비가 없는 실리카 슬러리를 사용하여 연마하였다. 이 때, 상기 SiO2막은 약 1,802Å/min의 연마 속도를 나타내었다. In addition, the SiO 2 film formed under the above conditions was polished using a silica slurry with no selectivity between the nitride film and the oxide film. At this time, the SiO 2 film exhibited a polishing rate of about 1,802 Pa / min.
상기 결과에서 보여지듯이, 상기 SiO2막은 세리아 슬러리를 사용하더라도 양산 공정에 적용 가능할 정도로 빠른 연마 속도를 나타내었다. 즉, 상기 조건에 의해 형성되는 SiO2막을 연마 희생막으로 적용하는 경우에 후속 연마 공정 시에 매우 유리함을 알 수 있다. As can be seen from the above results, the SiO 2 film exhibited a polishing rate fast enough to be applicable to the mass production process even with the use of ceria slurry. That is, when the SiO 2 film formed under the above conditions is applied as the polishing sacrificial film, it can be seen that it is very advantageous in the subsequent polishing process.
비교 실험 3Comparative Experiment 3
상기 연마를 실시한 이 후에 기판의 각 영역별로 산화막(Tox)의 두께 변화 범위를 살펴보았다. After the polishing, the thickness variation range of the oxide film Tox was examined for each region of the substrate.
상기 SiO2막을 세리아 슬러리를 사용하여 연마한 이 후에, SiO2막의 두께 변화 범위는 약 197Å으로 나타났다. After polishing the SiO 2 film using a ceria slurry, the thickness change range of the SiO 2 film was found to be about 197 kPa.
또한, 상기 SiOC막을 세리아 슬러리를 사용하여 연마한 이 후에, SiOC막의 두께 변화 범위는 약 580Å으로 나타났다. In addition, after polishing the SiOC film using a ceria slurry, the thickness change range of the SiOC film was found to be about 580 mm 3.
상기 결과에 의하면, 실리카 슬러리를 사용하는 경우 SiOC막의 연마 속도는 양호하나, 상기 산화막의 두께 변화 범위가 커서 공정에 적용하기가 어려움을 알 수 있다. 또한, 상기 SiO2막을 세리아 슬러리를 사용하여 연마하는 경우 산화막의 두께 변화 범위가 상대적으로 작다. 따라서, 연마 후에 균일한 박막을 수득할 수 있음을 알 수 있다. According to the above results, when the silica slurry is used, the polishing rate of the SiOC film is good, but it can be seen that it is difficult to apply to the process because the thickness change range of the oxide film is large. In addition, when the SiO 2 film is polished using a ceria slurry, the thickness variation range of the oxide film is relatively small. Thus, it can be seen that a uniform thin film can be obtained after polishing.
따라서, 본 발명의 방법 즉, 낮은 유전 상수를 갖는 SiOC막을 적층한 후, 연 마에 따른 희생막으로서 일반적인 유전 상수를 갖는 SiO2막을 적층함으로서 상기 매립 구조물로서 낮은 유전 상수를 갖는 SiOC막의 채택이 가능하다.Therefore, the method of the present invention, that is, by laminating a SiOC film having a low dielectric constant, and then laminating a SiO 2 film having a general dielectric constant as a sacrificial film according to polishing, it is possible to adopt a SiOC film having a low dielectric constant as the buried structure. .
이와 같이, 본 발명에 의하면, 낮은 유전 상수를 갖는 SiOC막을 반도체 장치의 제조에 용이하게 적용할 수 있다. 때문에, 낮은 유전 상수를 요구하는 층간 절연막 등과 같은 구조물에 본 발명의 방법을 적극적으로 응용할 수 있다.As described above, according to the present invention, a SiOC film having a low dielectric constant can be easily applied to the manufacture of a semiconductor device. Therefore, the method of the present invention can be actively applied to a structure such as an interlayer insulating film or the like requiring a low dielectric constant.
따라서, 본 발명의 방법은 반도체 장치의 제조에 따른 신뢰도를 향상시키는 효과가 기대된다.Therefore, the method of the present invention is expected to improve the reliability of the manufacture of the semiconductor device.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
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