KR100542318B1 - Field emission display device and method for manufacturing the same - Google Patents

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Abstract

본 발명은 전계 방출 표시 소자 및 그 제조방법이 개시된다. 개시된 본 발명은, (a)캐소드 기판 상에 스트라이프 형태로 캐소드 전극을 형성하는 단계; (b)상기 캐소드 전극이 형성된 캐소드 기판 상에 게이트 절연막을 형성하는 단계; (c)상기 게이트 절연막 상부에 상기 캐소드 전극과 교차되도록 게이트 전극을 형성하는 단계; (d)상기 게이트 전극과 캐소드 전극의 교차 부위의 게이트 전극 및 게이트 절연막을 소정 부분 패터닝하여 상기 캐소드 전극이 노출되도록 홀을 형성하는 단계; (e)상기 홀 내부 각각에 팁을 형성하는 단계; (f)상기 팁이 형성된 캐소드 전극과 게이트 전극의 교차 부위를 감싸도록 매트릭스 형태로 절연성 페이스트 라인을 형성하는 단계; 및 (g)상기 절연성 페이스트 상부에 도전성 페이스트 라인을 형성하는 단계를 포함한다.The present invention discloses a field emission display device and a method of manufacturing the same. The disclosed invention comprises the steps of: (a) forming a cathode electrode in the form of a stripe on the cathode substrate; (b) forming a gate insulating film on the cathode substrate on which the cathode electrode is formed; (c) forming a gate electrode on the gate insulating layer to intersect the cathode electrode; (d) forming a hole to expose the cathode electrode by partially patterning a gate electrode and a gate insulating film at an intersection of the gate electrode and the cathode electrode; (e) forming a tip in each of the holes; (f) forming an insulating paste line in a matrix form so as to surround an intersection of the cathode and gate electrode on which the tip is formed; And (g) forming a conductive paste line on the insulating paste.

Description

전계 방출 표시 소자 및 그 제조방법{FIELD EMISSION DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}FIELD EMISSION DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME

도 1은 종래의 전계 방출 표시 소자의 단면도.1 is a cross-sectional view of a conventional field emission display device.

도 2는 종래의 다른 기술에 따른 전계 방출 표시 소자의 캐소드 기판 단면도.2 is a cross-sectional view of a cathode substrate of a field emission display device according to another conventional technique.

도 3a 및 도 3b는 본 발명에 따른 전계 방출 표시 소자의 캐소드 기판을 나타낸 사시도.3A and 3B are perspective views illustrating a cathode substrate of a field emission display device according to the present invention;

도 4는 도 3b의 x-x'선으로 절단하여 나타낸 캐소드 기판의 단면도.4 is a cross-sectional view of the cathode substrate taken along the line x-x 'of FIG. 3b.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

21 - 기판 22 - 캐소드 전극21-substrate 22-cathode electrode

23 - 게이트 절연막 24 - 게이트 전극23-gate insulating film 24-gate electrode

25 - 금속팁 27 - 절연성 페이스트 라인25-metal tip 27-insulating paste line

28 - 도전성 페이스트 라인28-conductive paste line

본 발명은 전계 방출 표시 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 전자 집속 특성을 개선할 수 있는 전계 방출 표시 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field emission display device and a method of manufacturing the same, and more particularly, to a field emission display device capable of improving electron focusing characteristics and a method of manufacturing the same.

일반적으로 전계 방출 표시 소자(Field Emission Display device)는 전자총(electron gun), 마이크로 웨이브 튜브(microwave tubes), 이온 소스(ion source), 스캐닝 터널링 마이크로스코프(scanning tunneling microscope)등의 장치에 표시 패널로 이용된다. Field emission display devices are typically used as display panels in devices such as electron guns, microwave tubes, ion sources, scanning tunneling microscopes, and the like. Is used.

이러한 종래의 전계 방출 표시 소자는 도 1에 도시된 바와 같이, 제 1 기판(1: 이하 캐소드 기판)상에 스트라이프 상태로 캐소드 전극(2)이 형성되고, 캐소드 전극(2) 상부에는 캐소드 전극이 소정 부분 노출될 수 있도록 게이트 전극(3)이 배치된다. 노출된 캐소드 전극(2) 상부에는 전자를 방출하는 금속팁(4)이 배치된다.In the conventional field emission display device, as illustrated in FIG. 1, a cathode electrode 2 is formed on a first substrate 1 (hereinafter, a cathode substrate) in a striped state, and a cathode electrode is formed on the cathode electrode 2. The gate electrode 3 is disposed so as to expose a predetermined portion. A metal tip 4 for emitting electrons is disposed on the exposed cathode electrode 2.

이 캐소드 기판(1)과 대향하는 제 2 기판(10:이하 애노드 기판)의 내측면에는 캐소드 전극(2)과 교차하도록 애노드 전극(11)이 투명 도전층으로 형성되고, 애노드 전극(11) 상부에는 캐소드 전극(2)과 교차,대응되는 부분에 R,G,B 형광체(12a,12b,12c)가 배치된다. 또한, 이러한 형광체(12a,12b,12c)의 양측에는 형광체들간을 경계짓도록, 블랙 매트릭스(13)가 형성된다. 아울러, 상하 기판(1,10) 사이에는 스페이서(14)가 개재되어, 기판 사이의 간격을 유지한다. The anode electrode 11 is formed of a transparent conductive layer on the inner surface of the second substrate 10 (hereinafter referred to as an anode substrate) facing the cathode substrate 1 so as to intersect with the cathode electrode 2 and the upper portion of the anode electrode 11. R, G, and B phosphors 12a, 12b, and 12c are disposed at portions that cross and correspond to the cathode electrode 2. In addition, the black matrix 13 is formed on both sides of the phosphors 12a, 12b, and 12c so as to border the phosphors. In addition, a spacer 14 is interposed between the upper and lower substrates 1 and 10 to maintain a gap between the substrates.

이러한 구성을 갖는 전계 방출소자는 캐소드 전극(2)의 팁(4)으로부터 방출,가속된 전자는 형광체(12)를 여기시켜서, 발광을 일으킨다.In the field emission device having such a configuration, electrons emitted and accelerated from the tip 4 of the cathode electrode 2 excite the phosphor 12 to generate light.

그러나, 상기한 전계 방출 표시 소자는 다음과 같은 문제점을 지닌다.  However, the field emission display device has the following problems.

상기 캐소드 전극(2)의 팁(4)으로부터 가속된 전자는 상부의 애노드 기판쪽으로 직진하여 대응되는 형광체(12b)를 여기시킬 뿐만 아니라, 그와 인접하는 형광체(12a,12b)까지 여기시키어, 크로스 토크(crosstalk)를 유발한다. 이로 인하여, R,G,B 형광체(12a,12b,12c)가 동시에 발광되어, 전계 방출 표시 소자의 색섞임이 발생되어, 화질 특성이 저하될 뿐만 아니라, 전자 집속 특성 또한 저하된다. The electrons accelerated from the tip 4 of the cathode electrode 2 go straight toward the upper anode substrate to excite the corresponding phosphor 12b as well as to excite the adjacent phosphors 12a and 12b and cross them. Cause crosstalk. As a result, the R, G, and B phosphors 12a, 12b, and 12c emit light at the same time, color mixing of the field emission display element occurs, and not only the image quality characteristic is lowered, but also the electron focusing characteristic is also lowered.

이러한 문제점을 해결하기 위하여, 도 2에 도시된 바와 같이, 게이트 전극 상부에 집속 전극을 형성하는 기술이 제안되었다.In order to solve this problem, as illustrated in FIG. 2, a technique of forming a focusing electrode on the gate electrode has been proposed.

도 2는 캐소드 기판의 캐소드 전극 부분을 확대하여 나타낸 단면도로서, 글래스 기판(31)상에 캐소드 전극 물질, 예를 들어, Cr, Mo, Al, ITO, MoW 등과 같은 금속막을 증착한 다음, 소정 형태로 패터닝하여 캐소드 전극(32)을 형성한다. 그 다음, 캐소드 전극(32) 상부에 게이트 절연막(33)과 게이트 전극층을 순차적으로 적층한 다음, 게이트 전극 물질을 소정 형태 패터닝하여, 게이트 전극(34)을 형성한다. 그 다음, 게이트 전극(32) 및 게이트 절연막(33) 상부에 층간 절연막(35) 및 집속 전극층(36)을 증착한다. 이때, 층간 절연막(35)은 전하의 집속 특성을 향상시키기 위하여 두껍게 형성됨이 바람직하다. 그 다음, 집속 전극층을 소정 부분 패터닝하여, 집속 전극(36)을 형성한 다음, 집속 전극을 마스크로 하여 층간 절연막(35)을 패터닝한다. 그후, 다시 게이트 전극(34)을 마스크로 하여 게이트 절연막(33)을 패터닝하여 홀을 형성한다. 그후, 홀내에 팁(37)을 형성한다.2 is an enlarged cross-sectional view of a cathode electrode portion of a cathode substrate, in which a metal film such as Cr, Mo, Al, ITO, MoW, etc. is deposited on a glass substrate 31, and then a predetermined shape is formed. Patterned to form the cathode electrode 32. Next, the gate insulating layer 33 and the gate electrode layer are sequentially stacked on the cathode electrode 32, and then the gate electrode material is patterned to form a gate electrode 34. Then, the interlayer insulating film 35 and the focusing electrode layer 36 are deposited on the gate electrode 32 and the gate insulating film 33. At this time, the interlayer insulating film 35 is preferably formed thick in order to improve charge focusing characteristics. Next, the focusing electrode layer is partially patterned to form the focusing electrode 36, and then the interlayer insulating film 35 is patterned using the focusing electrode as a mask. Thereafter, the gate insulating film 33 is patterned again using the gate electrode 34 as a mask to form a hole. Thereafter, a tip 37 is formed in the hole.

상기와 같이, 게이트 전극(34) 상부에 집속 전극(36)을 형성하게 되면, 집속 전극(36)에 의하여, 전자 방출시, 해당 셀의 형광체 쪽으로 집속되어, 전자 집속 특성을 크게 개선시킬 수 있다. 하지만, 상기와 같이 집속 전극(36)을 형성하는데는 여러 번의 에칭 공정이 요구되어, 정확한 크기의 홀을 형성하기 어려울뿐만 아니라, 식각 균일도를 조절하기 어렵다. 또한, 여러 번의 에칭 공정으로 소자의 오염이 심해져서 불량이 발생되기 쉽다. As described above, when the focusing electrode 36 is formed on the gate electrode 34, the focusing electrode 36 is focused toward the phosphor of the corresponding cell at the time of electron emission, thereby greatly improving the electron focusing characteristic. . However, forming the focusing electrode 36 as described above requires several etching processes, making it difficult to form holes of the correct size and difficult to adjust the etching uniformity. In addition, the contamination of the device is aggravated by several etching processes, and defects are likely to occur.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 전자의 집속 특성을 향상시킬 수 있는 전계 방출 표시 소자를 제공하는 것이다.Accordingly, an object of the present invention is to solve the above-mentioned conventional problems and to provide a field emission display device capable of improving electron focusing characteristics.

또한, 본 발명의 다른 목적은, 다수번의 식각 공정없이도, 전자의 집속 특성을 개선시킬 수 있는 전계 방출 표시 소자의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a field emission display device capable of improving electron focusing characteristics without a plurality of etching processes.

상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일견지에 따르면, 일정한 간격을 두고 서로 평행하게 대향 배치되는 캐소드 기판과 애노드 기판; 상기 캐소드 기판의 대향면에 스트라이프 형태로 형성되는 복수 개의 캐소드 전극; 상기 캐소드 기판의 대향면 및 캐소드 전극 상부에 상기 캐소드 전극과 교차되도록 스트라이프 형태로 형성되는 복수 개의 게이트 전극; 상기 캐소드 전극과 게이트 전극 사이에 배치되어 상기 캐소드 전극과 게이트 전극을 절연시키는 게이트 절연막; 상기 캐소드 전극과 게이트 전극의 교차부위의, 캐소드 전극 상부에 형성되는 복수 개의 전자 방출용 팁; 및 상기 각각의 캐소드 전극과 게이트 전극의 교차부위를 감싸도록 매트릭스 형태로 형성되는 벽을 포함하며, 상기 벽은 절연성 페이스트 라인과 도전성 페이스트 라인이 적층되어 구성되는 것을 특징으로 한다.In order to achieve the above object of the present invention, in accordance with one aspect of the present invention, a cathode substrate and an anode substrate disposed in parallel to each other at a predetermined interval; A plurality of cathode electrodes formed in a stripe form on opposite surfaces of the cathode substrate; A plurality of gate electrodes formed in a stripe shape on the opposite surface of the cathode substrate and on the cathode electrode to intersect the cathode electrode; A gate insulating layer disposed between the cathode electrode and the gate electrode to insulate the cathode electrode and the gate electrode; A plurality of electron emission tips formed on an upper portion of the cathode electrode at an intersection of the cathode electrode and the gate electrode; And a wall formed in a matrix so as to surround the intersections of the cathode electrodes and the gate electrodes, wherein the walls are formed by stacking insulating paste lines and conductive paste lines.

여기서, 상기 절연성 페이스트 라인 및 도전성 페이스트 라인으로 된 벽은 캐소드 전극과 교차하면서 인접하는 캐소드 전극 사이에 각각 배치되는 제 1 부분과, 상기 제 1 부분과 교차하면서 상기 인접하는 게이트 전극 사이에 각각 배치되는 제 2 부분을 포함한다. 또한, 상기 캐소드 전극은 ITO 물질로 형성됨이 바람직하며, 상기 벽은 절연성 페이스트 라인과 도전성 페이스트 라인이 한 층 이상 반복 적층될 수도 있다.Here, the wall of the insulating paste line and the conductive paste line is disposed between the first portion respectively intersecting the cathode electrode and adjacent to the cathode electrode, and between the adjacent gate electrode intersecting the first portion and respectively. And a second part. In addition, the cathode electrode is preferably formed of an ITO material, and the wall may be repeatedly stacked with one or more insulating paste lines and conductive paste lines.

또한, 본 발명의 다른 견지에 의하면, (a) 캐소드 기판 상에 스트라이프 형태로 배열된 복수 개의 캐소드 전극을 형성하는 단계; (b) 상기 캐소드 전극들이 형성된 캐소드 기판 상에 게이트 절연막을 형성하는 단계; (c) 상기 게이트 절연막 상부에 상기 캐소드 전극과 교차되도록 스트라이프 형태로 배열된 복수 개의 게이트 전극을 형성하는 단계; (d) 상기 게이트 전극들과 캐소드 전극들의 교차 부위의 게이트 전극 및 게이트 절연막을 일정 부분 패터닝하여 상기 캐소드 전극이 노출되도록 홀을 형성하는 단계; (e) 상기 홀 내부 각각에 팁을 형성하는 단계; (f) 상기 팁이 형성된 캐소드 전극과 게이트 전극의 교차 부위를 감싸도록 매트릭스 형태로 절연성 페이스트 라인을 형성하는 단계; 및 (g) 상기 절연성 페이스트 상부에 도전성 페이스트 라인을 형성하는 단계를 포함한다.In addition, according to another aspect of the invention, (a) forming a plurality of cathode electrodes arranged in a stripe form on the cathode substrate; (b) forming a gate insulating film on the cathode substrate on which the cathode electrodes are formed; (c) forming a plurality of gate electrodes arranged in a stripe shape on the gate insulating layer to intersect the cathode electrode; (d) forming a hole to expose the cathode by partially patterning a gate electrode and a gate insulating film at an intersection of the gate electrodes and the cathode electrodes; (e) forming a tip in each of the holes; (f) forming an insulating paste line in a matrix form so as to surround an intersection of the cathode electrode and the gate electrode on which the tip is formed; And (g) forming a conductive paste line on the insulating paste.

여기서, 상기 (f) 및 (g) 단계에서의 절연성 페이스트 라인과 도전성 페이스트 라인은 스크린 프린팅 기법으로 적소에 형성한다. 아울러, 상기 (f) 및 (g) 단계에서의 절연성 페이스트 라인과 도전성 페이스트 라인을 캐소드 기판 상에 형성한 후, 건조 및 소성 공정을 각각 진행함이 바람직하다. 이때, 상기 건조 공정은 50 내지 150℃에서 진행되고, 상기 소성 공정은 300 내지 600℃에서 진행되는 것을 특징으로 한다. 또한, (a)단계에서 캐소드 전극은 ITO 전극으로 형성되는 것을 특징으로 한다. 또한, 상기 (g) 단계 후에, (f) 단계와 (g) 단계를 적어도 한번이상 반복 실시하는 것을 특징으로 한다.Here, the insulating paste lines and the conductive paste lines in the steps (f) and (g) are formed in place by screen printing techniques. In addition, after forming the insulating paste line and the conductive paste line in the (f) and (g) step on the cathode substrate, it is preferable to proceed with the drying and firing step, respectively. At this time, the drying process is carried out at 50 to 150 ℃, the firing process is characterized in that proceeds at 300 to 600 ℃. In addition, in step (a), the cathode electrode is characterized in that formed as an ITO electrode. In addition, after step (g), step (f) and (g) is characterized in that it is carried out at least once or more.

본 발명에 의하면, 캐소드 전극과 게이트 전극의 교차 부위를 감싸도록 매트릭스 형태로 절연성 페이스트 라인 및 도전성 페이스트 라인을 스크린 프린팅 방식으로 형성한다. 이에 따라, 단위 셀이 절연성 페이스트 라인 및 도전성 페이스트 라인이 둘러싸여지므로, 팁으로부터 방출되는 전자들이 인접하는 형광체쪽으로 휘지 않고, 해당 형광체만을 여기, 발광시키게 된다. 따라서, 집속 효율이 크게 개선된다. 더욱이, 절연성 페이스트 라인 및 도전성 페이스트 라인을 별도의 식각 공정없이 스크린 프린팅 기법으로 형성하므로써, 식각으로 인한 문제점들을 해결할 수 있다.According to the present invention, the insulating paste line and the conductive paste line are formed by screen printing in a matrix form so as to surround the intersection of the cathode electrode and the gate electrode. Accordingly, since the unit cell is surrounded by the insulating paste line and the conductive paste line, electrons emitted from the tip do not bend toward the adjacent phosphor, and only the phosphor is excited and emits light. Therefore, the focusing efficiency is greatly improved. Further, by forming the insulating paste line and the conductive paste line by a screen printing technique without a separate etching process, problems due to etching can be solved.

(실시예)(Example)

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

첨부한 도면 도 3a 및 도 3b는 본 발명에 따른 전계 방출 표시 소자의 캐소드 기판을 나타낸 사시도이고, 도 4는 도 3의 x-x'선으로 절단하여 나타낸 캐소드 기판의 단면도이다.3A and 3B are perspective views illustrating a cathode substrate of the field emission display device according to the present invention, and FIG. 4 is a cross-sectional view of the cathode substrate cut along the line x-x 'of FIG. 3.

먼저, 도 3a를 참조하여, 글래스로 된 기판(21) 상부에 ITO(indium tin oxide)막을 증착한 다음, 복수 개의 스트라이프 형태로 패터닝하여, 캐소드 전극(22)을 형성한다. 캐소드 전극(22)은 등간격으로 이격,배치된다. 그후, 캐소드 전극(22)이 형성된 기판(21) 상부에 게이트 절연막(도시되지 않음)을 증착한 다음, 게이트 전극층을 증착한다. 이어, 게이트 전극층을 소정 부분 패터닝하여, 캐소드 전극(22)과 직교하는 복수 개의 스트라이프 형태의 게이트 전극(24)을 형성한다. 그 다음, 게이트 전극(24)과 캐소드 전극(22)의 교차하는 부분에, 캐소드 전극(22)이 소정 부분 오픈되도록 게이트 전극(24) 및 게이트 절연막(도시되지 않음)을 식각하여, 복수 개의 홀을 형성한다. 이어서, 각 홀내에 노출된 캐소드 전극(22)과 콘택되도록, 공지의 방법에 의하여 전자 방출용 팁(25)을 형성한다.First, referring to FIG. 3A, an indium tin oxide (ITO) film is deposited on a glass substrate 21, and then patterned into a plurality of stripes to form a cathode electrode 22. The cathode electrodes 22 are spaced apart at equal intervals. Thereafter, a gate insulating film (not shown) is deposited on the substrate 21 on which the cathode electrode 22 is formed, and then a gate electrode layer is deposited. Subsequently, the gate electrode layer is partially patterned to form a plurality of stripe-shaped gate electrodes 24 orthogonal to the cathode electrode 22. Next, the gate electrode 24 and the gate insulating film (not shown) are etched in a portion where the gate electrode 24 and the cathode electrode 22 intersect so that the cathode electrode 22 is partially opened, and a plurality of holes are formed. To form. Subsequently, the tip 25 for electron emission is formed by a known method so as to contact the cathode electrode 22 exposed in each hole.

다음으로, 도 3b에 도시된 바와 같이, 캐소드 전극(22) 및 게이트 전극(24)이 형성된 캐소드 기판(21) 결과물 상부에 절연성 페이스트(paste) 라인(27)을 형성한다. 이때, 절연성 페이스트 라인(27)은 캐소드 전극(22)과 수직을 이루면서, 인접하는 한쌍의 캐소드 전극(22) 사이에 위치되는 복수 개의 제 1 부분(27a)과, 제 1 부분(27a)과 각각 교차하고 인접하는 한쌍의 게이트 전극(24) 각각 배치된 복수 개의 제 2 부분(27b)을 포함한다. 이에 따라, 절연성 페이스트 라인(27)은 캐소드 전극(22)과 게이트 전극(24)의 교차 부분을 둘러싸도록 매트릭스 형태로 형성된다. 이러한 절연성 페이스트 라인(27)은 원하는 적소에만 형성하는 스크린 프린팅 방식으로 형성되고, 형성후 약 50 내지 150℃의 온도에서 건조한 다음, 300 내지 600℃의 온도에서 소성한다. 연이어, 절연성 페이스트 라인(27) 상부에 집속 전극으로 작용할 도전성 페이스트 라인(28)을 형성한다. 도전성 페이스트 라인(28) 역시 절연성 페이스트 라인(27)과 마찬가지로, 캐소드 전극(22)과 수직을 이루면서, 인접하는 한쌍의 캐소드 전극(22) 사이에 위치되는 복수 개의 제 1 부분(28a)과, 제 1 부분(28a)과 각각 교차하고, 인접하는 한쌍의 게이트 전극(24) 각각 배치된 복수 개의 제 2 부분(28b)을 포함한다. 이러한 도전성 페이스트 라인(28) 역시, 절연성 페이스트 라인(27)과 마찬가지로, 스크린 프린팅 방식으로 증착한 다음, 50 내지 150℃의 온도에서 건조 공정을 진행한 후, 300 내지 600℃의 온도에서 소성 공정을 진행한다. Next, as illustrated in FIG. 3B, an insulating paste line 27 is formed on the cathode substrate 21 formed with the cathode electrode 22 and the gate electrode 24. In this case, the insulating paste line 27 is perpendicular to the cathode electrode 22 and is disposed between the plurality of first portions 27a and the first portions 27a positioned between the pair of adjacent cathode electrodes 22, respectively. It includes a plurality of second portions 27b which are disposed in a pair of crossing and adjacent gate electrodes 24, respectively. Accordingly, the insulating paste line 27 is formed in a matrix so as to surround the intersection of the cathode electrode 22 and the gate electrode 24. The insulating paste line 27 is formed by a screen printing method formed only in a desired place, dried at a temperature of about 50 to 150 ° C, and then fired at a temperature of 300 to 600 ° C. Subsequently, a conductive paste line 28 is formed on the insulating paste line 27 to serve as a focusing electrode. Like the insulating paste line 27, the conductive paste line 28 also includes a plurality of first portions 28a perpendicular to the cathode electrode 22 and positioned between the adjacent pair of cathode electrodes 22. A plurality of second portions 28b intersecting the one portion 28a and disposed in the adjacent pair of gate electrodes 24, respectively. Like the insulating paste line 27, the conductive paste line 28 is also deposited by screen printing, followed by a drying process at a temperature of 50 to 150 캜, and then a firing process at a temperature of 300 to 600 캜. Proceed.

이와 같이 형성된 절연성 페이스트 라인(27) 및 도전성 페이스트 라인(28)은 도 3b 및 도 4에 도시된 바와 같이, 하나의 단위 셀 즉, 게이트 전극(24)과 캐소드 전극(22)의 교차 부분 각각을 감싸도록 매트릭스 벽(wall) 형태로 형성되므로, 교차부위의 복수 개의 팁(25)으로부터 전자 방출시, 전자들이 인접하는 형광체쪽으로 휘는 것을 차단한다. 이에 따라, 전자들이 대응되는 형광체만을 여기,발광시키므로써, 크로스 토크 현상이 방지될뿐만 아니라, 전자 집속 효율이 크게 개선된다. 여기서, 미설명 도면 부호 23은 게이트 절연막을 나타낸다.The insulating paste line 27 and the conductive paste line 28 formed as described above, as shown in FIGS. 3B and 4, each of the unit cells, that is, the intersection portions of the gate electrode 24 and the cathode electrode 22, respectively, are formed. Since it is formed in the form of a matrix wall to wrap, when electrons are emitted from the plurality of tips 25 at the intersections, the electrons are blocked from bending toward the adjacent phosphor. Accordingly, by exciting and emitting only the phosphor to which the electrons correspond, not only the crosstalk phenomenon is prevented, but also the electron focusing efficiency is greatly improved. Here, reference numeral 23 denotes a gate insulating film.

또한, 상기의 절연성 페이스트 라인(27) 및 도전성 페이스트 라인(28)을 적어도 한번이상 반복 형성하여, 벽의 높이를 증대시키므로써, 전자의 집속 효율을 한층더 증대시킬 수 있다.In addition, the insulating paste line 27 and the conductive paste line 28 are repeatedly formed at least once to increase the height of the wall, thereby further increasing the electron focusing efficiency.

이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 캐소드 전극과 게이트 전극의 교차 부위를 감싸도록 매트릭스 형태로 절연성 페이스트 라인 및 도전성 페이스트 라인을 스크린 프린팅 방식으로 형성한다. 이에 따라, 단위 셀이 절연성 페이스트 라인 및 도전성 페이스트 라인이 둘러싸여지므로, 팁으로부터 방출되는 전자들이 인접하는 형광체쪽으로 휘지 않고, 해당 형광체만을 여기, 발광시키게 된다. 따라서, 집속 효율이 크게 개선될뿐만 아니라, 크로스 토크 현상이 발생되지 않는다. 더욱이, 절연성 페이스트 라인 및 도전성 페이스트 라인을 별도의 식각 공정없이 스크린 프린팅 기법으로 형성하므로써, 식각으로 인한 문제점들을 해결할 수 있다.As described in detail above, according to the present invention, the insulating paste line and the conductive paste line are formed by screen printing in a matrix form so as to surround the intersection of the cathode electrode and the gate electrode. Accordingly, since the unit cell is surrounded by the insulating paste line and the conductive paste line, electrons emitted from the tip do not bend toward the adjacent phosphor, and only the phosphor is excited and emits light. Therefore, not only the focusing efficiency is greatly improved, but also no crosstalk phenomenon occurs. Further, by forming the insulating paste line and the conductive paste line by a screen printing technique without a separate etching process, problems due to etching can be solved.

기타, 본 발명은 그 요지를 벗어나지 않는 범위에서 다양하게 변경실시할 수 있다.In addition, the present invention can be variously modified without departing from the scope thereof.

Claims (11)

일정한 간격을 두고 서로 평행하게 대향 배치되는 캐소드 기판과 애노드 기판;A cathode substrate and an anode substrate disposed to be parallel to each other at regular intervals; 상기 캐소드 기판의 대향면에 스트라이프 형태로 형성되는 복수 개의 캐소드 전극;A plurality of cathode electrodes formed in a stripe form on opposite surfaces of the cathode substrate; 상기 캐소드 기판의 대향면 및 캐소드 전극 상부에 상기 캐소드 전극과 교차되도록 스트라이프 형태로 형성되는 복수 개의 게이트 전극;A plurality of gate electrodes formed in a stripe shape on the opposite surface of the cathode substrate and on the cathode electrode to intersect the cathode electrode; 상기 캐소드 전극과 게이트 전극 사이에 배치되어 상기 캐소드 전극과 게이트 전극을 절연시키는 게이트 절연막;A gate insulating layer disposed between the cathode electrode and the gate electrode to insulate the cathode electrode and the gate electrode; 상기 캐소드 전극과 게이트 전극의 교차부위의, 캐소드 전극 상부에 형성되는 복수 개의 전자 방출용 팁; 및A plurality of electron emission tips formed on an upper portion of the cathode electrode at an intersection of the cathode electrode and the gate electrode; And 상기 각각의 캐소드 전극과 게이트 전극의 교차부위를 감싸도록 매트릭스 형태로 형성되는 벽을 포함하며,It includes a wall formed in a matrix form to surround the intersection of each of the cathode electrode and the gate electrode, 상기 벽은 절연성 페이스트 라인과 도전성 페이스트 라인이 적층되어 구성된 특징으로 하는 전계 방출 표시 소자.And said wall is formed by stacking insulating paste lines and conductive paste lines. 제 1 항에 있어서, 상기 벽은 상기 게이트 전극들과 오버랩되지 않으면서 이웃하는 캐소드 전극들과 교차되도록 연장된 복수 개의 스트라이프 형상으로 이루어진 제1 부분과, 상기 제1 부분으로부터 연장되고, 상기 캐소드 전극들과 오버랩되지 않으면서 게이트 전극들과 교차하는 제2 부분을 포함하여 매트릭스 형태로 형성되는 것을 특징으로 하는 전계 방출 표시 소자.The cathode of claim 1, wherein the wall includes a first portion having a plurality of stripe shapes extending to intersect neighboring cathode electrodes without overlapping with the gate electrodes, and extending from the first portion, And a second portion intersecting the gate electrodes without overlapping the gate electrodes, wherein the field emission display device has a matrix shape. 제 1 항 또는 제 2 항에 있어서, 상기 캐소드 전극은 ITO 물질로 형성되는 것을 특징으로 하는 전계 방출 표시 소자. The field emission display device of claim 1 or 2, wherein the cathode is formed of an ITO material. 제 1 항에 있어서, 상기 벽은 추가적인 절연성 페이스트 라인 및 도전성 페이스트 라인을 포함하여 복수 개의 적층 구조로 구성된 것을 특징으로 하는 전계 방출 표시 소자. 2. The field emission display device of claim 1, wherein the wall comprises a plurality of laminated structures including additional insulating paste lines and conductive paste lines. (a) 캐소드 기판 상에 스트라이프 형태로 배열된 복수 개의 캐소드 전극을 형성하는 단계;(a) forming a plurality of cathode electrodes arranged in a stripe form on the cathode substrate; (b) 상기 캐소드 전극들이 형성된 캐소드 기판 상에 게이트 절연막을 형성하는 단계;(b) forming a gate insulating film on the cathode substrate on which the cathode electrodes are formed; (c) 상기 게이트 절연막 상부에 상기 캐소드 전극과 교차되도록 스트라이프 형태로 배열된 복수 개의 게이트 전극을 형성하는 단계;(c) forming a plurality of gate electrodes arranged in a stripe shape on the gate insulating layer to intersect the cathode electrode; (d) 상기 게이트 전극들과 캐소드 전극들의 교차 부위의 게이트 전극 및 게이트 절연막을 일정 부분 패터닝하여 상기 캐소드 전극이 노출되도록 홀을 형성하는 단계;(d) forming a hole to expose the cathode by partially patterning a gate electrode and a gate insulating film at an intersection of the gate electrodes and the cathode electrodes; (e) 상기 홀 내부 각각에 팁을 형성하는 단계;(e) forming a tip in each of the holes; (f) 상기 팁이 형성된 캐소드 전극과 게이트 전극의 교차 부위를 감싸도록 매트릭스 형태로 절연성 페이스트 라인을 형성하는 단계; 및(f) forming an insulating paste line in a matrix form so as to surround an intersection of the cathode electrode and the gate electrode on which the tip is formed; And (g) 상기 절연성 페이스트 상부에 도전성 페이스트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 방출 표시 소자의 제조방법.(g) forming a conductive paste line on the insulating paste. 삭제delete 제 5 항에 있어서, 상기 (f) 및 (g) 단계의 상기 각각의 페이스트 라인을 형성하는 단계는:The method of claim 5, wherein the forming of each of the paste lines of the steps (f) and (g) comprises: (a) 상기 캐소드 전극과 게이트 전극의 교차 부위를 감싸도록 매트릭스 형태로 스크린 프린팅 기법으로 적층하는 단계;(a) laminating by screen printing technique in a matrix form so as to surround an intersection of the cathode electrode and the gate electrode; (b) 상기 적층된 페이스트 라인을 건조하는 단계; 및 (b) drying the stacked paste lines; And (c) 상기 건조된 페이스트 라인을 소성하는 단계로 구성되는 것을 특징으로 하는 전계 방출 표시 소자의 제조방법.and (c) firing the dried paste line. 제 7 항에 있어서, 상기 건조하는 단계는 50 ℃ 내지 150 ℃ 에서 진행되는 것을 특징으로 하는 전계 방출 표시 소자의 제조방법.The method of claim 7, wherein the drying is performed at 50 ° C. to 150 ° C. 9. 제 7 항 또는 제 8 항에 있어서, 상기 소성하는 단계는 300 ℃ 내지 600 ℃ 에서 진행되는 것을 특징으로 하는 전계 방출 표시 소자의 제조방법.The method of claim 7, wherein the firing is performed at 300 ° C. to 600 ° C. 10. 제 5 항에 있어서, 상기 복수 개의 캐소드 전극을 형성하는 단계에서 상기 각각의 캐소드 전극은 ITO 전극으로 형성되는 것을 특징으로 하는 전계 방출 표시 소자의 제조방법.The method of claim 5, wherein each of the cathode electrodes is formed of an ITO electrode in the forming of the plurality of cathode electrodes. 제 5 항에 있어서, 상기 (g) 단계 후에, (f) 단계와 (g) 단계가 추가적으로 최소한 1회 이상 반복 실시되는 것을 특징으로 하는 전계 방출 표시 소자의 제조방법.The method of manufacturing a field emission display device according to claim 5, wherein after step (g), step (f) and step (g) are additionally repeated at least once.
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