KR100542072B1 - Visibility Calculation Method for 3D Semiconductor Etching Process Simulation - Google Patents
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Abstract
본 발명은 반도체 식각 공정을 위한 3차원 시뮬레이션 방법에 관한 것으로서, 특히 기판 표면으로 입사하는 입자의 가시도(visibility) 계산에 소요되는 시간을 효율적으로 감소시키는 알고리즘을 적용하여 계산의 효율성을 높이기 위한 반도체 식각 공정 시뮬레이션 방법을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a three-dimensional simulation method for a semiconductor etching process, and more particularly to a semiconductor for increasing the efficiency of calculation by applying an algorithm that efficiently reduces the time required to calculate the visibility of particles incident on a substrate surface. An etching process simulation method is provided.
본 발명의 가시도 계산 방법은 식각 공정 시뮬레이션을 수행할 때, 마스크 윈도우를 통과하여 기판으로 입사하는 입자의 분포를 계산하는 단계에 있어서, 가시도를 계산할 때 수행하는 그림자 테스트(shadow test)의 횟수를 감소시키는 것을 특징으로 한다.In the method of calculating the visibility of the present invention, in the step of calculating the distribution of particles entering the substrate through the mask window when performing the etching process simulation, the number of shadow tests performed when calculating the visibility It characterized in that to reduce.
이와 같이 본원 발명은 가시도를 계산할 때, 그림자 테스트의 횟수를 감소시킴으로써, 컴퓨터의 중앙 처리 장치가 수행하는 계산의 횟수와 시뮬레이션을 수행하는데 소요되는 시간이 지연되는 문제점을 해결한다.As such, the present invention solves the problem of delaying the number of calculations performed by the central processing unit of the computer and the time required to perform the simulation by reducing the number of shadow tests when calculating the visibility.
Description
본 발명은 반도체 식각 공정에서 기판 표면의 3차원적 형상 변화에 대해 컴퓨터를 이용하여 시뮬레이션하기 위한 방법에 관한 것으로서, 특히 플라즈마 챔버 내부에서 발생한 식각제가 마스크 윈도우를 통과하여 기판 표면을 식각할 때, 기판 표면의 형상 변화를 3차원적으로 시뮬레이션하는 단계에 있어서, 기판으로 입사하는 입자의 분포를 계산하기 위한 그림자 테스트의 횟수를 감소시켜 시뮬레이션을 수행하는데 소요되는 시간을 감소시키는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for computer simulation of three-dimensional shape changes of a substrate surface in a semiconductor etching process, in particular, when an etchant generated inside a plasma chamber etches a substrate surface through a mask window. In the three-dimensional simulation of the shape change of the surface, a method of reducing the time required to perform the simulation by reducing the number of shadow tests for calculating the distribution of particles incident on the substrate.
반도체 기판 위에 형성되어 있는 능동 소자 및 수동 소자들을 서로 전기적으로 연결하기 위해서는 상층의 금속 라인으로부터 하층의 금속 라인 또는 활성 반도체 층에 전기적으로 접속시켜야 하며, 이를 위해 비아 또는 콘택 홀 형성을 위한 식각 공정을 수행해야 한다. 한편, 반도체 기판 상의 단위 면적 당 트랜지스터의 개수가 증가하여 패킹 밀도가 증가함에 따라서 비아 또는 콘택 홀의 윈도우 크기가 감소할 뿐만아니라 깊이가 깊어지고 있다. 즉, 층간 절연막과, 도전성 물질 등으로 사용되는 금속 및 폴리실리콘 층은 점점 상하 높낮이가 커지고, 식각 깊이는 더욱 깊어져서, 높은 종횡비를 갖는 식각 공정의 요구는 더욱 심화되고 있다.In order to electrically connect the active and passive elements formed on the semiconductor substrate to each other, an electrical process must be electrically connected from the upper metal line to the lower metal line or the active semiconductor layer, and an etching process for forming vias or contact holes is required. Should be done. On the other hand, as the number of transistors per unit area on a semiconductor substrate increases, the packing density increases, as well as the size of the window of the via or contact hole decreases as well as the depth. In other words, the interlayer insulating film, the metal and the polysilicon layers used as the conductive material and the like become larger and higher, and the etching depth is deeper, and the demand for an etching process having a high aspect ratio is further intensified.
또한, 식각 공정을 수행함에 있어 식각이 진행됨에 따라 토포그래피(topography)를 비롯한 물리·화학적 제현상에 있어서 3차원 특성을 보이는 것으로 인식되고 있어, 마스크 윈도우 크기가 감소함에 따라 마스크의 코너 부근의 기하학적 모습(topology)은 반도체 공정 설계에 있어서 매우 중요한 요인으로 작용하게 되었다.In addition, in performing the etching process, it is recognized to exhibit three-dimensional characteristics in physical and chemical phenomena including topography as the etching proceeds, and as the mask window size decreases, the geometric shape near the corner of the mask is reduced. Topology has become an important factor in semiconductor process design.
즉, 종래에 관측하였던 2차원 단면 뿐 아니라, 길이 방향의 모양을 포함한 3차원 기하학적 형상의 예측을 위한 필요성이 점차 증가하고 있다. 따라서, 차세대 반도체 공정 개발을 위해 증착 및 식각 공정에 대한 연구가 활발히 진행되고 있으며, 공정 개발 비용을 절약하고 공정 개발 시간을 단축하기 위한 계산 방법이 고려된 3차원 식각 공정을 위한 시뮬레이터의 개발로 상기 신 공정 개발 문제를 해결하고자 하고 있다.That is, the necessity for the prediction of the three-dimensional geometric shape including the shape of the longitudinal direction as well as the two-dimensional cross section observed conventionally is increasing. Therefore, researches on deposition and etching processes are being actively conducted for the development of next-generation semiconductor processes, and the development of a simulator for a three-dimensional etching process in which a calculation method for reducing process development costs and shortening process development time is considered. It is trying to solve new process development problem.
이와 같은 시뮬레이터의 개발을 위하여 세클러(E. W. Scheckler, "Algorithms for Three-Dimensional Simulation of Etching and Deposition Processes in Integrated Circuit Fabrication," Memo. No. UCB/ERL M91/99, University of California, Berkeley, November 12, 1991.) 및 리트너(E. Leitner, W. Bohmayr, P. Fleischmann, E. Strasser, and S. Selberherr, "3-Dimensional Process Simulation(ed. J. Lorenz)," pp.136∼161, Springer-Verlag wien, new York, 1995.) 등은 스트링 모델(string model)과 셀 제거 모델(cell removal model)을 이용하여 식각 시뮬레이터를 개발하였다. 상기 개발된 시뮬레이터에서는 각 분포를 가지고 입사하는 입자의 분포를 계산하기 위한 가시도 계산 방법을 제시하고 있으나, 가시도를 계산하기 위해서 수행하는 그림자 테스트 방법의 비효율성으로 인하여 시뮬레이션을 수행함에 있어서 많은 시간을 요구하고 있다.EW Scheckler, "Algorithms for Three-Dimensional Simulation of Etching and Deposition Processes in Integrated Circuit Fabrication," Memo.No. UCB / ERL M91 / 99, University of California, Berkeley, November 12. , 1991.) and Reitner (E. Leitner, W. Bohmayr, P. Fleischmann, E. Strasser, and S. Selberherr, "3-Dimensional Process Simulation (ed. J. Lorenz)," pp. 136-161, Springer-Verlag wien, New York, 1995.) developed an etch simulator using a string model and a cell removal model. The simulator developed above has presented a visibility calculation method for calculating the distribution of incident particles with each distribution, but due to the inefficiency of the shadow test method for calculating the visibility, a lot of time is spent performing the simulation. Is asking.
한편, 정확하면서 효율적인 3차원 시뮬레이션을 수행하기 위해서는, 가시도 계산에 필요한 그림자 테스트를 효율적으로 수행하여 컴퓨터의 중앙 처리 장치가 수행해야 하는 계산의 부담을 감소시키면서 소요되는 막대한 계산 시간을 낮추는 가시도 계산 방법의 개발이 바람직하다.On the other hand, in order to perform accurate and efficient three-dimensional simulations, visibility calculations are performed to efficiently perform shadow tests required for visibility calculations, thereby reducing the enormous calculation time required while reducing the computational burden on the computer's central processing unit. Development of the method is desirable.
그러나, 종래 기술에 따르면 입사하는 입자의 각 분포를 고려하는 가시도 계산 방법에 있어서, 반복적인 그림자 테스트를 수행하여 가시도를 계산하기 때문에 계산 시간을 효율적으로 관리하지 못하는 문제점을 가지고 있다.However, according to the related art, in the visibility calculation method considering the distribution of the incident particles, the calculation time is not efficiently managed because the visibility is calculated by performing the repeated shadow test.
이하 첨부 도면 제1a도 내지 제1d도를 참조하여 종래의 기술이 지니는 문제점을 상술하고자 한다. Hereinafter, the problems of the related art will be described in detail with reference to FIGS. 1A to 1D.
즉, 반도체 제조 공정의 경우 비아, 콘택 홀, 트렌치를 형성하기 위해서 식각 공정은 마스크(20, 21)가 있는 구조에서 수행되는 것이 보통이며, 상기 마스크는 포토리지스트, 질화막, 산화막이 사용될 수 있다. 상기 구조에서의 식각 공정 시뮬레이션을 수행함에 있어서, 표면에서의 식각률을 계산하기 위해서 입사 입자의 분포를 계산한다. 각 분포를 가지고 입사하는 입자는 마스크의 형상에 영향을 받기 때문에 표면으로부터 마스크 상부까지 반복적인 그림자 테스트를 수행하여 가시도를 계산한다.That is, in the semiconductor manufacturing process, an etching process is generally performed in a structure having masks 20 and 21 to form vias, contact holes, and trenches, and the mask may be a photoresist, a nitride film, or an oxide film. . In performing the etching process simulation in the structure, the distribution of the incident particles is calculated to calculate the etching rate on the surface. Particles incident with angular distributions are affected by the shape of the mask, so iterative shadow tests are performed from the surface to the top of the mask to calculate the visibility.
제1a도를 살펴보면, 식각률을 계산하고자하는 표면의 한 점(30)으로부터 마스크(20)를 벗어날 때까지 직선(40, 41)을 따라 위치를 이동하며, 이동하는 위치의 물질이 무엇인가를 판단하는 그림자 테스트를 수행한다. 가시도 계산은 마스크(20)의 윗 부분을 반구(50, 51, 52)로 가정하고, 제1b도 및 제1c도에서처럼 극각과 방위각을 일정한 간격으로 나눈 수(80, 90) 만큼 각각의 조각(60, 61)만큼 수행한다. 각각의 조각(60, 61)에 대해서 가시도를 계산한 후에, 제1b도 및 제1c도에서 표면의 한 점(31, 32)으로부터 마스크 상부로 보이는 부분은 빗금으로 된 부분(70, 71)으로 나타낼 수 있다.Referring to FIG. 1A, the position is moved along the straight lines 40 and 41 from the point 30 of the surface from which the etch rate is to be calculated, until it leaves the mask 20, and the material of the moving position is determined. Perform a shadow test. The visibility calculation assumes the upper part of the mask 20 as the hemispheres (50, 51, 52), and each piece by the number of times (80, 90) divided by the polar and azimuth angles at regular intervals as shown in Figs. Perform as much as (60, 61). After calculating the visibility for each of the pieces 60, 61, the part visible from the points 31, 32 on the surface in Figs. 1b and 1c is hatched (70, 71). It can be represented as
이와 같이 3차원 식각 공정 시뮬레이션의 수행 시에 가시도 계산은 반구를 나눈 모든 조각(80, 90)에 대해서 극각을 일정한 간격으로 나눈 수(80)와 방위각을 일정한 간격으로 나눈 수(90)의 곱만큼 수행하며, 각각의 조각(60, 61)에 대해서 직선(40, 41)을 일정한 간격마다 이동하며 그림자 테스트를 수행한다. 그러므로, 시뮬레이션이 수행되는 동안의 각 시간 간격마다 가시도 계산을 수행하기 위해서는 막대한 시간이 소요되며, 반구의 조각(60, 61)의 수가 증가하는 것에 비례하여 계산 시간이 소요되는 결과를 초래한다.As such, the visibility calculation in performing the three-dimensional etching process simulation is the product of the polar angle divided by the regular interval (80) and the azimuth divided by the constant interval (90) for all the hemisphere divided pieces (80, 90). As much as possible, the shadow test is performed by moving the straight lines 40 and 41 at regular intervals for each of the pieces 60 and 61. Therefore, it takes enormous time to perform the visibility calculation at each time interval while the simulation is performed, resulting in a calculation time that is proportional to the increase in the number of pieces 60, 61 of the hemisphere.
따라서, 본 발명의 제1 목적은 3차원 식각 공정 시뮬레이터의 구현하는 방법에 있어서, 효율적인 가시도 계산 방법을 제공하여, 시뮬레이션에 소요되는 막대한 계산 시간을 감소시키는 방법을 제공하는데 있다.Accordingly, a first object of the present invention is to provide an efficient visibility calculation method in a method of implementing a three-dimensional etching process simulator, and to provide a method for reducing enormous calculation time required for simulation.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 가시도를 계산하면서 계산이 필요하지 않은 부분은 계산하지 않고, 계산이 필요한 부분만 계산하여 제1 목적에서와 같이 시뮬레이션에 소요되는 막대한 계산 시간을 감소시키는 방법을 제공하는데 있다.In addition to the first object, the second object of the present invention is enormous calculation required for simulation, as in the first object, by calculating only the parts that need to be calculated while calculating the visibility and not calculating the parts that do not require calculation. The present invention provides a method for reducing time.
상기 목적을 달성하기 위하여, 본 발명은 그림자 테스트의 반복적인 계산 횟수를 감소시켜 시뮬레이션에 소요되는 시간을 줄이는 단계, 가시도를 계산할 때, 계산이 필요한 부분만 계산을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 식각 공정 시뮬레이션 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of reducing the number of iterative calculations of the shadow test to reduce the time required for the simulation, when calculating the visibility, performing the calculation of only the portion that needs to be calculated A semiconductor etching process simulation method is provided.
이하, 본 발명에 따른 3차원 식각 공정 시뮬레이션 방법에 있어서 가시도 계산 방법의 바람직한 실시 방법을 첨부도면 제2도를 참조하여 상세히 설명한다.Hereinafter, a preferred implementation method of the visibility calculation method in the three-dimensional etching process simulation method according to the present invention will be described in detail with reference to FIG.
제2도의 구조는 식각 공정 시뮬레이션이 끝난 후에 반도체 기판(100) 위에 마스크(120, 121)가 제거되지 않은 상태의 트렌치 구조이다. 상기 구조는 비아 또는 콘택 홀 구조가 될 수 있다.The structure of FIG. 2 is a trench structure in which masks 120 and 121 are not removed from the semiconductor substrate 100 after the etching process simulation is completed. The structure may be a via or contact hole structure.
기존의 가시도 계산 방법으로는 반구의 조각(160, 161)에 대해서 반도체 기판 위의 점(130)으로부터 시작하는 직선(140, 141) 위를 이동하며, 그림자 테스트를 수행한다. 그러나, 본 발명의 양호한 실시 방법에 따르면, 직선(140, 141)과 마스크의 상단면(180)이 만나는 점(100, 101)과 하단면(190)이 만나는 점(110, 111)에서만 그림자 테스트를 수행하여 가시도를 계산한다.In the conventional visibility calculation method, the shadow test is performed on the hemispherical pieces 160 and 161 moving on the straight lines 140 and 141 starting from the point 130 on the semiconductor substrate. However, according to the preferred embodiment of the present invention, the shadow test is only performed at the points 100 and 101 where the straight lines 140 and 141 meet the top surface 180 of the mask, and the points 110 and 111 where the bottom surface 190 meet. Calculate the visibility.
즉, 마스크의 상단면(180)과 만나는 점(100, 101)이 마스크의 상단면(180)의 내부에 속하고, 마스크의 하단면(190)과 만나는 점(110, 111)이 마스크의 하단면(190)의 내부에 속하는지를 계산함으로서 가시도를 계산한다. 제2도를 살펴보면 좌측의 조각(160)은 표면의 점(130)으로부터 보이지 않는 조각이며, 우측의 조각(161)은 표면의 점(13)으로부터 보이는 조각임을 알 수 있다. 본 발명의 실시 방법에 따라 가시도를 계산하면 반구의 각 조각(160, 161) 마다 그림자 테스트를 2회만 실시하면 되므로 시뮬레이션에 소요되는 시간을 효율적으로 감소시킬 수 있다.That is, the points 100 and 101 which meet the top surface 180 of the mask belong to the inside of the top surface 180 of the mask, and the points 110 and 111 which meet the bottom surface 190 of the mask are the bottom of the mask. The visibility is calculated by calculating whether it belongs to the inside of the face 190. Looking at Figure 2 it can be seen that the piece 160 on the left is a piece that is invisible from the point 130 on the surface, and the piece 161 on the right is a piece that is visible from the point 13 on the surface. When the visibility is calculated according to the method of the present invention, since only two shadow tests are performed for each piece 160 and 161 of the hemisphere, the time required for the simulation can be efficiently reduced.
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시 방법은 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다. 즉, 본 발명의 바람직한 실시 방법으로서, 식각 공정 시뮬레이션을 수행할 때 전술한 상기 가시도 계산 방법은 시뮬레이션에 소요되는 시간을 감소시키는데 적용되어질 수 있을 것이다.The foregoing has outlined rather broadly the features and technical advantages of the present invention to better understand the claims of the invention which will be described later. Additional features and advantages that make up the claims of the present invention will be described below. It should be appreciated by those skilled in the art that the disclosed concepts and specific implementation methods may be used immediately as a basis for designing or modifying other structures for carrying out similar purposes to the present invention. That is, as a preferred method of the present invention, the above-described visibility calculation method when performing an etching process simulation may be applied to reduce the time required for the simulation.
본 발명에서 개시된 발명 개념과 실시 방법은 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 도는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.The inventive concepts and methods disclosed in the present invention may be used by those skilled in the art as a basis for modifying or designing other structures for carrying out the same purposes of the present invention. In addition, such modifications or altered equivalent structures by those skilled in the art may be variously changed, substituted, and changed without departing from the spirit or scope of the invention described in the claims.
이상과 같이 본 발명에 따른 반도체 공정 시뮬레이션 방법의 가시도 계산 방법은 식각 공정 시뮬레이션을 수행할 때, 마스크 윈도우를 통과하여 기판으로 입사하는 입자의 분포를 계산하는 단계에 있어서, 그림자 테스트의 계산 반복 횟수를 감소시켜 시뮬레이션에 소요되는 시간을 효율적으로 감소시킬 수 있는 장점을 지니고 있다.As described above, in the method of calculating the visibility of the semiconductor process simulation method according to the present invention, in the step of calculating the distribution of particles entering the substrate through the mask window when performing the etching process simulation, the number of iterations of the shadow test is repeated. It has the advantage of reducing the time required for the simulation efficiently by reducing the.
제1a도 내지 제1d도는 종래의 가시도 계산 방법을 나타낸 개략도.1A to 1D are schematic diagrams showing conventional visibility calculation methods.
제2도는 본 발명의 가시도 계산 방법을 나타내는 개략도.2 is a schematic diagram showing a method for calculating the visibility of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판100: semiconductor substrate
20, 21, 120, 121 : 마스크20, 21, 120, 121: mask
30, 31, 32, 130 : 가시도를 계산하는 표면의 한 지점30, 31, 32, 130: A point on the surface from which to calculate visibility
40, 41, 140, 141 : 표면의 한 지점으로부터 반구의 조각까지의 직선40, 41, 140, 141: straight line from one point on the surface to a piece of hemisphere
50, 51, 52 : 반구50, 51, 52: hemisphere
60, 61, 160, 161 : 반구를 일정한 개수로 나눈 조각60, 61, 160, 161: fragments of hemispheres divided by a certain number
70, 71 : 표면의 한 점으로부터 보이는 부분70, 71: visible part of a surface
80 : 반구를 극각 방향으로 일정한 간격으로 나눈 개수80: The number of hemispheres divided at regular intervals in the polar direction
90 : 반구를 방위각 방향으로 일정한 간격으로 나눈 개수90: The number of hemispheres divided at regular intervals in the azimuth direction
180 : 마스크의 상단 면180: top face of the mask
190 : 마스크의 하단 면190: bottom side of the mask
100, 101 : 직선과 마스크의 상단 면이 만나는 점100, 101: where the straight line meets the top face of the mask
110, 111 : 직선과 마스크의 하단 면이 만나는 점110, 111: where the straight line meets the bottom face of the mask
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| G15R | Request for early opening | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111230 Year of fee payment: 7 |
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| FPAY | Annual fee payment |
Payment date: 20130103 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |