KR100541810B1 - Buffer circuit for output address valid and inpu/output data in semiconductor memory - Google Patents

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Abstract

본 발명은 MUX제품으로 이루어진 반도체 메모리장치에서 어드레스신호와 입/출력 데이터를 하나의 패드를 통해 공유하여 사용할 경우 노이즈에 의한 오동작을 방지하는 어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로에 관한 것이다.The present invention relates to a buffer circuit for outputting address and input / output data which prevents a malfunction due to noise when the address signal and input / output data are shared and used through a pad in a semiconductor memory device made of a MUX product.

이를 위한 본 발명의 MUX제품으로 이루어진 반도체 메모리장치는, 외부로부터 칩셀렉신호(XCSB)를 받아 일정시간 지연된 칩셀렉신호(CSB)를 출력하는 칩셀렉버퍼와, 상기 칩셀렉버퍼로부터 출력된 칩 셀렉신호(CSB)와 외부로부터 입력된 어드레스 및 데이터 구분신호(XAVDB)를 받아 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)와 어드레스 천이 검출신호(SP0)를 출력하는 AVDB 버퍼와, 상기 칩셀렉 버퍼로부터 칩셀렉신호(CSB)와 상기 AVDB버퍼로부터 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)에 의해 어드레스를 버퍼링하여 어드레스 천이 검출신호(SP1)를 출력하는 어드레스 버퍼와, 상기 칩셀렉 버퍼로부터 칩셀렉신호(CSB)와 상기 AVDB버퍼로부터 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)에 의해 입/출력 데이터를 버퍼링하여 출력하는 입/출력 버퍼로 구성한다.The semiconductor memory device made of the MUX product of the present invention includes a chip select buffer which receives the chip select signal XCSB from the outside and outputs a chip select signal CSB delayed for a predetermined time, and a chip select output from the chip select buffer. An AVDB buffer that receives the signal CSB and the address and data classification signal XAVDB input from the outside and outputs an effective address and input / output data path control signal AVDB_X and an address transition detection signal SP0 from the chip select buffer. An address buffer for buffering the address by the chip select signal CSB and the effective address and the input / output data path control signal AVDB_X output from the AVDB buffer, and outputting an address transition detection signal SP1, and a chip from the chip select buffer. Input / output data is buffered by the select signal CSB and the effective address and the input / output data path control signal AVDB_X outputted from the AVDB buffer. It will be composed of an input / output buffer for output.

어드레스 스큐, 숏노이즈, 어드레스 천이 검출Address skew, short noise, address transition detection

Description

반도체 메모리장치의 유효어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로{BUFFER CIRCUIT FOR OUTPUT ADDRESS VALID AND INPU/OUTPUT DATA IN SEMICONDUCTOR MEMORY} BUFFFER CIRCUIT FOR OUTPUT ADDRESS VALID AND INPU / OUTPUT DATA IN SEMICONDUCTOR MEMORY}             

도 1은 종래의 MUX제품으로 이루어진 반도체 메모리장치의 어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로도1 is a buffer circuit diagram for outputting address and input / output data of a semiconductor memory device made of a conventional MUX product.

도 2는 도 1의 칩셀렉버퍼(100)의 상세회로도2 is a detailed circuit diagram of the chip select buffer 100 of FIG.

도 3은 도 1의 AVDB버퍼(200)의 상세회로도3 is a detailed circuit diagram of the AVDB buffer 200 of FIG. 1.

도 4는 도 1의 어드레스 버퍼(300)의 상세회로도4 is a detailed circuit diagram of the address buffer 300 of FIG. 1.

도 5는 종래의 MUX제품으로 이루어진 반도체 메모리장치의 어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로도의 동작 타이밍도5 is an operation timing diagram of a buffer circuit diagram for outputting address and input / output data of a semiconductor memory device made of a conventional MUX product.

도 6은 본 발명의 실시 예에 따른 MUX제품으로 이루어진 반도체 메모리장치의 어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로도. 6 is a buffer circuit diagram for outputting address and input / output data of a semiconductor memory device made of a MUX product according to an embodiment of the present invention.

도 7은 본 발명의 실시 예에 따른 도 6의 AVDB버퍼(700)의 상세회로도7 is a detailed circuit diagram of the AVDB buffer 700 of FIG. 6 according to an embodiment of the present invention.

도 8은 본 발명의 실시 예에 따른 MUX제품으로 이루어진 반도체 메모리장치의 어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로도의 동작 타이밍도8 is an operation timing diagram of a buffer circuit diagram for outputting address and input / output data of a semiconductor memory device made of a MUX product according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *          Explanation of symbols on main parts of drawing                 

600: 칩셀렉 버퍼 602: 제1 패드600: chip select buffer 602: first pad

700: AVDB 버퍼 702: 제2패드700: AVDB buffer 702: second pad

800: 어드레스 버퍼 802: 제3패드800: address buffer 802: third pad

900: 입출력 버퍼 902: 제4패드900: input and output buffer 902: fourth pad

1000: 서메이터
1000: Summarizer

본 발명은 반도체 메모리장치에 관한 것으로, 특히 MUX를 구비하는 반도체 메모리장치에서 어드레스신호와 입/출력 데이터를 하나의 패드를 통해 공유하여 사용할 경우 노이즈에 의한 오동작을 방지하는 어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to output address and input / output data for preventing malfunction due to noise when the address signal and input / output data are shared through a pad in a semiconductor memory device having a MUX. It relates to a buffer circuit for.

최근들어 CMOS 기술이 발전하여 컴퓨터 시장은 다양한 소비자층으로 그 범위를 빠르게 넓혀가고 있다. 오늘날, 멀티미디어 응용분야는 일반적으로 적어도 256MB의 메모리와 바람직하게는 512MB의 메모리를 요구한다. 이러한 메모리 요구는 컴퓨터 내의 메모리 시스템의 상대적 비용을 증가시킨다. 그런데 512MB의 DRAM(Dynamic Random Access Memory) 및 대용량의 메모리에 대한 잠재적인 수요가 계속 증가되고 있는 추세이다. 기가비트 범위의 DRAM의 제작은 이미 실행되고 있다. 그러나, 이러한 고밀도의 DRAM은 아직까지 개발단계에 머물고 있다. DRAM 밀도 및 리쏘그래픽 문제가 증가됨에 따라, 반도체 메모리에서의 메모리 셀의 테스트가 DRAM 개발 및 생산에서 점점 중요한 요소가 되고 있다.Recently, with the development of CMOS technology, the computer market is rapidly expanding its reach to various consumer groups. Today, multimedia applications generally require at least 256 MB of memory and preferably 512 MB of memory. This memory demand increases the relative cost of the memory system in the computer. However, the potential demand for 512MB of dynamic random access memory (DRAM) and large amounts of memory continues to increase. The production of DRAM in the gigabit range is already being carried out. However, such high-density DRAM is still in the development stage. As DRAM density and lithographic problems increase, testing of memory cells in semiconductor memories is becoming increasingly important in DRAM development and production.

랜덤액세스메모리(RAM)는 메모리 셀 들로서 알려진 개별적으로 어드레스지정 가능한 엘리먼트 들의 어레이 내에 입력 데이터를 저장한다. 두 가지의 기본적인 RAM 셀이 많이 사용되고 있는데, 정적 RAM(SRAM) 셀과 동적 RAM(DRAM) 셀이 그 것이다. SRAM 셀은 전원이 인가되는 동안에는 무기한으로 데이터를 저장할 수 있는 정적 래칭 구조(예: 6 개의 트랜지스터 혹은 4 개의 트랜지스터와 2 개의 저항으로 구성)를 갖는다. DRAM 셀은 저장 노드(예: 1 개의 캐패시터)와 단일 억세스 트랜지스터를 갖는다. 여기서, 저장노드가 충전되면서 셀에 데이터가 저장된다. Random access memory (RAM) stores input data in an array of individually addressable elements known as memory cells. Two basic RAM cells are commonly used: static RAM (SRAM) cells and dynamic RAM (DRAM) cells. SRAM cells have a static latching structure (such as six transistors or four transistors and two resistors) that can store data indefinitely while power is applied. A DRAM cell has a storage node (e.g. one capacitor) and a single access transistor. Here, data is stored in the cell as the storage node is charged.

그리고 의사 스태틱 랜덤 억세스 메모리 장치(Pseudo Static Access Momery)는 1트랜지스터 1캐패시터로 구성된 디램(DRAM) 셀을 가지면서도 메모리 셀에 대한 리프레쉬 동작을 외부 콘트롤 없이 내부적으로 스스로 행하며, 기능적으로 에스램과 유사한 인터페이스 및 동작 타이밍을 갖는 메모리 장치로서 잘 알려져 있다. The pseudo static random access memory device has a DRAM cell consisting of one transistor and one capacitor, and performs a refresh operation on the memory cell internally without external control. And a memory device having an operation timing.

보통의 의사 스태틱 랜덤억세스 메모리장치는 다이내믹 셀을 채용하여 기존의 SRAM에서 채용하지 않았던 리프레쉬 관련회로를 포함한다. 또한 의사스태틱 랜덤억세스 메모리장치는 기존의 SRAM과 완벽히 호환되므로 외부에서의 어떠한 리프레쉬 신호도 제공되지 않는다. 따라서 SRAM내부에서 일정주기를 갖는 리프레쉬 트리거 신호를 받아 리프레쉬 동작을 시작하게 된다. 기존 SRAM의 스태틱 셀과는 달리 다이내믹 셀은 데이터 보존을 위해 반드시 일정시간의 셀 억세스 시간을 보장해야 한다. 정상적인 읽기와 쓰기 동작 중에는 리프레쉬를 촉발하는 어떠한 신호도 코어로 유입될 수 없다. 내부 셀 억세스 동작이 끝날 때까지 외부신호(특히 리프레쉬 트리거)의 유입을 방지하기 위해, 어드레스의 천이 시 발생되는 ATD(Address Transition Detection)신호를 받아서 내부 셀 억세스 시간만큼의 길이를 갖는 펄스 신호를 만들어야 한다. 이 펄스신호가 유효한 구간동안은 리프레쉬 트리거신호의 유입을 막아 정상동작 중인 워드라인에 영향을 미치지 않게 한다. 그 반대로 펄스신호가 무효한 구간에서는 발생되는 리프레쉬 트리거신호를 받아서 리프레쉬용 워드라인을 뛰움으로써 셀 어레이의 리스프레쉬 동작을 하게 된다. A typical pseudo static random access memory device employs a dynamic cell and includes a refresh related circuit that is not employed in a conventional SRAM. In addition, since the pseudo-static random access memory device is fully compatible with the existing SRAM, no external refresh signal is provided. Accordingly, the refresh operation is started by receiving a refresh trigger signal having a predetermined period inside the SRAM. Unlike static cells in traditional SRAMs, dynamic cells must guarantee a certain amount of cell access time to preserve data. During normal read and write operations, no signal can be introduced into the core that triggers a refresh. In order to prevent the inflow of external signals (especially refresh triggers) until the inner cell access operation is completed, a pulse signal having an length equal to the inner cell access time is generated by receiving an ATD (Address Transition Detection) signal generated when an address transition occurs. do. While the pulse signal is valid, the refresh trigger signal is prevented from influencing the word line during normal operation. On the contrary, in a section in which the pulse signal is invalid, the refresh word signal is generated and the refresh word line is skipped to perform the refresh operation of the cell array.

기존의 SRAM은 DRAM과 달리 스태틱셀을 채용하여 어드레스 스큐에 의해 셀 내부 동작에 영향을 미치지 않기 때문에, 다이내믹 셀을 채용한 의사 스태틱 SRAM에서도 이 어드레스 스큐에 대한 방지장치를 구비해야 한다. Unlike conventional DRAMs, unlike static DRAMs, static cells are employed so that internal skew does not affect the operation of the cells. Therefore, a pseudo static SRAM employing a dynamic cell must also have a protection against this address skew.

도 1은 종래의 MUX제품으로 이루어진 반도체 메모리장치의 어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로도이다.1 is a buffer circuit diagram for outputting address and input / output data of a semiconductor memory device made of a conventional MUX product.

외부로부터 제1 패드(102)를 통해 칩셀렉신호(XCSB)를 받아 일정시간 지연된 칩셀렉신호(CSB)를 출력하는 칩셀렉버퍼(100)와, 상기 칩셀렉버퍼(100)로부터 출력된 칩 셀렉신호(CSB)와 제2 패드(104)를 통해 입력된 어드레스 및 데이터 구분신호(XAVDB)를 받아 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 출력하는 AVDB(Address Valid Data Bar) 버퍼(유효어드레스 및 입출력 데이터 패스 제어버퍼 라고 칭한다)(200)와, 상기 칩셀렉 버퍼(100)로부터 칩셀렉신호(CSB)와 상기 AVDB버퍼(200)로부터 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)에 의해 제3패드(106)를 통해 입력된 어드레스를 버퍼링하여 어드레스 천이검출신호(SP1)를 출력하는 어드레스 버퍼(300)와, 상기 칩셀렉 버퍼(100)로부터 칩셀렉신호(CSB)와 상기 AVDB버퍼(200)로부터 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)에 의해 제4패드(108)를 통해 입력된 입/출력 데이터를 버퍼링하여 출력하는 입/출력 버퍼(400)와, 상기 어드레스 버퍼(400)로부터 출력된 어드레스신호를 서메이션(Summation)하여 메모리 셀 제어를 위한 동작신호를 출력하는 서메이터(SUMMATION)(500)로 구성되어 있다. The chip select buffer 100 receiving the chip select signal XCSB through the first pad 102 from the outside and outputting the chip select signal CSB delayed for a predetermined time, and the chip select output from the chip select buffer 100. Address Valid Data Bar (AVDB) buffer (Valid address) for receiving the address and data classification signal XAVDB input through the signal CSB and the second pad 104 and outputting the valid address and the input / output data path control signal AVDB_X. And an input / output data path control signal AVDB_X output from the chip select signal CSB and the AVDB buffer 200 from the chip select buffer 100 and the input / output data path control buffer 200. An address buffer 300 for buffering an address input through the third pad 106 to output an address transition detection signal SP1, a chip select signal CSB and the AVDB buffer from the chip select buffer 100; Valid address output from 200 and An input / output buffer 400 for buffering and outputting input / output data input through the fourth pad 108 by an input / output data path control signal AVDB_X, and an address signal output from the address buffer 400. It consists of a summator 500 that sums up and outputs an operation signal for controlling a memory cell.

AVDB(Address Valid Data Bar) 버퍼(200)는 어드레스 및 데이터 패스 제어버퍼 라고 칭한다.The Address Valid Data Bar (AVDB) buffer 200 is called an address and data path control buffer.

도 2는 도 1의 칩셀렉버퍼(100)의 상세회로도이다.2 is a detailed circuit diagram of the chip select buffer 100 of FIG. 1.

한 입력단이 칩셀렉신호(XCSB)가 입력되는 제1패드(102)에 연결되고 다른 한 입력단이 접지된 노아게이트(10)와, 상기 노아게이트(10)의 출력단에 연결되어 상기 노아게이트(10)의 출력을 반전 시켜 일정시간 지연된 칩셀렉신호(CSB)출력하는 인버터(12)로 구성되어 있다.One input terminal is connected to the first pad 102 to which the chip select signal XCSB is input and the other input terminal is grounded, and the output terminal of the noa gate 10 is connected to the noa gate 10. Inverter 12 is configured to invert the output of the < RTI ID = 0.0 > and output a chip select signal CSB < / RTI >

도 3은 도 1의 AVDB버퍼(200)의 상세회로도이다.3 is a detailed circuit diagram of the AVDB buffer 200 of FIG. 1.

한 입력단이 칩셀렉신호(CSB)가 연결되고 다른 한 입력단이 어드레스 및 입출력 데이터 구분신호(XADB)가 입력되는 제2패드(104)가 연결되어 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 출력하기 위한 노아게이트(22)로 구성되어 있다.One input terminal is connected to the chip select signal CSB and the other input terminal is connected to the second pad 104 to which the address and input / output data separation signal XADB is input to output the valid address and the input / output data path control signal AVDB_X. It consists of the noah gate 22 for this purpose.

도 4는 도 1의 어드레스 버퍼(300)의 상세회로도이다.4 is a detailed circuit diagram of the address buffer 300 of FIG. 1.

지연된 칩셀렉신호(CSB)가 한 입력단으로 연결되고 다른 입력단이 제3패드(106)에 연결된 노아게이트(32)와, 상기 노아게이트(32)의 출력단에 연결되어 피모오스 트랜지스터와 엔모오스 트랜지스터로 이루어진 전송게이트(34)와, 상기 AVDB버퍼(200)로부터 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 반전시켜 전송게이트(34)의 엔모오스 트랜지스터의 게이트로 인가하는 인버터(38)와, 상기 인버터(38)로부터 반전된 유효어드레스 선택 및 입출력 데이터 패스 제어신호(AVDB_X)를 다시 반전시켜 전송게이트(34)의 피모오스 트랜지스터의 게이트로 인가하는 인버터(36)와, 상기 전송게이트(34)를 통해 출력된 어드레스신호를 받아어드레스 천이가 발생할 시 어드레스 천이 검출신호(SP1)를 발생하는 어드레스 트랜지션 디텍터(Address Transition Detector)(40)로 구성되어 있다.The delayed chip select signal CSB is connected to one input terminal and the other input terminal is connected to the third pad 106 and the output terminal of the noah gate 32 to the PMOS transistor and the enMOS transistor. An inverter 38 for inverting the effective address and the input / output data path control signal AVDB_X output from the AVDB buffer 200 and applying it to the gate of the NMOS transistor of the transfer gate 34. An inverter 36 which inverts the effective address selection and the input / output data path control signal AVDB_X inverted from the inverter 38 and applies it to the gate of the PMOS transistor of the transfer gate 34, and the transfer gate 34. Address Transition Detector 40 which generates an address transition detection signal SP1 when an address transition occurs by receiving an address signal output through It is configured.

도 5는 종래의 MUX제품으로 이루어진 반도체 메모리장치의 어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로도의 동작 타이밍도이다.5 is an operation timing diagram of a buffer circuit diagram for outputting address and input / output data of a semiconductor memory device made of a conventional MUX product.

MUX제품으로 이루어진 반도체 메모리 장치는 어드레스 신호와 입출력 데이터를 하나의 패드로 공유하여 사용함으로 인하여 어드레스 입력과 데이터 입출력을 분리하여 사용하여야 한다. 따라서 어드레스 입력과 데이터 입출력을 분리하여 주는 신호가 어드레스 및 데이터 구분신호(XAVDB)가 된다. The semiconductor memory device made of the MUX product has to use the address input and the data input / output separately by sharing the address signal and the input / output data with one pad. Therefore, a signal separating the address input and the data input / output becomes an address and data classification signal XAVDB.

도 2를 참조하면, 한 입력단으로 칩 셀렉신호(XCSB)가 인가되고 다른 입력단은 접지되어 있는 노아게이트(10)에는 두 신호를 반전 논리합하여 출력한다. 인버터(12)는 상기 노아게이트(10)에서 반전 논리합하여 출력된 신호를 반전시켜 일정시간 지연된 칩셀렉신호(CSB)를 출력한다. 이때 AVDB버퍼(200)는 제2패드(104)를 통해 입력된 도 5와 같은 유효어드레스 및 데이터 구분신호(XAVDB)와 상기 인버터(12)로부터 지연된 칩 셀렉신호(CSB)를 받아 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 출력한다. 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)는 도 3에 의해 생성된다. 도 3의 노아게이트(22)는 인버터(12)로부터 출력된 일정시간 지연된 칩 셀렉신호(CSB)와 제2패드(104)를 통해 입력된 유효어드레스 및 데이터 구분신호(XAVDB)를 반전 논리합하여유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 출력한다. Referring to FIG. 2, a chip select signal XCSB is applied to one input terminal, and the other input terminal is inverted and outputted to the NOA gate 10 which is grounded. The inverter 12 inverts the signal output from the OR gate 10 by inverting and ORing and outputs the chip select signal CSB delayed for a predetermined time. At this time, the AVDB buffer 200 receives the valid address and data classification signal XAVDB as shown in FIG. 5 input through the second pad 104 and the chip select signal CSB delayed from the inverter 12. The data path control signal AVDB_X is output. The valid address and input / output data path control signal AVDB_X are generated by FIG. The NOA gate 22 of FIG. 3 is inverted and combined with a valid time delayed chip select signal CSB output from the inverter 12 and the valid address and data classification signal XAVDB input through the second pad 104. The address and input / output data path control signals AVDB_X are output.

이때 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)는 어드레스 버퍼(300)와 입/출력 버퍼(400)로 인가되며, 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)가 로우이면 어드레스 버퍼(300)는 제3패드(106)를 통해 입력된 어드레스를 버퍼링하여 구형파의 어드레스 천이 검출신호(SP1)를 출력하고, 입/출력 버퍼(400)는 제4패드(108)를 통해 입력된 입출력(I/O) 데이터를 출력하지 않는다. 그리고 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)가 하이이면 어드레스 버퍼(300)는 제3패드(106)를 통해 입력된 어드레스를 패스시키지 않고, 입/출력 버퍼(400)는 제4패드(108)를 통해 입력된 입출력(I/O) 데이터를 버퍼링하여 출력한다. At this time, the valid address and the input / output data path control signal AVDB_X are applied to the address buffer 300 and the input / output buffer 400. If the valid address and the input / output data path control signal AVDB_X are low, the address buffer 300 is low. By buffering the address input through the third pad 106 to output the address transition detection signal SP1 of the square wave, the input / output buffer 400 is input / output (I / O) input through the fourth pad 108. ) Do not output data. When the valid address and the input / output data path control signal AVDB_X are high, the address buffer 300 does not pass the address input through the third pad 106, and the input / output buffer 400 does not pass the fourth pad 108. Input / output (I / O) data input through) is buffered and output.

그리고 서메이터(500)는 어드레스 버퍼(300)로부터 출력된 어드레스 천이 검출신호(SP1)를 받아 서메이션하여 메모리 셀 제어를 위한 동작신호를 출력한다.The summator 500 receives the address transition detection signal SP1 output from the address buffer 300 and summing it to output an operation signal for controlling the memory cell.

상기와 같은 종래의 반도체 메모리장치의 어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로도는 서메이터(500)에서 어드레스 천이검출신호(SP1)를 이용하여 메모리 셀 제어를 위한 동작신호를 출력하므로, 어드레스 버퍼(300)에서 도 5와 같은 스큐에 의한 쇼트노이즈가 발생될 시 서메이터(500)에서 원하지 않는 신호가 발생되어 오동작이 발생하는 문제가 있었다.
The buffer circuit diagram for outputting the address and input / output data of the conventional semiconductor memory device as described above uses the address buffer (S1) to output an operation signal for memory cell control using the address transition detection signal SP1. When the short noise due to skew as shown in FIG. 5 is generated in FIG.

따라서 본 발명의 목적은 어드레스 천이검출신호를 복수로 발생하여 어드레스 버퍼에서 스큐에 의한 쇼트노이즈가 발생되더라도 정상적인 메모리 셀 제어를 위한 동작신호를 출력하는 반도체 메모리장치의 유효어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로를 제공함에 있다.Accordingly, an object of the present invention is to output a valid address and input / output data of a semiconductor memory device that generates a plurality of address transition detection signals and outputs an operation signal for normal memory cell control even if short noise due to skew occurs in the address buffer. To provide a buffer circuit.

본 발명의 다른 목적은 반도체 메모리장치에서 어드레스 천이검출신호를 발생하는 어드레스 및 데이터 패스 제어버퍼를 제공함에 있다.
Another object of the present invention is to provide an address and data path control buffer for generating an address transition detection signal in a semiconductor memory device.

상기 목적을 달성하기 위한 본 발명의 MUX제품으로 이루어진 반도체 메모리장치는, 외부로부터 칩셀렉신호(XCSB)를 받아 일정시간 지연된 칩셀렉신호(CSB)를 출력하는 칩셀렉버퍼와, 상기 칩셀렉버퍼로부터 출력된 칩 셀렉신호(CSB)와 외부로부터 입력된 어드레스 및 데이터 구분신호(XAVDB)를 받아 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)와 어드레스 천이 검출신호(SP0)를 출력하는 AVDB 버퍼와, 상기 칩셀렉 버퍼로부터 칩셀렉신호(CSB)와 상기 AVDB버퍼로부터 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)에 의해 어드레스를 버퍼링하여 어드레스 천이 검출신호(SP1)를 출력하는 어드레스 버퍼와, 상기 칩셀렉 버퍼로 부터 칩셀렉신호(CSB)와 상기 AVDB버퍼로부터 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)에 의해 입/출력 데이터를 버퍼링하여 출력하는 입/출력 버퍼로 구성됨을 특징으로 한다.A semiconductor memory device comprising a MUX product of the present invention for achieving the above object comprises a chip select buffer for receiving a chip select signal (XCSB) from the outside and outputting a chip select signal (CSB) which is delayed for a predetermined time from the chip select buffer. An AVDB buffer which receives an output chip select signal CSB, an externally input address and data classification signal XAVDB, and outputs an effective address and input / output data path control signal AVDB_X and an address transition detection signal SP0; An address buffer for buffering an address by a chip select signal CSB from a chip select buffer and an effective address and an input / output data path control signal AVDB_X output from the AVDB buffer, and outputting an address transition detection signal SP1; Input / output by the chip select signal CSB from the select buffer and the effective address and the input / output data path control signal AVDB_X output from the AVDB buffer. Characterized in that it consists of an input / output buffer that buffers the output data and outputs.

상기 AVDB 버퍼는, 칩셀렉신호(CSB)와 어드레스 및 입출력 데이터 구분신호(XADB)를 반전논리합하여 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 출력하기 위한 노아게이트와, 상기 노아게이트를 통해 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 받아 어드레스 천이 검출신호(SP0)를 출력하는 어드레스 트랜지션 디텍터로 구성됨을 특징으로 한다. The AVDB buffer is configured by inverting and logically combining the chip select signal CSB and the address and input / output data division signal XADB to output a valid address and an input / output data path control signal AVDB_X, and output through the noah gate. And an address transition detector for receiving the valid address and the input / output data path control signal AVDB_X and outputting the address transition detection signal SP0.

상기 목적을 달성하기 위한 본 발명의 어드레스 및 데이터 패스 제어버퍼는, 칩셀렉신호(CSB)와 어드레스 및 입출력 데이터 구분신호(XADB)를 논리 연산하여 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 출력하기 위한 논리게이트와, 상기 논리게이트를 통해 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 받아 어드레스 천이 검출신호(SP0)를 출력하는 어드레스 트랜지션 디텍터로 구성됨을 특징으로 한다. In order to achieve the above object, the address and data path control buffer according to the present invention outputs an effective address and an input / output data path control signal AVDB_X by performing a logical operation on the chip select signal CSB and the address and input / output data classification signal XADB. And an address transition detector for receiving an effective address and an input / output data path control signal AVDB_X output through the logic gate and outputting an address transition detection signal SP0.

이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 6은 본 발명의 실시 예에 따른 MUX제품으로 이루어진 반도체 메모리장치의 어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로도이다. 6 is a buffer circuit diagram for outputting address and input / output data of a semiconductor memory device made of a MUX product according to an exemplary embodiment of the present invention.                     

외부로부터 제1 패드(602)를 통해 칩셀렉신호(XCSB)를 받아 일정시간 지연된 칩셀렉신호(CSB)를 출력하는 칩셀렉버퍼(600)와, 상기 칩셀렉버퍼(600)로부터 출력된 칩 셀렉신호(CSB)와 제2 패드(702)를 통해 입력된 어드레스 및 데이터 구분신호(XAVDB)를 받아 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)와 어드레스 천이 검출신호(SP0)를 출력하는 AVDB(Address Valid Data Bar) 버퍼(700)와, 상기 칩셀렉 버퍼(600)로부터 칩셀렉신호(CSB)와 상기 AVDB버퍼(700)로부터 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)에 의해 제3패드(802)를 통해 입력된 어드레스를 버퍼링하여 어드레스 천이 검출신호(SP1)를 출력하는 어드레스 버퍼(800)와, 상기 AVDB버퍼(700)로부터 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)에 의해 제4패드(902)를 통해 입력된 입/출력 데이터를 버퍼링하여 출력하는 입/출력 버퍼(900)와, 상기 AVDB 버퍼(700)로부터 출력된 어드레스 천이검출신호(SP0) 또는 상기 어드레스 버퍼(800)로부터 출력된 어드레스 천이검출신호(SP1)를 받아 메모리 셀 제어를 위한 동작신호를 출력하는 서메이터(SUMMATOR)(1000)로 구성되어 있다. The chip select buffer 600 receiving the chip select signal XCSB through the first pad 602 from the outside and outputting the chip select signal CSB delayed for a predetermined time, and the chip select output from the chip select buffer 600. AVDB (Address) for receiving the address and data division signal XAVDB input through the signal CSB and the second pad 702 and outputting the valid address and input / output data path control signal AVDB_X and the address transition detection signal SP0. The third pad by the valid data bar buffer 700, the chip select signal CSB from the chip select buffer 600, and the valid address and input / output data path control signals AVDB_X output from the AVDB buffer 700. By the address buffer 800 for buffering the address input through 802 to output the address transition detection signal SP1, and the valid address and input / output data path control signal AVDB_X output from the AVDB buffer 700. Input / input through the fourth pad 902 An input / output buffer 900 for buffering and outputting the output data, and an address transition detection signal SP0 output from the AVDB buffer 700 or an address transition detection signal SP1 output from the address buffer 800. And a summator 1000 for outputting an operation signal for controlling the memory cell.

도 7은 본 발명의 실시 예에 따른 도 6의 AVDB버퍼(700)의 상세회로도이다.7 is a detailed circuit diagram of the AVDB buffer 700 of FIG. 6 according to an embodiment of the present invention.

한 입력단으로 칩셀렉신호(CSB)가 입력되고, 다른 한 입력단으로 제2패드(702)를 통해 입력되는 어드레스 및 입출력 데이터 구분신호(XADB)가 입력되어 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 출력하기 위한 노아게이트(52)와, 상기 노아게이트(52)를 통해 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 받아 어드레스 천이 검출신호(SP0)를 출력하는 어드레스 트랜지션 디텍터(54)로 구성되어 있다. The chip select signal CSB is input to one input terminal, and the address and input / output data classification signal XADB input to the other input terminal through the second pad 702 are input to the effective address and input / output data path control signal AVDB_X. And an address transition detector 54 that receives an effective address and an input / output data path control signal AVDB_X output through the noar gate 52 and outputs an address transition detection signal SP0. Consists of

도 8은 본 발명의 실시 예에 따른 MUX제품으로 이루어진 반도체 메모리장치의 어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로도의 동작 타이밍도이다.8 is an operation timing diagram of a buffer circuit diagram for outputting address and input / output data of a semiconductor memory device made of a MUX product according to an exemplary embodiment of the present invention.

상술한 도 6 내지 도 8을 참조하여 본 발명의 바람직한 실시 예의 동작을 상세히 설명한다. 6 to 8 will be described in detail the operation of the preferred embodiment of the present invention.

MUX제품으로 이루어진 반도체 메모리 장치는 어드레스 신호와 입출력 데이터를 구분하기 위해 하나의 패드로 공유하여 사용함으로 인하여 어드레스 패스와 데이터 입출력 패스를 선택적으로 제어한다. 따라서 어드레스 입력과 데이터 입출력을 분리하여 주는 신호가 어드레스 및 데이터 구분신호(XAVDB)가 된다. The semiconductor memory device made of the MUX product selectively controls the address path and the data input / output path by using a single pad to separate the address signal and the input / output data. Therefore, a signal separating the address input and the data input / output becomes an address and data classification signal XAVDB.

본 발명의 버퍼회로도인 도 6에 도시된 칩셀렉 버퍼(600), 어드레스 버퍼(800)는 종래의 도 2 및 도 4에 도시된 구성과 동일한 구성을 가지므로 구체적인 동작을 생략한다. Since the chip select buffer 600 and the address buffer 800 shown in FIG. 6, which are the buffer circuit diagrams of the present invention, have the same configuration as those shown in FIGS. 2 and 4, the detailed operation is omitted.

도 6를 참조하면, 제1 패드(602)를 통해 칩 셀렉신호(XCSB)를 입력하는 칩셀력 버퍼(600)는 일정시간 지연된 칩셀렉신호(CSB)를 출력한다. 이때 AVDB버퍼(700)는 제2패드(702)를 통해 입력된 유효어드레스 및 데이터 구분신호(XAVDB)와 상기 칩셀렉버퍼(600)로부터 지연된 칩 셀렉신호(CSB)를 받아 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)와 어드레스 천이검출신호(SP0)를 출력한다. 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)는 도 7에 의해 생성된다. 도 7의 노아게이트(52)는 칩셀렉버퍼(600)로부터 출력된 일정시간 지연된 칩 셀렉신호(CSB)와 제2패드(702)를 통해 입력된 유효어드레스 및 데이터 구분신호(XAVDB)를 반전 논리합하여 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 출력한다. 그리고 어드레스 트랜지션 디텍터(54)는 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 받아 도 8과 같은 구형파의 어드레스 천이 검출신호(SP0)를 생성하여 출력한다. 어드레스 천이 검출신호(SP0)는 칩 셀렉신호(XCSB)와 유효어드레스 및 데이터 구분신호(XAVDB)사이의 스큐(Skew)에 상관없이 유효어드레스 및 데이터 구분신호(XAVDB) 천이에 의한 펄스신호가 된다. Referring to FIG. 6, the chip cell force buffer 600 for inputting the chip select signal XCSB through the first pad 602 outputs the chip select signal CSB delayed for a predetermined time. At this time, the AVDB buffer 700 receives the valid address and data classification signal XAVDB input through the second pad 702 and the chip select signal CSB delayed from the chip select buffer 600, and the valid address and input / output data paths. The control signal AVDB_X and the address transition detection signal SP0 are output. The valid address and input / output data path control signal AVDB_X are generated by FIG. The NOR gate 52 of FIG. 7 inverts the chip select signal CSB delayed for a predetermined time and the effective address and data classification signal XAVDB input through the second pad 702 output from the chip select buffer 600. The valid address and input / output data path control signal AVDB_X are output. The address transition detector 54 receives the valid address and the input / output data path control signal AVDB_X, and generates and outputs the address transition detection signal SP0 of the square wave as shown in FIG. The address transition detection signal SP0 becomes a pulse signal due to the transition of the effective address and the data division signal XAVDB regardless of the skew between the chip select signal XCSB and the effective address and the data division signal XAVDB.

이때 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)는 어드레스 버퍼(800)와 입/출력 버퍼(900)로 인가되며, 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)가 로우이면 어드레스 버퍼(800)는 제3패드(802)를 통해 입력된 어드레스를 버퍼링하여 구형파의 어드레스 천이 검출신호(SP1)를 출력하고, 입/출력 버퍼(900)는 제4패드(902)를 통해 입력된 입출력(I/O) 데이터를 패스시키지 않는다. 그리고 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)가 하이이면 어드레스 버퍼(800)는 제3패드(802)를 통해 입력된 어드레스를 패스시키지 않고, 입/출력 버퍼(900)는 제4패드(902)를 통해 입력된 입출력(I/O) 데이터를 버퍼링하여 출력한다. At this time, the valid address and input / output data path control signal AVDB_X are applied to the address buffer 800 and the input / output buffer 900. If the valid address and input / output data path control signal AVDB_X is low, the address buffer 800 is low. By buffering the address input through the third pad 802, the address transition detection signal SP1 of the square wave is output, and the input / output buffer 900 is input / output (I / O) input through the fourth pad 902. Do not pass data. When the valid address and the input / output data path control signal AVDB_X are high, the address buffer 800 does not pass the address input through the third pad 802, and the input / output buffer 900 is the fourth pad 902. Input / output (I / O) data input through) is buffered and output.

그리고 서메이터(1000)는 AVDB버퍼(700)로부터 출력된 어드레스 천이 검출신호(SP0) 또는 어드레스 버퍼(800)로부터 출력된 어드레스 천이 검출신호(SP1)를 받아 서메이션하여 메모리 셀 제어를 위한 동작신호를 출력한다.The summator 1000 receives an address transition detection signal SP0 output from the AVDB buffer 700 or an address transition detection signal SP1 output from the address buffer 800 to summarize an operation signal for controlling memory cells. Outputs

따라서 어드레스 버퍼(800)에서 도 8과 같은 숏 노이즈 펄스가 발생되어도 AVDB 버퍼(700)로부터 생성된 어드레스 천이검출신호(SP0)에 의해 서메이터(1000) 에 메모리 셀을 제어하기 위한 정상적인 동작신호를 발생하여 오동작을 방지할 수 있다.Therefore, even if a short noise pulse as shown in FIG. 8 is generated in the address buffer 800, the normal operation signal for controlling the memory cell is supplied to the simmer 1000 by the address transition detection signal SP0 generated from the AVDB buffer 700. This can prevent malfunction.

본 발명의 AVDB버퍼(700)에서 노아게이트(52)를 예를 들어 사용하여 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 생성하도록 하였으나 그 외 다른 논리게이트를 사용하여 구현 가능하다. In the AVDB buffer 700 of the present invention, the NOA gate 52 is used to generate an effective address and an input / output data path control signal AVDB_X, for example. However, other logic gates may be used.

상술한 바와 같이 본 발명은 MUX제품으로 이루어진 반도체 메모리장치에서 AVDB버퍼와 어드레스 버퍼에서 각각 어드레스 천이 검출신호(SP)를 발생시키도록 하여 어드레스 버퍼에서 쇼노이즈 펄스가 발생되어 원하지 않는 펄스가 발생되어도 AVDB 버퍼에서 발생된 어드레스 천이 검출신호(SP0)에 의해 메모리 셀을 제어하기 위한 동작신호를 발생하도록 하여 칩의 오동작을 방지할 수 있는 이점이 있다.
As described above, the present invention allows the AVDB buffer and the address buffer to generate the address transition detection signal SP in the semiconductor memory device made of the MUX product. An operation signal for controlling the memory cell is generated by the address transition detection signal SP0 generated in the buffer, thereby preventing the malfunction of the chip.

Claims (4)

MUX제품으로 이루어진 반도체 메모리장치에 있어서,In a semiconductor memory device made of a MUX product, 외부로부터 칩셀렉신호(XCSB)를 받아 일정시간 지연된 칩셀렉신호(CSB)를 출력하는 칩셀렉버퍼와, A chip select buffer which receives the chip select signal XCSB from the outside and outputs a chip select signal CSB delayed for a predetermined time; 상기 칩셀렉버퍼로부터 출력된 칩 셀렉신호(CSB)와 외부로부터 입력된 어드레스 및 데이터 구분신호(XAVDB)를 받아 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)와 어드레스 천이 검출신호(SP0)를 출력하는 AVDB 버퍼와, Receiving a chip select signal CSB output from the chip select buffer and an address and data classification signal XAVDB input from the outside, and outputting an effective address and input / output data path control signal AVDB_X and an address transition detection signal SP0. With the AVDB buffer, 상기 칩셀렉 버퍼로부터 칩셀렉신호(CSB)와 상기 AVDB버퍼로부터 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)에 의해 어드레스를 버퍼링하여 어드레스 천이 검출신호(SP1)를 출력하는 어드레스 버퍼와, An address buffer for buffering an address by the chip select signal CSB from the chip select buffer and the valid address and input / output data path control signal AVDB_X output from the AVDB buffer, and outputting an address transition detection signal SP1; 상기 칩셀렉 버퍼로부터 칩셀렉신호(CSB)와 상기 AVDB버퍼로부터 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)에 의해 입/출력 데이터를 버퍼링하여 출력하는 입/출력 버퍼로 구성됨을 특징으로 하는 반도체 메모리장치의 유효어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로. And an input / output buffer for buffering and outputting input / output data by the chip select signal CSB from the chip select buffer and the effective address and the input / output data path control signal AVDB_X output from the AVDB buffer. A buffer circuit for outputting valid addresses and input / output data of a semiconductor memory device. 제1항에 있어서, 상기 AVDB 버퍼는,The method of claim 1, wherein the AVDB buffer, 칩셀렉신호(CSB)와 어드레스 및 입출력 데이터 구분신호(XADB)를 반전논리합하여 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 출력하기 위한 노아 게이트와, A NOR gate for outputting an effective address and an input / output data path control signal AVDB_X by inverting and logically combining the chip select signal CSB and the address and input / output data division signal XADB; 상기 노아게이트를 통해 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 받아 어드레스 천이 검출신호(SP0)를 출력하는 어드레스 트랜지션 디텍터로 구성됨을 특징으로 하는 반도체 메모리장치의 유효어드레스 및 입출력 데이터를 출력하기 위한 버퍼회로. Valid address and input / output data of the semiconductor memory device, characterized in that it comprises an address transition detector for receiving the effective address and the input and output data path control signal AVDB_X output through the NOA gate and outputs the address transition detection signal SP0. Buffer circuit for 어드레스 및 데이터 패스 제어버퍼에 있어서,In the address and data path control buffer, 칩셀렉신호(CSB)와 어드레스 및 입출력 데이터 구분신호(XADB)를 논리 연산하여 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 출력하기 위한 논리게이트와, A logic gate for outputting an effective address and an input / output data path control signal AVDB_X by performing a logical operation on the chip select signal CSB and the address and input / output data classification signal XADB; 상기 논리게이트를 통해 출력된 유효어드레스 및 입출력 데이터 패스 제어신호(AVDB_X)를 받아 어드레스 천이 검출신호(SP0)를 출력하는 어드레스 트랜지션 디텍터로 구성됨을 특징으로 하는 반도체 메모리장치의 유효어드레스 및 데이터 패스 제어 버퍼회로. An effective address and data path control buffer of a semiconductor memory device, comprising: an address transition detector configured to receive an effective address and an input / output data path control signal AVDB_X output through the logic gate and output an address transition detection signal SP0. Circuit. 제3항에 있어서,The method of claim 3, 상기 논리게이트는 노아게이트임을 특징으로 하는 반도체 메모리장치의 유효어드레스 및 데이터 패스 제어 버퍼회로. And the logic gate is a noble gate.
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