KR100536194B1

KR100536194B1 - Plasma display panel

Info

Publication number: KR100536194B1
Application number: KR10-2002-0077371A
Authority: KR
Inventors: 김우태; 강경두
Original assignee: 삼성에스디아이 주식회사
Priority date: 2002-12-06
Filing date: 2002-12-06
Publication date: 2005-12-12
Also published as: KR20040049556A

Abstract

방전 공간은 줄이지 않으면서 어드레스 전극과 주사 전극 사이의 간격을 축소시켜 어드레스 방전 특성을 향상시키는 플라즈마 디스플레이 패널에 관한 것으로서, 플라즈마 디스플레이 패널은 제1 기판에 라인 패턴으로 형성되는 어드레스 전극들과; 어드레스 전극들을 덮으면서 제1 기판 전면에 형성되는 유전층과; 방전 공간을 사이로 제1 기판에 대향하는 제2 기판의 일면에 어드레스 전극과 수직한 라인 패턴으로 형성되는 표시 전극 및 주사 전극들과; 표시 전극과 주사 전극들을 덮으면서 제2 기판 전면에 형성되는 투명 유전층 및 보호층을 포함하며, 주사 전극에 대향하는 어드레스 전극의 하부에 어드레스 전극을 돌출시키기 위한 단차부가 형성되어 어드레스 전극과 주사 전극 사이의 간격을 축소시킨다.A plasma display panel for reducing address space between an address electrode and a scan electrode to improve address discharge characteristics without reducing a discharge space, the plasma display panel comprising: address electrodes formed in a line pattern on a first substrate; A dielectric layer formed over the first substrate while covering the address electrodes; Display electrodes and scan electrodes formed in a line pattern perpendicular to the address electrode on one surface of the second substrate facing the first substrate with a discharge space therebetween; A transparent dielectric layer and a protective layer are formed on the entire surface of the second substrate while covering the display electrode and the scan electrodes. A step portion for protruding the address electrode is formed under the address electrode opposite to the scan electrode, thereby providing a gap between the address electrode and the scan electrode. Reduce the spacing of

Description

Plasma Display Panel {PLASMA DISPLAY PANEL}

본 발명은 플라즈마 디스플레이 패널에 관한 것으로서, 보다 상세하게는 방전 공간은 줄이지 않으면서 어드레스 전극과 주사 전극 사이의 간격을 축소시켜 어드레스 방전 특성을 향상시키는 플라즈마 디스플레이 패널에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel, and more particularly, to a plasma display panel which reduces an interval between an address electrode and a scan electrode to improve address discharge characteristics without reducing a discharge space.

일반적으로 플라즈마 디스플레이 패널(PDP; Plasma Display Panel, 이하 'PDP'라 약칭한다)은 기체 방전에 의한 진공 자외선으로 형광막을 여기시켜 소정의 영상을 구현하는 표시장치로서, 고해상도의 대화면 구성이 가능하여 차세대 박형 표시장치로 각광을 받고 있다.In general, a plasma display panel (hereinafter referred to as 'PDP') is a display device that excites a fluorescent film by vacuum ultraviolet rays caused by gas discharge to realize a predetermined image. It is attracting attention as a thin display device.

도 5는 종래 기술에 의한 3전극 면방전 방식 PDP의 부분 단면도로서, 하나의 셀 주변을 확대 도시하였다. 도시한 PDP는 하부 기판(1)에 라인 패턴의 어드레스 전극(3)을 형성하고, 유전층(5)으로 어드레스 전극(3)을 커버하며, 상부 기판(7)에 어드레스 전극(3)과 수직한 라인 패턴의 주사 전극(9)과 표시 전극(11)을 형성하고, 주사 전극(9)과 표시 전극(11)을 투명 유전층(13)과 MgO 보호막(15)으로 커버하고 있다.FIG. 5 is a partial cross-sectional view of a three-electrode surface discharge type PDP according to the prior art, in which an enlarged periphery of one cell is shown. The illustrated PDP forms a line pattern address electrode 3 on the lower substrate 1, covers the address electrode 3 with the dielectric layer 5, and is perpendicular to the address electrode 3 on the upper substrate 7. The scan electrode 9 and the display electrode 11 of the line pattern are formed, and the scan electrode 9 and the display electrode 11 are covered with the transparent dielectric layer 13 and the MgO protective film 15.

이 때, 각각의 어드레스 전극(3) 사이에는 도시하지 않은 라인 패턴의 격벽이 위치하며, 각각의 격벽 사이로 도시하지 않은 R(적), G(녹), B(청) 형광막이 형성되어 있다. 그리고 어드레스 전극(3)과 주사 전극(9) 및 표시 전극(11)의 교차 영역이 PDP의 한 셀을 구성하게 된다.At this time, a partition of a line pattern (not shown) is positioned between each of the address electrodes 3, and R (red), G (green), and B (blue) fluorescent films (not shown) are formed between the partition walls. The intersection area of the address electrode 3, the scan electrode 9, and the display electrode 11 constitutes one cell of the PDP.

이로서 어드레스 전극(3)과 주사 전극(9) 사이에 어드레스 전압(Va)을 인가하여 어드레스 방전으로 특정 셀을 선택한 다음, 이 셀에 위치하는 표시 전극(11)과 주사 전극(9) 사이에 서스테인 전압(Vs)을 인가하면, 플라즈마 방전이 일어나 진공 자외선이 방출되고, 진공 자외선이 해당 셀의 형광막을 여기시켜 가시광을 방출하게 된다.As a result, an address voltage Va is applied between the address electrode 3 and the scan electrode 9 to select a specific cell by address discharge, and then a sustain is performed between the display electrode 11 and the scan electrode 9 positioned in the cell. When the voltage Vs is applied, plasma discharge occurs to emit vacuum ultraviolet rays, and the vacuum ultraviolet rays excite the fluorescent film of the cell to emit visible light.

상기한 구성의 PDP는 주사 전극(9)과 표시 전극(11) 사이에 충분한 방전 공간을 확보해야 하며, 이를 위해서 상부 기판(7)과 하부 기판(1) 사이에 일정한 셀 갭이 요구된다. 그러나 방전 공간을 확보하기 위해 상부 기판(7)과 하부 기판(1) 사이의 셀 갭을 확대시키면, 어드레스 전극(3)과 주사 전극(9) 사이의 간격이 멀어져 어드레스 방전 특성이 저하되는 문제를 안고 있다.The PDP having the above-described configuration should secure sufficient discharge space between the scan electrode 9 and the display electrode 11, and for this purpose, a constant cell gap is required between the upper substrate 7 and the lower substrate 1. However, when the cell gap between the upper substrate 7 and the lower substrate 1 is enlarged in order to secure the discharge space, the gap between the address electrode 3 and the scan electrode 9 becomes far, which causes the address discharge characteristic to deteriorate. Holding it.

따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 PDP 셀의 방전 공간은 줄이지 않으면서 어드레스 전극과 주사 전극 사이의 간격을 축소시켜 어드레스 방전 특성을 향상시키는 플라즈마 디스플레이 패널을 제공하는데 있다.Accordingly, an object of the present invention is to solve the above problems, and an object of the present invention is to provide a plasma display panel which reduces an interval between an address electrode and a scan electrode and improves an address discharge characteristic without reducing the discharge space of a PDP cell. have.

상기의 목적을 달성하기 위하여 본 발명은,In order to achieve the above object, the present invention,

제1 기판에 라인 패턴으로 형성되는 어드레스 전극들과, 어드레스 전극들을 덮으면서 제1 기판 전면에 형성되는 유전층과, 방전 공간을 사이로 제1 기판에 대향하는 제2 기판의 일면에 어드레스 전극과 수직한 라인 패턴으로 형성되는 표시 전극 및 주사 전극들과, 표시 전극과 주사 전극들을 덮으면서 제2 기판 전면에 형성되는 투명 유전층 및 보호층을 포함하며, 상기 주사 전극에 대향하는 어드레스 전극의 하부에 어드레스 전극을 돌출시키기 위한 단차부가 형성되어 어드레스 전극과 주사 전극 사이의 간격을 축소시키는 플라즈마 디스플레이 패널을 제공한다.Address electrodes formed in a line pattern on the first substrate, a dielectric layer formed on the front surface of the first substrate while covering the address electrodes, and a discharge substrate perpendicular to the address electrode on one surface of the second substrate facing the first substrate through the discharge space. A display electrode and a scan electrode formed in a line pattern, and a transparent dielectric layer and a protective layer formed on the entire surface of the second substrate while covering the display electrode and the scan electrodes, the address electrode below the address electrode facing the scan electrode. A stepped portion for protruding the gap is formed to provide a plasma display panel which reduces the gap between the address electrode and the scan electrode.

상기 단차부는 유전체로 이루어지며, 주사 전극에 대향하는 제1 기판 표면에서 주사 전극과 동일한 라인 패턴으로 형성되거나, 주사 전극과 어드레스 전극의 교차 영역에 대응하는 제1 기판 표면에서 도트 패턴으로 형성될 수 있다.The stepped portion may be formed of a dielectric, and may be formed in the same line pattern as the scan electrode on the surface of the first substrate facing the scan electrode, or may be formed in a dot pattern on the surface of the first substrate corresponding to the intersection area of the scan electrode and the address electrode. have.

다른 실시예로서, 상기 단차부는 주사 전극에 대향하는 제1 기판 표면이 주사 전극과 동일한 라인 패턴으로 돌출된 것으로 이루어지거나, 주사 전극과 어드레스 전극의 교차 영역에 대응하는 제1 기판 표면이 도트 패턴으로 돌출된 것으로 이루어질 수 있다.In another exemplary embodiment, the stepped portion may be formed by protruding the first substrate surface facing the scan electrode in the same line pattern as the scan electrode, or the first substrate surface corresponding to the intersection area of the scan electrode and the address electrode in a dot pattern. It may consist of a protrusion.

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널(이하, 'PDP'라 약칭한다)의 부분 분해 사시도이고, 도 2는 결합 상태의 PDP를 도 1의 X축 방향으로 절개하여 나타낸 단면도이다.1 is a partially exploded perspective view of a plasma display panel (hereinafter, abbreviated as 'PDP') according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view illustrating the PDP in a bonded state cut in the X-axis direction of FIG. 1.

도시한 바와 같이 본 실시예에 의한 PDP는 3전극 면방전 타입으로서, 라인 패턴의 격벽(2)을 이용하여 방전 공간을 구획하며, 각 셀별로 제1 기판(이하, '후면 기판(4)'이라 한다)에 어드레스 전극(6)을, 제2 기판(이하, '전면 기판(8)'이라 한다)에 2개의 서스테인 전극(10), 즉 주사 전극(10A)과 표시 전극(10B)을 구비하여 각 셀의 발광을 독립적으로 제어한다.As shown, the PDP according to the present embodiment is a three-electrode surface discharge type, which partitions the discharge space by using the partition wall 2 of the line pattern, and the first substrate (hereinafter, referred to as 'rear substrate 4') for each cell. The address electrode 6 is provided on the second substrate (hereinafter referred to as the 'front substrate 8') and two sustain electrodes 10, that is, the scan electrode 10A and the display electrode 10B. The light emission of each cell is controlled independently.

보다 구체적으로, 상기 후면 기판(4)에는 도면의 X축 방향을 따라 다수의 어드레스 전극(6)이 라인 패턴으로 형성되고, 어드레스 전극들(6)을 덮으면서 후면 기판(4) 전면에 유전층(12)이 형성된다. 상기 유전층(12) 위 각 어드레스 전극(6) 사이로 소정 높이의 격벽(2)이 위치하며, 인접한 두 격벽(2)의 측면과 유전층(12) 표면으로 R(적), G(녹), B(청) 형광막(14)이 형성된다.More specifically, a plurality of address electrodes 6 are formed in a line pattern on the rear substrate 4 along the X-axis direction of the drawing, and cover the address electrodes 6 to cover a dielectric layer (F) on the front surface of the rear substrate 4. 12) is formed. A barrier rib 2 having a predetermined height is positioned between the address electrodes 6 on the dielectric layer 12, and R (red), G (green), and B are formed on the side surfaces of two adjacent barrier ribs 2 and the dielectric layer 12 surface. (Blue) The fluorescent film 14 is formed.

그리고 후면 기판(4)에 대향하는 전면 기판(8)의 일면에는 도면의 Y축 방향을 따라 한쌍의 주사 전극(10A)과 표시 전극(10B)으로 이루어진 방전유지 전극(10)이 라인 패턴으로 형성되어 어드레스 전극(6)과 수직으로 교차하며, 방전유지 전극들(10)을 덮으면서 전면 기판(8) 전체에 투명 유전층(16)과 MgO 보호층(18)이 형성된다.On the surface of the front substrate 8 that faces the rear substrate 4, a discharge sustaining electrode 10 including a pair of scan electrodes 10A and a display electrode 10B is formed in a line pattern along the Y-axis direction of the drawing. As a result, the transparent dielectric layer 16 and the MgO protective layer 18 are formed on the entire front substrate 8 while covering the discharge sustaining electrodes 10.

이 때, 본 실시예에 의한 PDP는 상, 하부 기판(4, 8) 사이의 간격을 그대로 유지하여 충분한 방전 공간을 확보하면서 어드레스 전극(6)과 주사 전극(10A) 사이, 그리고 어드레스 전극(6)과 표시 전극(10B) 사이의 간격을 차별화하여 어드레스 전극(6)과 주사 전극(10A) 사이에 인가되는 어드레스 전압에 의한 어드레스 방전 효율을 향상시킨다.At this time, the PDP according to the present embodiment maintains the gap between the upper and lower substrates 4 and 8 as it is, while ensuring sufficient discharge space, between the address electrode 6 and the scan electrode 10A and the address electrode 6. ) And the distance between the display electrode 10B are differentiated to improve the address discharge efficiency due to the address voltage applied between the address electrode 6 and the scan electrode 10A.

즉, 상기 PDP는 도 2에 도시한 바와 같이, 각 셀마다 어드레스 전극(6)과 주사 전극(10A) 사이를 연결하는 방전 공간의 높이(H1)를 어드레스 전극(6)과 표시 전극(10B) 사이를 연결하는 방전 공간의 높이(H2)보다 작게 설정하여 어드레스 전극(6)과 주사 전극(10A) 사이의 간격을 축소시킨다.That is, as shown in FIG. 2, the PDP sets the height H1 of the discharge space connecting between the address electrode 6 and the scan electrode 10A for each cell to the address electrode 6 and the display electrode 10B. The distance between the address electrode 6 and the scan electrode 10A is reduced by setting smaller than the height H2 of the discharge spaces therebetween.

이로서 본 실시예에 의한 PDP는 어드레스 전극(6)과 주사 전극(10A) 사이에 어드레스 전압(Va)을 인가하면, 축소된 어드레스 전극(6)과 주사 전극(10A) 사이의 간격에 의해 어드레스 방전에 소요되는 시간이 단축되어 어드레스 방전 특성이 향상된다. 그리고 어드레스 방전으로 특정 셀을 선택한 후, 이 셀에 위치하는 표시 전극(10B)과 주사 전극(10A) 사이에 서스테인 전압(Vs)을 인가하면, 유지 방전으로 진공 자외선이 방출되면서 해당 셀의 형광막을 여기시켜 가시광을 방출시킨다.Thus, in the PDP according to the present embodiment, when the address voltage Va is applied between the address electrode 6 and the scan electrode 10A, the address discharge is caused by the interval between the reduced address electrode 6 and the scan electrode 10A. The time required for the operation is shortened, and the address discharge characteristic is improved. When a specific cell is selected by the address discharge, and a sustain voltage Vs is applied between the display electrode 10B and the scan electrode 10A positioned in the cell, a vacuum ultraviolet ray is emitted by the sustain discharge and the fluorescent film of the cell is removed. Excitation emits visible light.

이와 같이 어드레스 전극(6)과 주사 전극(10A) 사이의 간격을 축소하여 어드레스 방전 특성을 향상시키는 본 실시예는, 전술한 구조를 실현하기 위해 후면 기판(4) 표면에 주사 전극(10A) 방향을 따라 단차부(20)를 라인 패턴으로 형성하고, 그 위에 전술한 어드레스 전극(6)과 유전층(12), 격벽(2)과 형광막(14)을 형성하여 하부 기판(4)을 완성한다.In this embodiment in which the distance between the address electrode 6 and the scan electrode 10A is reduced to improve the address discharge characteristics, the present embodiment is directed toward the scan electrode 10A on the back substrate 4 surface in order to realize the above-described structure. The stepped portion 20 is formed in a line pattern, and the address electrode 6, the dielectric layer 12, the partition wall 2, and the fluorescent film 14 are formed thereon to complete the lower substrate 4. .

상기 단차부(20)는 PDP의 전면에서 보아 전면 기판(8)에 형성된 주사 전극(10A)과 동일한 위치에서 주사 전극(10A)과 동일한 라인 패턴으로 형성된다. 이로서 단차부(20)와 어드레스 전극(6)의 교차 영역에서 어드레스 전극(6)이 단차부(20)에 의해 돌출되어 어드레스 전극(6)과 주사 전극(10A) 사이의 간격을 축소시킨다. 이 때, 상기 격벽(2)과 형광막(14)은 실질적으로 단차부(20)에 의한 영향을 받지 않는다.The step portion 20 is formed in the same line pattern as the scan electrode 10A at the same position as the scan electrode 10A formed on the front substrate 8 when viewed from the front of the PDP. As a result, the address electrode 6 protrudes by the stepped portion 20 at the intersection region of the stepped portion 20 and the address electrode 6 to reduce the gap between the address electrode 6 and the scan electrode 10A. At this time, the barrier ribs 2 and the fluorescent film 14 are not substantially affected by the stepped portion 20.

바람직하게, 상기 단차부(20)는 유전체로 이루어지며, 유전체를 라인 패턴으로 스크린 인쇄하거나, 유전체를 후면 기판(4)에 전면 인쇄한 후, 공지의 사진 식각법으로 패터닝하여 라인 패턴으로 완성할 수 있다. 상기 단차부(20)의 높이는 5∼30㎛, 단차부(20)의 선폭은 30∼300㎛이 바람직하며, 단차부(20)의 높이는 상부 기판(8)과 하부 기판(4) 사이 셀 갭의 최대 25%를 초과하지 못한다.Preferably, the step portion 20 is made of a dielectric material, and screen-printed the dielectric in a line pattern, or the entire surface printed on the back substrate 4, and then patterned by a known photolithography method to complete the line pattern Can be. The height of the stepped portion 20 is preferably 5 to 30 μm, and the line width of the stepped portion 20 is preferably 30 to 300 μm, and the height of the stepped portion 20 is a cell gap between the upper substrate 8 and the lower substrate 4. Do not exceed 25% of the maximum.

이는 단차부(20)의 선폭이 전술한 조건을 초과하면, 어드레스 전극(6)이 주사 전극(10A) 뿐만 아니라 표시 전극(10B)에도 영향을 미치게 되어 원하지 않는 벽전하 세팅 등을 유발할 수 있으며, 단차부(20)의 높이가 전술한 조건을 초과하면, 주사 전극(10A)과 표시 전극(10B) 사이의 방전이 어드레스 전극(6)의 전위 변화에 민감하게 반응하게 되어 원하는 벽전하 세팅 또는 방전 모드를 얻지 못한 가능성이 있기 때문이다.This may cause the address electrode 6 to affect not only the scan electrode 10A but also the display electrode 10B when the line width of the stepped portion 20 exceeds the above-mentioned condition, which may cause unwanted wall charge settings. When the height of the step portion 20 exceeds the above-mentioned condition, the discharge between the scan electrode 10A and the display electrode 10B is sensitive to the change in the potential of the address electrode 6, so that the desired wall charge setting or discharge is made. This is because there is a possibility that the mode is not obtained.

한편, 상기 단차부(20)는 라인 패턴으로 이루어지는 것 이외에, 도 3에 도시한 바와 같이 어드레스 전극(6)과 주사 전극(10A)의 교차 영역에 한해 부분적으로 형성될 수 있다. 이와 같이 도트 패턴으로 형성되는 단차부(20')는 유전체를 도트 패턴으로 스크린 인쇄하거나, 유전체를 후면 기판에 전면 인쇄한 후, 공지의 사진 식각법으로 패터닝하여 도트 모양으로 완성될 수 있다.In addition, the step portion 20 may be formed in a line pattern, and may be partially formed only in an intersection area between the address electrode 6 and the scan electrode 10A, as shown in FIG. 3. The stepped portion 20 ′ formed as a dot pattern may be screen printed on a dielectric in a dot pattern, or printed on the rear substrate in front of the dielectric, and then patterned by a known photolithography method to form a dot.

또한, 상기 단차부(20)는 다른 실시예로서 후면 기판(4) 위에 유전체를 형성하지 않고, 후면 기판(4) 자체가 전면 기판(8)을 향해 돌출된 형상으로 이루어질 수 있다. 즉, 도 4에 도시한 바와 같이 상기 단차부(20")는 후면 기판(4)의 일부가 전면 기판(8)을 향해 돌출된 형상으로 이루어지며, 주사 전극(10A)과 동일한 위치에서 주사 전극(10A)과 동일한 라인 패턴으로 형성된다.In addition, the stepped portion 20 may be formed in a shape in which the rear substrate 4 protrudes toward the front substrate 8 without forming a dielectric on the rear substrate 4 as another embodiment. That is, as shown in FIG. 4, the stepped portion 20 ″ has a shape in which a part of the rear substrate 4 protrudes toward the front substrate 8 and is formed at the same position as the scan electrode 10A. It is formed in the same line pattern as 10A.

한편, 후면 기판(4) 자체가 돌출되어 이루어진 단차부(20") 또한 어드레스 전극(6)과 주사 전극(10A)의 교차 영역에 한해 부분적으로 형성되어 도트 패턴으로 이루어질 수 있다. 이로서 단차부(20")와 어드레스 전극(6)의 교차 영역에서 어드레스 전극(6)이 단차부(20")에 의해 돌출되어 어드레스 전극(6)과 주사 전극(10A) 사이의 간격을 축소시킨다.On the other hand, the stepped portion 20 " formed by protruding the back substrate 4 itself can also be partially formed only in the intersection area between the address electrode 6 and the scan electrode 10A, thereby forming a dot pattern. At the intersection of 20 "and the address electrode 6, the address electrode 6 protrudes by the step part 20", reducing the space | interval between the address electrode 6 and the scanning electrode 10A.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Naturally, it belongs to

이와 같이 본 발명에 따르면, 상부 기판과 하부 기판 사이의 간격을 유지하여 표시 전극과 주사 전극 사이의 충분한 방전 공간을 확보하면서, 어드레스 전극과 주사 전극 사이의 간격을 축소함으로써 어드레스 방전에 소요되는 시간을 단축시킨다. 따라서 어드레스 방전 특성이 향상되어 플라즈마 디스플레이 패널의 방전 특성이 향상된다.As described above, according to the present invention, while maintaining the gap between the upper substrate and the lower substrate to ensure a sufficient discharge space between the display electrode and the scan electrode, the time required for address discharge by reducing the distance between the address electrode and the scan electrode Shorten. Therefore, the address discharge characteristic is improved, and the discharge characteristic of the plasma display panel is improved.

도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 부분 분해 사시도.1 is a partially exploded perspective view of a plasma display panel according to an embodiment of the present invention.

도 2는 결합 상태의 플라즈마 디스플레이 패널의 도 1의 X축 방향으로 절개하여 나타낸 부분 단면도.FIG. 2 is a partial cross-sectional view of the plasma display panel in a bonded state, taken in the X-axis direction of FIG. 1;

도 3과 도 4는 단차부의 다른 구성예를 설명하기 위한 플라즈마 디스플레이 패널의 부분 평면도 및 부분 확대 단면도.3 and 4 are partial plan views and partially enlarged cross-sectional views of a plasma display panel for explaining another configuration example of the stepped portion;

도 5는 종래 기술에 의한 플라즈마 디스플레이 패널의 부분 단면도.5 is a partial sectional view of a plasma display panel according to the prior art;

Claims

A first substrate and a second substrate disposed to face each other;

Display electrodes and scan electrodes formed on one surface of the second substrate in a line pattern;

A transparent dielectric layer formed on an entire surface of the second substrate while covering the display electrode and the scan electrodes;

A protective layer covering the transparent dielectric layer;

Address electrodes formed in a line pattern on the first substrate in a direction crossing the scan electrode;

A stepped portion disposed between the address electrode and the first substrate and protruding the address electrode to the second substrate;

A dielectric layer formed over the first substrate while covering the address electrode;

Barrier ribs provided on the dielectric layer at a predetermined height to define a discharge space; And

Green, blue and red fluorescent films provided in the discharge space;

Plasma display panel comprising a.

The method of claim 1,

And the stepped portion is formed in the same line pattern as the scan electrodes on the surface of the first substrate facing the scan electrodes.

The method of claim 1,

And the stepped portion is formed in a dot pattern on the surface of the first substrate corresponding to the intersection area between the scan electrode and the address electrode.

The method of claim 2 or 3,

And the stepped portion is made of a dielectric.

The method of claim 1,

And wherein the stepped portion is formed such that the first substrate surface facing the scan electrode protrudes in the same line pattern as the scan electrode.

The method of claim 1,

And wherein the stepped portion is formed by protruding a first substrate surface corresponding to an intersection area between a scan electrode and an address electrode in a dot pattern.

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