KR100532387B1 - Pad of semiconductor chip - Google Patents

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Abstract

본 발명은 반도체 칩의 각 핀과 연결되고 반도체 칩의 소정 부위에 소정의 신호를 주고받는 패드의 구조에 관한 것이다. 본 발명의 패드는 메인칩 영역과 연결되는 제1도전층, 제1도전층 상에 적층되는 절연막, 절연막 상에 적층되는 제2도전층 및 제1도전층 상에 패드의 가장자리를 따라서 일렬로 배열하여 형성되는 다수의 컨택 플러그를 구비하여 이루어지는데, 제2도전층의 가장자리부는 아래쪽으로 연장되어 일렬로 배열된 컨택 플러그들에 동시에 연결되도록 함으로써, 도전선이 접착되는 제2도전층의 중앙부 밑의 절연막의 두께가 제2도전층의 가장자리부 밑의 절연막 두께보다 큰 것을 특징으로 한다.The present invention relates to a structure of a pad connected to each pin of a semiconductor chip and exchanging a predetermined signal to a predetermined portion of the semiconductor chip. The pads of the present invention are arranged in a line along the edges of the pads on the first conductive layer connected to the main chip region, the insulating film stacked on the first conductive layer, the second conductive layer stacked on the insulating film and the first conductive layer. And a plurality of contact plugs which are formed in the form of a plurality of contact plugs, wherein the edges of the second conductive layer extend downwards to be simultaneously connected to the contact plugs arranged in a row, so that the conductive wires are bonded under the center of the second conductive layer. The thickness of the insulating film is larger than the thickness of the insulating film under the edge of the second conductive layer.

본 발명에 따르면, 도전선이 접착되는 패드 중앙부에 컨택을 형성하지 않고, 전체 층간 간격은 변화시키지 않으면서 패드 중앙부의 절연막 두께는 증가시킴으로써 메탈오픈이나 절연막의 균열을 방지할 수 있다.According to the present invention, it is possible to prevent the metal open or the crack of the insulating film by increasing the thickness of the insulating film at the center of the pad without changing a contact between the pad centers to which the conductive wires are attached and without changing the overall interlayer spacing.

Description

반도체 칩의 패드{Pad of semiconductor chip}Pad of semiconductor chip

본 발명은 반도체 칩의 각 핀과 연결되고 반도체 칩의 소정 부위에 소정의 신호를 주고받는 반도체 칩의 패드 구조에 관한 것이다.The present invention relates to a pad structure of a semiconductor chip connected to each pin of the semiconductor chip and exchanging a predetermined signal to a predetermined portion of the semiconductor chip.

통상 반도체 칩은 그 중앙부에 메모리셀이나 주변회로를 포함하는 메인칩 영역, 외부와의 신호전달을 위한 다수의 핀, 이 핀들과 메인칩 영역의 전기적 연결을 위해 칩의 가장자리에 형성되는 다수의 패드로 구성된다.In general, a semiconductor chip has a main chip region including a memory cell or a peripheral circuit at its center, a plurality of pins for signal transmission to the outside, and a plurality of pads formed at the edge of the chip for electrical connection between the pins and the main chip region. It consists of.

도1은 종래의 패드를 도시한 레이아웃도이고 도2는 도1의 2-2선으로 절취하여 본 단면도이다. 도1 및 도2에 도시된 바와 같이, 종래의 패드는 알루미늄(Al) 등의 금속으로 이루어진 도전층(10)들을 연결하는 컨택(30)을 패드 전체에 걸쳐서 형성한 구조를 갖고 있다. 한편, 패드의 최상층 도전층(10) 중앙에는 메인칩영역의 소정 부위와 전기적 연결을 위한 도전선을 접착(wire bonding)하게 되는데, 이때 도전층(10)에 인장력이 가해지게 된다. 그런데 금속으로 이루어진 도전층(10), 도전층(10)과 컨택 플러그(30) 사이에 위치한 확산장벽층(미도시) 및 주로 텅스텐(W)으로 이루어진 컨택 플러그(30) 간의 접착력이 좋지 못해, 도전층(10)에 가해지는 인장력을 견디지 못하고 도전층(10)이 파손되는 메탈오픈(metal open) 현상이 나타난다.FIG. 1 is a layout view showing a conventional pad, and FIG. 2 is a cross-sectional view taken along line 2-2 of FIG. 1 and 2, the conventional pad has a structure in which a contact 30 connecting the conductive layers 10 made of a metal such as aluminum (Al) is formed over the entire pad. In the meantime, a conductive line for electrical connection with a predetermined portion of the main chip region is attached to the center of the uppermost conductive layer 10 of the pad, and a tensile force is applied to the conductive layer 10. However, the adhesion between the conductive layer 10 made of metal, the diffusion barrier layer (not shown) located between the conductive layer 10 and the contact plug 30 and the contact plug 30 mainly made of tungsten (W) is not good, A metal open phenomenon occurs in which the conductive layer 10 is broken without being able to withstand the tensile force applied to the conductive layer 10.

이러한 문제를 해결하기 위해 도3 및 도4와 같은 구조의 패드가 제시되었다. 즉, 도3 및 도4에 도시된 구조의 패드는 두 층으로 이루어진 컨택(31)중 상층의 컨택들을 패드의 가장자리에만 배치하여 컨택에 의한 접착력 약화를 회피함으로써 메탈오픈을 줄이고자 하였다. 그러나, 이러한 구조의 패드는 메탈오픈은 피할 수 있으나, 상층의 층간절연막(22)의 두께가 충분하지 않아 층간절연막의 균열(crack)이 발생할 수 있다. In order to solve this problem, a pad having a structure as shown in FIGS. 3 and 4 has been proposed. That is, the pad of the structure shown in FIGS. 3 and 4 is intended to reduce the metal opening by placing the contacts of the upper layer of the contact 31 consisting of two layers only at the edge of the pad to avoid the weakening of the adhesive force by the contact. However, the pad of such a structure can avoid the metal opening, but since the thickness of the upper interlayer insulating layer 22 is not sufficient, a crack of the interlayer insulating layer may occur.

본 발명의 목적은 상기한 메탈오픈이나 층간절연막의 균열을 방지할 수 있는구조의 패드를 제공하는 데 있다.An object of the present invention is to provide a pad having a structure that can prevent the crack of the metal open or the interlayer insulating film.

상기의 목적을 달성하기 위한 본 발명에 따른 패드는, 메인칩 영역과 연결되는 제1도전층, 제1도전층 상에 적층되는 절연막, 절연막 상에 적층되는 제2도전층 및 제1도전층 상에 패드의 가장자리를 따라서 일렬로 배열하여 형성되는 다수의 컨택 플러그를 구비하여 이루어지는데, 특히 제2도전층의 가장자리부는 아래쪽으로 연장되어 일렬로 배열된 컨택 플러그들에 동시에 연결되도록 함으로써, 도전선이 접착되는 제2도전층의 중앙부 밑의 절연막의 두께가 제2도전층의 가장자리부 밑의 절연막 두께보다 큰 구조를 가진다.The pad according to the present invention for achieving the above object, the first conductive layer connected to the main chip region, the insulating film stacked on the first conductive layer, the second conductive layer and the first conductive layer stacked on the insulating film And a plurality of contact plugs formed in a row along the edge of the pads. In particular, the edge of the second conductive layer extends downward to be connected to the row of contact plugs at the same time so that the conductive line The thickness of the insulating film under the center of the second conductive layer to be bonded has a structure larger than the thickness of the insulating film under the edge of the second conductive layer.

여기서, 제1도전층 및 제2도전층은 알루미늄(Al)으로 이루어진 것을 특징으로 한다.The first conductive layer and the second conductive layer may be made of aluminum (Al).

또한, 컨택 플러그의 플러그 물질은 금속으로 이루어지고, 컨택 플러그와 제1 및 제2도전층의 사이에 플러그 금속의 확산방지를 위한 확산장벽층을 더 구비할 수도 있다. 이때 금속은 텅스텐(W)이고, 상기 확산장벽층은 타이타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN)로 이루어진다.In addition, the plug material of the contact plug may be made of a metal, and may further include a diffusion barrier layer for preventing diffusion of the plug metal between the contact plug and the first and second conductive layers. In this case, the metal is tungsten (W), and the diffusion barrier layer is made of titanium nitride (TiN), tantalum nitride (TaN), or tungsten nitride (WN).

이와 같이, 본 발명의 패드 구조에 따르면, 도전선이 접착되는 패드 중앙부에 컨택을 형성하지 않고, 전체 층간 간격은 변화시키지 않으면서 패드 중앙부의 절연막 두께는 증가시킴으로써 메탈오픈, 절연막의 균열을 방지할 수 있다.As described above, according to the pad structure of the present invention, it is possible to prevent cracks in the metal-opening and insulating films by increasing the thickness of the insulating film at the center of the pad without forming a contact at the center of the pad to which the conductive lines are bonded and without changing the overall interlayer spacing. Can be.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명의 실시예에 따라 패드를 형성하는 과정을 도시한 레이아웃도이고, 도 6a 및 도 6b는 각각 도5의 a-a선 및 b-b선을 따라 절취하여 본 단면도이다. 이들 도면을 보면, 반도체 칩의 메인칩영역과 패드가 형성될 영역에 알루미늄과 같은 금속으로 이루어진 제1도전층(100)을 형성한다. 이어서, 그 위에 제1절연막(200)을 형성하고, 나중에 제2도전층과 연결될 부위에 컨택홀을 뚫는다. 이때 컨택 플러그가 형성되는 위치는 도5에 도시된 바와 같이, 패드영역의 가장자리를 따라서 일렬로 함으로써 사각형 모양으로 배치된다. 여기에 텅스텐과 같은 금속을 채워넣음으로써 컨택 플러그(300)를 형성한다. 아울러, 메인칩영역에도 필요하다면 컨택 플러그를 형성할 수 있다. 한편, 도시하지는 않았지만, 컨택홀에 금속을 채워넣기 전에 통상의 방법에 의하여 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 등으로 이루어진 확산장벽층을 형성할 수도 있다. 이렇게 컨택 플러그들(300)이 형성된 제1절연막(200) 전면에 제2절연막(400)을 형성한다. 5 is a layout diagram illustrating a process of forming a pad according to an exemplary embodiment of the present invention, and FIGS. 6A and 6B are cross-sectional views taken along the lines a-a and b-b of FIG. 5, respectively. Referring to these drawings, the first conductive layer 100 made of a metal such as aluminum is formed in the main chip region and the pad region of the semiconductor chip. Subsequently, a first insulating layer 200 is formed thereon, and a contact hole is formed in a portion to be connected to the second conductive layer later. In this case, as shown in FIG. 5, the contact plugs are formed in a rectangular shape by lining them along the edge of the pad area. The contact plug 300 is formed by filling it with a metal such as tungsten. In addition, a contact plug can be formed in the main chip region if necessary. Although not shown, a diffusion barrier layer made of a titanium nitride film (TiN), a tantalum nitride film (TaN), a tungsten nitride film (WN), or the like may be formed by a conventional method before the metal is filled in the contact hole. The second insulating layer 400 is formed on the entire surface of the first insulating layer 200 on which the contact plugs 300 are formed.

도 7은 제2절연막(400)을 식각하여 제1절연막(200)에 형성된 컨택 플러그들(300)을 노출시킨 상태를 도시한 레이아웃도이고, 도8a 및 도8b는 각각 도7의 a-a선 및 b-b선을 따라 절취하여 본 단면도이다. 도시된 바와 같이, 제2절연막(400)을 식각하여 노출시킨 부위는 컨택 플러그들(300)을 포함하는 긴 직사각형 모양의 영역으로서, 인접한 컨택 플러그들 사이 및 컨택 플러그들 주위의 제1절연막(200)이 조금 노출되도록 한다.FIG. 7 is a layout diagram illustrating a state in which contact plugs 300 formed on the first insulating layer 200 are exposed by etching the second insulating layer 400, and FIGS. 8A and 8B are lines aa and 8 of FIG. 7, respectively. This is a cross-sectional view taken along the bb line. As illustrated, the portion exposed by etching the second insulating layer 400 is a long rectangular region including the contact plugs 300. The first insulating layer 200 is disposed between adjacent contact plugs and around the contact plugs. ) Is a little exposed.

도 9는 식각하여 소정부위를 노출한 제2절연막(410) 전면에 알루미늄과 같은 금속으로 된 제2도전층(500)을 증착한 상태를 도시한 레이아웃도이고, 도 10a 및 도 10b는 각각 도9의 a-a선 및 b-b선을 따라 절취하여 본 단면도이다. 도시된 바와 같이, 제2도전층(500)은 노출된 컨택 플러그들(300) 위에도 증착되어, 제1도전층(100)과 제2도전층(500)이 전기적으로 연결된다. 이로써 제2도전층(500)의 가장자리부는 컨택 플러그들(300)과 동시에 연결되고 그에 따라 가장자리부 밑의 절연막 두께는 제1절연막(200)의 두께만큼으로 되지만, 도전선이 접착될 제2도전층(500)의 중앙부 밑의 절연막 두께는 제1절연막(200)의 두께 + 제2절연막(400)의 두께로 된다.FIG. 9 is a layout diagram illustrating a state in which a second conductive layer 500 made of a metal such as aluminum is deposited on the entire surface of the second insulating layer 410 that is exposed by etching, and FIGS. 10A and 10B are respectively shown in FIG. It is sectional drawing cut along the lines aa and bb of FIG. As shown, the second conductive layer 500 is also deposited on the exposed contact plugs 300 so that the first conductive layer 100 and the second conductive layer 500 are electrically connected to each other. As a result, the edge portion of the second conductive layer 500 is connected to the contact plugs 300 at the same time, so that the thickness of the insulating layer under the edge portion is equal to the thickness of the first insulating layer 200, but the second conductive layer to which the conductive line is to be bonded is formed. The thickness of the insulating layer under the center of the layer 500 is equal to the thickness of the first insulating layer 200 + the thickness of the second insulating layer 400.

한편, 도시하지는 않았지만, 제2도전층(500)을 증착하기 전에 컨택 플러그(300) 위에 통상의 방법에 의하여 타이타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막 등으로 이루어진 확산장벽층을 형성할 수도 있다.Although not shown, a diffusion barrier layer made of a titanium nitride film, a tantalum nitride film, a tungsten nitride film, or the like may be formed on the contact plug 300 by the conventional method before depositing the second conductive layer 500.

도 11은 패드영역을 제외하고 메인칩영역 위에 증착된 제2도전층을 식각하여 제2절연막(410)을 노출시킨 상태를 도시한 레이아웃도이고, 도 12a, 도 12b, 도 12c 및 도 12d는 각각 도 11의 a-a선, b-b선, c-c선 및 d-d선을 따라 절취하여 본 단면도이다. 도시된 바와 같이, 메인칩영역의 제2도전층을 식각하여 제2절연막(410)을 노출시키면, 메인칩영역에는 도7의 단계에서 식각된 제2절연막(410)에 형성된 홈에만 도전성 금속이 남는다. FIG. 11 is a layout diagram illustrating a state in which the second insulating layer 410 is exposed by etching the second conductive layer deposited on the main chip region except for the pad region. FIGS. 12A, 12B, 12C, and 12D 11 is a cross-sectional view taken along line aa, bb, cc and dd of FIG. As illustrated, when the second conductive layer of the main chip region is etched to expose the second insulating layer 410, only the grooves formed in the second insulating layer 410 etched in step 7 of the main chip region have conductive metal. Remains.

이어서, 도시하지는 않았지만, 지금까지의 결과물 전면에 퍼시배이션(passivation)층을 형성하고 패드영역의 중앙부에 도전선이 접착될 패드창을 열어줌으로써 반도체 칩의 패드가 완성된다. Subsequently, although not shown, the pad of the semiconductor chip is completed by forming a passivation layer on the entire surface of the result so far and opening a pad window to which a conductive line is bonded to the center of the pad region.

이상 상술한 바와 같이 본 발명에 따르면, 도전선이 접착되는 패드 중앙부에는 컨택을 형성하지 않음으로써 접착력의 약화에 의한 메탈오픈을 방지할 수 있고, 전체 층간 간격은 변화시키지 않으면서 패드 중앙부에는 충분한 절연막 두께를 얻을 수 있으므로 절연막의 균열을 방지할 수 있다.As described above, according to the present invention, by not forming a contact in the center portion of the pad to which the conductive wire is bonded, it is possible to prevent the metal opening due to the weakening of the adhesive force, and the sufficient insulating film in the center portion of the pad without changing the overall interlayer spacing. Since the thickness can be obtained, cracking of the insulating film can be prevented.

도 1 및 도 3은 종래의 반도체 칩의 패드구조를 나타낸 레이아웃도이다.1 and 3 are layout views showing the pad structure of a conventional semiconductor chip.

도 2 및 도 4는 각각 도 1 및 도 3의 2-2 및 4-4선으로 절취하여 본 단면도이다.2 and 4 are cross-sectional views taken along lines 2-2 and 4-4 of FIGS. 1 and 3, respectively.

도 5, 도 7, 도 9 및 도 11은 본 발명의 반도체 칩의 패드구조를 형성하는 과정을 도시한 레이아웃도이다.5, 7, 9, and 11 are layout views illustrating a process of forming a pad structure of a semiconductor chip of the present invention.

도 6a 및 도 6b, 도 8a 및 도 8b, 도 10a 및 도 10b는 각각 도 5, 도 7, 도 9의 a-a 및 b-b선으로 절취하여 본 단면도이다.6A, 6B, 8A, 8B, 10A, and 10B are cross-sectional views taken along lines a-a and b-b of FIGS. 5, 7, and 9, respectively.

도 12a, 도 12b, 도 12c 및 도 12d는 각각 도 11의 a-a, b-b, c-c 및 d-d선으로 절취하여 본 단면도이다.12A, 12B, 12C, and 12D are cross-sectional views taken along the lines a-a, b-b, c-c, and d-d of FIG. 11, respectively.

Claims (5)

반도체 칩의 각 핀과 연결되고 메인칩 영역과 소정의 신호를 주고받는 반도체 칩의 패드에 있어서,In the pad of the semiconductor chip connected to each pin of the semiconductor chip and exchanges a predetermined signal with the main chip region, 상기 메인칩 영역과 연결되는 제1도전층;A first conductive layer connected to the main chip region; 상기 제1도전층 상에 형성된 절연막;An insulating film formed on the first conductive layer; 상기 절연막 상에 적층되고, 중앙부에 도전선이 접착되는 제2도전층; 및A second conductive layer laminated on the insulating film and having conductive lines bonded to a central portion thereof; And 상기 제1도전층 상에 상기 패드의 가장자리를 따라서 일렬로 배열하여 형성되는 다수의 컨택 플러그를 구비하고,A plurality of contact plugs are formed on the first conductive layer in a row along the edge of the pad; 상기 제2도전층의 가장자리부는 아래쪽으로 연장되어 상기 일렬로 배열된 컨택 플러그들에 동시에 연결되도록 함으로써, 상기 제2도전층의 중앙부 밑의 절연막의 두께가 상기 제2도전층의 가장자리부 밑의 절연막 두께보다 큰 것을 특징으로 하는 반도체 칩의 패드.The edge portion of the second conductive layer extends downward and is simultaneously connected to the row of contact plugs, so that the thickness of the insulating layer under the center portion of the second conductive layer is lower than the edge portion of the second conductive layer. A pad of a semiconductor chip, characterized in that greater than the thickness. 제1항에 있어서, 상기 제1도전층 및 제2도전층은 알루미늄(Al)으로 이루어진 것을 특징으로 하는 반도체 칩의 패드.The pad of claim 1, wherein the first conductive layer and the second conductive layer are made of aluminum (Al). 제1항에 있어서, 상기 컨택 플러그의 플러그 물질은 금속으로 이루어지고, 상기 컨택 플러그와 상기 제1 및 제2도전층의 사이에 상기 금속의 확산방지를 위한 확산장벽층을 더 구비하는 것을 특징으로 하는 반도체 칩의 패드.The method of claim 1, wherein the plug material of the contact plug is made of metal, and further comprising a diffusion barrier layer for preventing diffusion of the metal between the contact plug and the first and second conductive layers. Pads of semiconductor chips. 제3항에 있어서, 상기 금속은 텅스텐(W)이고, 상기 확산장벽층은 타이타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN)로 이루어진 것을 특징으로 하는 반도체 칩의 패드.The pad of claim 3, wherein the metal is tungsten (W) and the diffusion barrier layer is made of titanium nitride (TiN), tantalum nitride (TaN), or tungsten nitride (WN). 제1항에 있어서, 상기 제2도전층은 상기 메인칩영역에서의 높이보다 상기 패드를 형성하는 영역에서의 높이가 더 높은 것을 특징으로 하는 반도체 칩의 패드.The pad of claim 1, wherein the second conductive layer has a higher height in a region forming the pad than a height in the main chip region.
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