KR100530773B1 - A method for forming of vacuum cavity microstructure on silicon substrate - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 진공 캐비티(vacuum cavity) 미세구조체(microstructure) 형성 방법에 관한 것이며, 실리콘 기판의 오염없이 그 표면에 다양한 크기와 깊이의 진공 캐비티를 형성할 수 있는 진공 캐비티 미세구조체 형성 방법을 제공하는데 그 목적이 있다. 본 발명의 특징적인 진공 캐비티 미세구조체 형성방법은, 실리콘 기판의 예정된 캐비티 형성 영역에 복수의 트렌치를 형성하는 단계; 상기 캐비티 형성 영역의 트렌치 구조를 선택적으로 열산화시키되, 형성된 열산화막 내에 식각제의 침투를 용이하게 하기 위한 복수의 미세기공부가 형성되도록 하는 단계; 상기 트렌치 구조의 상부를 덮는 희생산화막 패턴을 형성하는 단계; 상기 희생산화막 패턴이 형성된 전체 구조 상부에 캐비티의 상부를 차폐할 멤브레인을 형성하기 위한 멤브레인 모재용 물질막을 증착하는 단계; 상기 멤브레인 모재용 물질막을 선택 식각하여 상기 희생산화막 패턴의 가장자리의 일부를 노출시키는 단계; 노출된 상기 희생산화막 패턴의 모서리 부분을 식각 개시점으로 하여 상기 희생산화막 패턴 및 상기 열산화막을 제거하여 상기 캐비티를 형성하는 단계; 및 상기 캐비티가 형성된 전체 구조 상부에 진공 분위기에서 밀봉재용 물질막을 형성하여 상기 멤브레인과 밀봉재로 차폐된 진공 캐비티를 형성하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a vacuum cavity microstructure, and a vacuum capable of forming vacuum cavities of various sizes and depths on a surface thereof without contamination of a silicon substrate. It is an object of the present invention to provide a cavity microstructure formation method. A characteristic vacuum cavity microstructure formation method of the present invention includes forming a plurality of trenches in a predetermined cavity formation region of a silicon substrate; Selectively thermally oxidizing the trench structure of the cavity forming region, wherein a plurality of micropores are formed in the thermal oxide film to facilitate penetration of an etchant; Forming a sacrificial oxide layer pattern covering an upper portion of the trench structure; Depositing a material layer for the membrane base material to form a membrane to shield the upper portion of the cavity on the entire structure on which the sacrificial oxide film pattern is formed; Selectively etching the membrane base material film to expose a portion of an edge of the sacrificial oxide film pattern; Forming the cavity by removing the sacrificial oxide pattern and the thermal oxide layer using an exposed edge portion of the exposed sacrificial oxide pattern as an etching start point; And forming a sealing material film in a vacuum atmosphere on the entire structure in which the cavity is formed to form a vacuum cavity shielded by the membrane and the sealing material.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 진공 캐비티(vacuum cavity) 미세구조체(microstructure) 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a vacuum cavity microstructure.
일반적으로, 미세기전소자(MEMS: microelectromechanical system) 기술은 반도체 공정기술을 이용하여 센서(sensor), 액츄에이터(actuator), 스위치(switch) 등의 미세감지소자 및 기계적 구동소자를 초소형화하여 대량으로 제작하기 위한 기술로서, 급속한 반도체 기술의 발전에 따라 인덕터(inductor), 필터(filter) 등의 수동부품 소자, 안테나(antenna), 도파로(waveguide) 등의 RF 소자와 진공 전자소자(vacuum microelectronic device), 그리고 FED(field emission display), LCD(liquid crystal display) 등의 디스플레이 소자에의 적용에 이르기까지 그 응용범위가 날로 확대되고 있다. In general, microelectromechanical system (MEMS) technology is manufactured in large quantities by miniaturizing micro-sensing devices such as sensors, actuators, switches, and mechanical driving devices using semiconductor process technology. As a technology to achieve this, according to the rapid development of semiconductor technology, passive components such as inductors, filters, RF components such as antennas, waveguides, vacuum microelectronic devices, In addition, the application range of the display devices, such as field emission display (FED) and liquid crystal display (LCD), has been expanding day by day.
이와 같은, 미세기전소자 공정기술은 실리콘 기판 자체의 가공을 위주로 하는 몸체 미세가공 기술(bulk micromachining)과 기판 상부에 박막을 적층 및 식각하는 박막기술을 주로 하는 표면 미세가공 기술(surface micromachining)로 분류할 수 있다. 미세기전소자는 감도 및 정밀도 향상을 위해 감지 및 구동 또는 능동 역활을 하는 활성영역(active area)에 하부의 실리콘 등 벌크 기판에 의한 영향이 미치지 않도록 설계된다. 따라서, 통상적인 활성영역은 식각 피트(etch pit)나 캐비티(cavity) 등을 개재시켜 기판으로부터 분리된 브리지(bridge), 캔티레버(cantilever), 멤브레인(membrane) 등의 미세구조체상에 제작된다. Such microelectronic device process technology is classified into bulk micromachining mainly focused on processing of silicon substrate itself and surface micromachining mainly used in thin film technology for laminating and etching thin films on top of the substrate. can do. Micromechanical devices are designed to not be affected by bulk substrates such as silicon underneath in an active area that senses, drives, or plays an active role in order to improve sensitivity and precision. Thus, conventional active regions are fabricated on microstructures, such as bridges, cantilevers, membranes, etc., separated from a substrate via an etch pit or cavity.
그러나, 이와 같은 형태로는 매질로서의 공기를 근본적으로 제거할 수 없기 때문에 전열 손실, 유전 손실, 자기 손실 등 소자의 특성 향상에 제약이 되는 주요 변수들을 감소시키는데 한계가 있다.However, since this type of air cannot fundamentally remove air as a medium, there is a limit to reducing key variables such as heat transfer loss, dielectric loss, and magnetic loss, which are limited in improving the characteristics of the device.
상기와 같은 미세구조체 형성에 따른 손실들을 절감하기 위한 여러가지 방법들 중 하나로서, 실리콘 기판 표면에 밀폐된 진공 구조, 즉 진공 캐비티를 형성하기 위한 방법이 많이 연구되고 있다. As one of various methods for reducing the losses due to the formation of the microstructure, many methods for forming a sealed vacuum structure, that is, a vacuum cavity, on a silicon substrate surface have been studied.
예를 들면, 첫째로 진공 미세전자소자 용도로 사용될 때의 진공 캐비티 형성방법을 살펴보면, 먼저 희생층(sacrificial layer)으로서 알루미늄과 같은 금속을 실리콘 기판의 진공 캐비티가 형성될 부위에 매립한 다음, 상층 박막을 증착하고 열처리를 수행하여 하부의 금속재를 실리콘 기판에 열확산으로 흡수시킴으로써 진공 캐비티 구조를 제작한다. For example, first, a vacuum cavity forming method for use in a vacuum microelectronic device will be described. First, a metal, such as aluminum, is embedded as a sacrificial layer in a portion where a vacuum cavity of a silicon substrate is to be formed, and then an upper layer is formed. A vacuum cavity structure is fabricated by depositing a thin film and performing heat treatment to absorb the lower metal material into the silicon substrate by thermal diffusion.
그리고, 둘째로는 유체의 전단응력 측정센서 용도로 사용될 때의 진공 캐비티 형성방법을 살펴보면, 실리콘 기판의 캐비티가 형성될 부위에 희생층을 채우고 그 위에 실리콘 질화막(Si3N4)을 증착한 후 식각 구멍을 통하여 희생층을 제거하고 박막 증착에 의해 캐비티를 진공 봉입하는 방법이 있다.And, secondly, in the vacuum cavity forming method used when the shear stress measurement sensor is used, the sacrificial layer is filled in the cavity where the cavity of the silicon substrate is to be formed and the silicon nitride film (Si 3 N 4 ) is deposited thereon. There is a method of removing the sacrificial layer through the etching hole and vacuum enclosing the cavity by thin film deposition.
또한, 세번째 방법으로는 압력센서 용도로 사용될 때의 진공 캐비티 형성방법이 있는데, 이는 음각 패턴이 있는 실리콘 기판과 또 다른 한 장의 실리콘 기판을 양극 접합(anodic bonding)으로 접합시킴으로써 실리콘 웨이퍼 내부에 밀폐된 진공 캐비티 구조를 형성하는 방법이다.In addition, a third method is a vacuum cavity forming method when used for pressure sensor applications, in which a silicon substrate with an intaglio pattern and another silicon substrate are bonded by an anodic bonding to seal the inside of the silicon wafer. It is a method of forming a vacuum cavity structure.
그러나, 상기와 같은 방법 중 매립된 금속층을 희생층으로 사용하는 경우에는, 금속층을 실리콘 기판에 열확산시키기 때문에 추후의 소자 제조공정에 영향을 미치고 면적이 큰 미세구조체를 제작하기 어려운 단점이 있다. 또한, 실리콘 기판 표면의 열산화막을 희생층으로 사용하는 경우에는 일반적인 반도체 공정에 의한 실리콘 열산화를 1~2㎛ 이상 수행하기 어려우므로 진공 캐비티가 형성되는 깊이가 극히 얇게 형성되는 문제점이 있다. 그리고, 양극 접합에 의한 방법은 2장의 실리콘 기판을 사용하므로 제조공정이 복잡하고 미세구조체 윗부분의 활성영역을 반도체 일관공정으로 형성하기 힘든 문제점이 발생하고 있다. However, when the embedded metal layer is used as a sacrificial layer in the above method, since the metal layer is thermally diffused on the silicon substrate, there is a disadvantage in that it is difficult to produce a microstructure having a large area and affecting a later device manufacturing process. In addition, when the thermal oxide film on the surface of the silicon substrate is used as a sacrificial layer, it is difficult to perform silicon thermal oxidation by 1 to 2 μm or more by a general semiconductor process, and thus there is a problem in that the depth of the vacuum cavity is formed to be extremely thin. In addition, since the method of anodic bonding uses two silicon substrates, there is a problem in that the manufacturing process is complicated and it is difficult to form the active region on the upper part of the microstructure by the semiconductor integrated process.
본 발명은 실리콘 기판의 오염없이 그 표면에 다양한 크기와 깊이의 진공 캐비티를 형성할 수 있는 반도체 일관 공정에 의한 진공 캐비티 미세구조체 형성 방법을 제공하는데 그 목적이 있다. It is an object of the present invention to provide a vacuum cavity microstructure formation method by a semiconductor integrated process capable of forming vacuum cavities of various sizes and depths on a surface thereof without contamination of a silicon substrate.
상기 목적을 달성하기 위한 본 발명의 특징적인 진공 캐비티 미세구조체 형성방법은, 실리콘 기판의 예정된 캐비티 형성 영역에 복수의 트렌치를 형성하는 단계; 상기 캐비티 형성 영역의 트렌치 구조를 선택적으로 열산화시키되, 형성된 열산화막 내에 식각제의 침투를 용이하게 하기 위한 복수의 미세기공부가 형성되도록 하는 단계; 상기 트렌치 구조의 상부를 덮는 희생산화막 패턴을 형성하는 단계; 상기 희생산화막 패턴이 형성된 전체 구조 상부에 캐비티의 상부를 차폐할 멤브레인을 형성하기 위한 멤브레인 모재용 물질막을 증착하는 단계; 상기 멤브레인 모재용 물질막을 선택 식각하여 상기 희생산화막 패턴의 가장자리의 일부를 노출시키는 단계; 노출된 상기 희생산화막 패턴의 모서리 부분을 식각 개시점으로 하여 상기 희생산화막 패턴 및 상기 열산화막을 제거하여 상기 캐비티를 형성하는 단계; 및 상기 캐비티가 형성된 전체 구조 상부에 진공 분위기에서 밀봉재용 물질막을 형성하여 상기 멤브레인과 밀봉재로 차폐된 진공 캐비티를 형성하는 단계를 포함하여 이루어진다.A characteristic vacuum cavity microstructure formation method of the present invention for achieving the above object comprises the steps of: forming a plurality of trenches in a predetermined cavity formation region of a silicon substrate; Selectively thermally oxidizing the trench structure of the cavity forming region, wherein a plurality of micropores are formed in the thermal oxide film to facilitate penetration of an etchant; Forming a sacrificial oxide layer pattern covering an upper portion of the trench structure; Depositing a material layer for the membrane base material to form a membrane to shield the upper portion of the cavity on the entire structure on which the sacrificial oxide film pattern is formed; Selectively etching the membrane base material film to expose a portion of an edge of the sacrificial oxide film pattern; Forming the cavity by removing the sacrificial oxide pattern and the thermal oxide layer using an exposed edge portion of the exposed sacrificial oxide pattern as an etching start point; And forming a sealing material film in a vacuum atmosphere on the entire structure in which the cavity is formed to form a vacuum cavity shielded by the membrane and the sealing material.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도1a 내지 도1c는 각각 본 발명에 따라 제작된 100~103㎛ 단위 크기의 원형, 정사각형, 직사각형 형태를 가지는 진공 캐비티 미세구조체를 예시한 평면도이고, 도2는 본 발명에 따라 제작된 100~102㎛ 단위의 깊이를 가지는 진공 캐비티 미세구조체를 예시한 단면도이다.1A to 1C are plan views illustrating vacuum cavity microstructures each having a circular, square, and rectangular shape of 10 0 to 10 3 μm unit sizes manufactured according to the present invention, and FIG. A cross-sectional view illustrating a vacuum cavity microstructure having a depth of 0 to 10 2 μm.
본 발명의 일 실시예에 따른 진공 캐비티 미세구조체는 CMOS 실리콘 반도체 공정을 사용한 표면 미세가공 기술에 의해 제작되며, 도1a 내지 도1c 및 도2를 참조하면, 본 발명에 따른 진공 캐비티 미세구조체는 실리콘 기판(101, 201)에 형성된 진공 캐비티(102, 202)와 멤브레인(103, 203), 식각 통로(104, 204), 식각 구멍(105, 205), 밀봉 박막(106, 206)으로 구성된다.Vacuum cavity microstructure according to an embodiment of the present invention is manufactured by a surface microfabrication technique using a CMOS silicon semiconductor process, referring to Figures 1a to 1c and 2, the vacuum cavity microstructure according to the present invention is a silicon It consists of vacuum cavities 102 and 202 formed in the substrates 101 and 201, membranes 103 and 203, etching passages 104 and 204, etching holes 105 and 205, and sealing thin films 106 and 206.
도3a 내지 도3j는 본 발명의 일실시예에 따른 진공 캐비티 미세구조체 형성 공정을 도시한 도면으로서, 전체 공정은 p형 5 인치 <100> 실리콘 기판을 표준세정 절차를 거쳐 기본 시편으로 사용하며, 3 장의 패턴 마스크를 이용하여 실리콘 웨이퍼로부터 출발해 트렌치 열산화막 형성, 식각 통로 형성, 식각 구멍 형성, 희생산화막과 트렌치 열산화막 제거 및 밀봉 또는 식각의 순서로 수행된다.3A to 3J illustrate a vacuum cavity microstructure formation process according to an embodiment of the present invention, in which the entire process uses a p-type 5 inch silicon substrate as a basic specimen through a standard cleaning procedure. Starting from the silicon wafer using the three pattern masks, the trench thermal oxide film formation, the etching passage formation, the etching hole formation, the sacrificial oxide film and the trench thermal oxide film removal and sealing or etching are performed.
이하, 이를 자세히 설명한다.This will be described in detail below.
본 실시예는 먼저, 도3a에 도시된 바와 같이 실리콘 기판(301) 상부에 마스킹층 용도의 Si3N4막(302)을 1200Å 정도의 두께로 증착하고, 이어서 TEOS-실리콘 산화막(TEOS-SiO2, 303)을 8000Å 정도의 두께로 증착한다. 이때, 증착 방법으로는 저압 화학기상증착(LPCVD: low pressure chemical vapor deposition)법 또는 플라즈마 화학기상증착(PECVD: plasma enhanced chemical vapor deposition)법을 사용한다. 계속하여, 전체 구조 상부에 감광막(photoresist)(304)을 도포하고 첫번째 마스크를 사용하여 노광공정을 수행한 후, 이를 패터닝하여 복수의 미세선폭부(305)를 정의한다. 여기서, 첫번째 마스크는 예정된 캐비티 형성 영역에 복수의 트렌치 형상이 전사된 형태를 가지며, 각 트렌치의 형상은 도면과 같이 바(bar) 패턴을 이루거나 규칙적인 간격으로 배치된 고립(island) 패턴을 이루도록 할 수 있다.In the present embodiment, first, as shown in FIG. 3A, a Si 3 N 4 film 302 for a masking layer is deposited on the silicon substrate 301 to a thickness of about 1200 GPa, followed by a TEOS-silicon oxide film (TEOS-SiO). 2 , 303) is deposited to a thickness of about 8000 kPa. In this case, a low pressure chemical vapor deposition (LPCVD) method or a plasma enhanced chemical vapor deposition (PECVD) method is used as the deposition method. Subsequently, a photoresist 304 is applied over the entire structure, an exposure process is performed using a first mask, and then patterned to define a plurality of fine line width portions 305. Here, the first mask has a form in which a plurality of trench shapes are transferred to a predetermined cavity forming region, and the shape of each trench forms a bar pattern or an island pattern arranged at regular intervals as shown in the drawing. can do.
다음으로, 도3b에 도시된 바와 같이, 실리콘 트렌치(306) 형성용 마스킹 박막인 TEOS-SiO2막(303) 및 Si3N4막(302)을 복수의 미세선폭부(305)가 정의된 감광막(304)을 식각 마스크로 하여 건식 식각(dry etching)을 수행한 후 감광막(304)을 제거한다. 이어서, 노출된 실리콘 기판(301)에 100~102㎛ 깊이의 실리콘 트렌치(306) 구조를 이루도록 반응성 이온식각(RIE: reactive ion etching)법 또는 deep-RIE법으로 건식 식각을 수행한다. 이때, 후속 공정인 트렌치 열산화막 사이에 미세기공부를 형성하기 위하여 트렌치(306) 선폭(y)과 트렌치(306)간의 거리(x)의 비율을 x : y = 0.45 : >0.55 정도로 한다(y가 0.55 이상이면 됨). 다음으로, 전기로(furnace)에서 900℃, 30 분 동안 POCl3를 확산시켜 실리콘 기판(301)을 n+로 도핑(doping)시키는데, 이는 이후 실시되는 실리콘 트렌치 구조(306)의 열산화공정에서 열산화속도를 더욱 빨리 하고 인(P)을 함유한 트렌치 열산화막을 습식 식각용액 또는 식각기체로 용이하게 제거하기 위함이다.Next, as shown in FIG. 3B, a plurality of fine line width portions 305 are defined in the TEOS-SiO 2 film 303 and the Si 3 N 4 film 302, which are masking thin films for forming the silicon trench 306. After performing dry etching using the photoresist film 304 as an etching mask, the photoresist film 304 is removed. Subsequently, dry etching is performed on the exposed silicon substrate 301 by a reactive ion etching (RIE) method or a deep-RIE method to form a silicon trench 306 structure having a depth of 10 0 to 10 2 μm. At this time, the ratio of the distance x between the trench 306 line width y and the trench 306 is about x: y = 0.45:> 0.55 in order to form micropores between the trench thermal oxide films, which are subsequent processes (y is 0.55 or more). Next, POCl 3 is diffused at 900 ° C. in a furnace for 30 minutes to dope the silicon substrate 301 with n + , which is then used in the thermal oxidation process of the silicon trench structure 306. This is to accelerate the thermal oxidation rate and to easily remove the trench thermal oxide film containing phosphorus (P) with a wet etching solution or an etching gas.
다음으로, 도 3c에 도시된 바와 같이 6:1 HF 완충용액(bufferd HF, BHF)을 사용하여 TEOS-SiO2막(303)과 건식식각시의 잔유물(etch residue)을 습식 식각(wet etching)으로 제거한 후, Si3N4막(302)을 산화 마스크로 사용하여 실리콘 기판(301)에 형성되어 n+ 도핑된 실리콘 트렌치 구조(306)를 전기로의 O2 또는 H2/O 2 분위기 900~1000℃에서 열산화하여 인(P)이 함유된 트렌치 열산화막(307)으로 변환시켜 100~103㎛ 크기의 한 면 치수 또는 직경을 가지는 진공 캐비티가 형성될 영역(309)을 정의한다. 이때, 트렌치 열산화막(307) 사이 사이에 폭이 0.1~0.3㎛인 미세기공부(308)가 동시에 형성되도록 하는데, 이는 이후 공정인 트렌치 열산화막(307) 제거시 습식 식각 용액 또는 기상 식각(gas phase etching)용 공정기체가 더욱 잘 침투될 수 있게 하는 미세 모세관(micro capillary) 역할을 수행하게 된다.Next, the wet etching of the TEOS-SiO 2 film 303 and the etch residue using dry etching is performed using a 6: 1 HF buffered buffer (BHF) as shown in FIG. 3C. After the removal, the Si 3 N 4 film 302 is formed on the silicon substrate 301 using the oxide mask to form the n + doped silicon trench structure 306 in the O 2 or H 2 / O 2 atmosphere of the furnace. Thermal oxidation at 1000 ° C. converts to a trench thermal oxide film 307 containing phosphorus (P) to define a region 309 in which a vacuum cavity having one surface dimension or diameter of 10 0 to 10 3 μm is formed. At this time, the micro-pores 308 having a width of 0.1 to 0.3 μm are simultaneously formed between the trench thermal oxide films 307, which is a wet etching solution or a gas phase upon removal of the trench thermal oxide film 307. It acts as a micro capillary to allow better penetration of the process gas for etching.
계속하여, 도3d에 도시된 바와 같이 H3PO4 용액을 사용하여 Si3N4층(302)을 제거한 다음 저온 실리콘 산화막(LTO: low temperature oxide, SiO2,310)을 LPCVD법으로 두께 6000Å 정도의 두께로 증착하고 추후 공정을 위해 화학적 기계적 연마(CMP: chemical mechanical polishing)법으로 LTO막(310) 표면을 1000~2000Å 정도 연마하여 평탄화시킨다.Subsequently, as shown in FIG. 3D, the Si 3 N 4 layer 302 was removed using a H 3 PO 4 solution, and then a low temperature oxide (LTO: SiO 2 , 310) thickness of 6000 Å was obtained by LPCVD. It is deposited to a thickness of about a degree and is planarized by polishing the surface of the LTO film 310 by about 1000 ~ 2000Å by chemical mechanical polishing (CMP) for later processing.
다음으로, 도3e에 도시된 바와 같이 진공 캐비티가 형성될 영역(309) 내부에 있는 트렌치 열산화막(307)을 제거하기 위한 식각 통로(311)를 형성하기 위하여, 감광막(312)을 도포하고 두번째 마스크를 사용하여 노광공정을 진행한 후 이를 패터닝하여 식각 통로(311) 부위를 정의한다. 여기서, 두번째 마스크는 트렌치 구조를 충분히 덮을 수 있는 LTO막(310)의 패턴을 전사할 수 있는 것을 사용한다. 이어서, 식각통로(311) 부위가 정의된 감광막(312)을 식각 마스크로 하여 6:1 BHF 용액에서 LTO막(310)을 습식 식각하여 진공 캐비티가 형성될 영역(309) 가장자리에서 바깥쪽으로 분기된 식각 통로(311)를 형성한다. Next, as shown in FIG. 3E, a photosensitive film 312 is applied to form an etching passage 311 for removing the trench thermal oxide film 307 inside the region 309 where the vacuum cavity is to be formed. The exposure process is performed using a mask and then patterned to define a portion of the etching passage 311. Here, the second mask is used to transfer the pattern of the LTO film 310 that can sufficiently cover the trench structure. Subsequently, the LTO layer 310 is wet-etched in the 6: 1 BHF solution by using the photoresist layer 312 having the portion defined by the etching passage 311 as an etching mask to branch outward from the edge of the region 309 where the vacuum cavity is to be formed. An etching passage 311 is formed.
다음으로, 도3f에 도시된 바와 같이 감광막(312) 제거 및 세정공정을 수행한후 LPCVD법으로 다결정실리콘(Poly-Si, polysilicon)막(313)을 0.4~2.0㎛ 정도의 두께로 증착하여 멤브레인 모재를 형성한다. 이어서, 전기로에서 1000℃의 온도로 2 시간 동안 N2 분위기의 후열처리(post-annealing)를 실시하여 Poly-Si막(313)에 인가되는 압축응력을 완화시킨다.Next, the photosensitive film 312 is removed and cleaned as shown in FIG. 3F, and then a polysilicon (Poly-Si, polysilicon) film 313 is deposited to a thickness of about 0.4 to 2.0 μm by LPCVD. Form the base material. Subsequently, post-annealing in an N 2 atmosphere is performed at an electric furnace at a temperature of 1000 ° C. for 2 hours to alleviate the compressive stress applied to the Poly-Si film 313.
계속하여, 도3g에 도시된 바와 같이 트렌치 열산화막(307)과 식각 통로(311)의 LTO막(310) 제거시 사용되는 습식식각 용액 또는 기상식각 기체를 유입시키기 위한 식각 구멍(314)을 형성하기 위하여, 감광막(315)을 도포하고 세번째 마스크를 사용하여 노광공정을 진행한 후 이를 패터닝하여 식각 구멍(314) 부위를 정의한다. 이어서, Poly-Si막(313)을 건식 식각하여 복수의 식각 구멍(314)을 형성한다. 여기서, 세번째 마스크는 LTO막(310)의 패턴의 가장자리를 일부 노출시킬 수 있는 적어도 하나 이상의 식각 구멍(314)을 전사할 수 있는 것을 사용한다.Subsequently, as illustrated in FIG. 3G, an etching hole 314 for introducing a wet etching solution or a gaseous etching gas used to remove the trench thermal oxide film 307 and the LTO film 310 of the etching passage 311 is formed. To do this, the photoresist 315 is coated and an exposure process is performed using a third mask, and then patterned to define an etching hole 314. Next, the poly-Si film 313 is dry etched to form a plurality of etching holes 314. Here, the third mask may be used to transfer at least one or more etching holes 314 that may partially expose the edges of the pattern of the LTO film 310.
다음으로, 도3h에 도시된 바와 같이 감광막(315)을 제거한 후 식각 구멍(314)을 통하여 습식 식각 또는 기상 식각을 수행하는데, 예를 들어 크기가 200 ×200㎛2이고, 깊이가 5㎛이며, 식각 구멍이 4 개인 미세구조체를 기준으로 할 경우 진한(concentrated) HF 용액(49%)에 40 분 정도 담그어 진공 캐비티가 형성될 영역(309)내의 인(P)을 함유한 트렌치 열산화막(307)과 식각 통로(311)내의 LTO막(311)을 급속 식각하고, 이어서 2:1 BHF 용액에서 1 시간 이상 침적하여 식각반응시 생성될 수 있는 식각 잔유물을 제거한다. 이때, 트렌치 열산화막(307) 사이의 미세기공부(308)는 모세관력(capillary force)에 의해 식각용액 또는 식각기체를 트렌치 열산화막(307)의 하부까지 더욱 용이하게 침투할 수 있도록 한다. 한편, 기상 식각시에는 기상 식각장비에 실리콘 웨이퍼를 장입하고 기판 온도는 22~35℃, 반응로 압력은 10~100 Torr 정도의 범위내에서 조절한 후 무수 HF(anhydrous HF)와 CH3OH 공정기체를 흘려 기체상에서의 HF 식각반응으로 트렌치 열산화막(307) 및 LTO막(311)을 제거한다. 이때, 트렌치 열산화막(307) 및 LTO막(311)의 식각을 위해 상술한 기상 식각과 습식 식각의 2 가지 방법을 조합하면 더욱 양호한 식각 결과를 얻을 수 있다. 그리고, 미세기공부(308)의 폭을 넓히거나 식각 구멍(314) 및 분기된 식각 통로(311)의 갯수를 증가시킴으로써 HF 식각시간을 단축시킬 수 있다. 이와 같은, HF 식각에 의해 실리콘 기판(301)에 멤브레인(316)이 상부에 존재하는 대기압 캐비티(air cavity)(317)가 형성된다.Next, as shown in FIG. 3H, the photoresist 315 is removed and then wet etching or vapor phase etching is performed through the etching hole 314. For example, the size is 200 × 200 μm 2 , and the depth is 5 μm. In the case of the microstructure having four etching holes, the trench thermal oxide film 307 containing phosphorus (P) in the region 309 where the vacuum cavity is to be formed by soaking in a concentrated HF solution (49%) for 40 minutes. ) And the LTO film 311 in the etching passage 311 is rapidly etched, and then immersed in a 2: 1 BHF solution for at least 1 hour to remove the etch residues that may be generated during the etching reaction. At this time, the micropores 308 between the trench thermal oxide layer 307 may more easily penetrate the etching solution or the etching gas to the lower portion of the trench thermal oxide layer 307 by capillary force. On the other hand, when vapor phase etching has and charged to a silicon wafer in vapor phase etching equipment substrate temperature is 22 ~ 35 ℃, a reaction pressure of 10 to anhydrous HF (anhydrous HF) was adjusted within the range of about 100 Torr and CH 3 OH step The gas is flowed to remove the trench thermal oxide film 307 and the LTO film 311 by an HF etching reaction in the gas phase. In this case, a better etching result may be obtained by combining the aforementioned two methods, namely, gas phase etching and wet etching, for etching the trench thermal oxide film 307 and the LTO film 311. In addition, the HF etching time may be shortened by increasing the width of the micropores 308 or increasing the number of etching holes 314 and branched etching passages 311. As such, the HF etching forms an atmospheric cavity 317 in which the membrane 316 is present on the silicon substrate 301.
다음으로, 도3i에 도시된 바와 같이 진공로 또는 N2 분위기의 전기로에서 450℃의 온도에 30 분 이상 가열하여 표면에 잔류된 수분을 제거한 후 LPCVD법 또는 PECVD법으로 Poly-Si이나 SiO2 및 Si3N4 등의 절연체로 구성된 밀봉막(318)을 단층 또는 적층으로 4000~5000Å 두께 이상 증착한다. 이때, 밀봉막(318)의 증착공정이 진공 분위기에서 이루어지므로 대기압 캐비티(317) 내부의 공기가 배출되어지면서 식각 통로(311)의 내측에서 밀봉막(318)이 양쪽면으로 동시 증착되어 서로 밀착됨에 따라 진공 밀봉부(319)가 형성되어 밀폐된 진공 캐비티(320) 미세구조체가 완성된다.Next, as shown in FIG. 3I, the water remains on the surface by heating at a temperature of 450 ° C. for at least 30 minutes in a vacuum furnace or an electric furnace having an N 2 atmosphere, and then, Poly-Si or SiO 2 and A sealing film 318 made of an insulator, such as Si 3 N 4 , is deposited in a single layer or a stack of at least 4000 to 5000 mm thick. At this time, since the deposition process of the sealing film 318 is made in a vacuum atmosphere, the air inside the atmospheric pressure cavity 317 is discharged, and the sealing film 318 is simultaneously deposited on both sides of the inside of the etching passage 311 to be in close contact with each other. As a result, a vacuum seal 319 is formed to complete the closed vacuum cavity 320 microstructure.
만일, Poly-Si의 단층으로만 구성된 멤브레인(316)이 요구되는 경우에는 도3j에 도시된 바와 같이 추가로 윗면에 증착된 밀봉막(318)을 건식 식각법으로 제거한다.If a membrane 316 composed of only a single layer of Poly-Si is required, the sealing film 318 further deposited on the upper surface is removed by dry etching as shown in FIG. 3J.
도4는 상술한 공정에 의해 제작된 200 ×200㎛2 크기의 진공 캐비티 미세구조체를 파단하여 나타낸 평면구조의 전자현미경 사진이다. 도시된 바와 같이, 여기에서 사용된 식각 구멍(405)은 4 개이고 실리콘 기판(401)상에 1.6㎛ 두께의 Poly-Si막으로 형성된 멤브레인(403)을 매개로 한 진공 캐비티(402) 미세구조체가 형성되어 있다. 미설명 도면부호 '404' 및 '406'은 각각 식각통로 및 밀봉박막을 나타낸 것이다.FIG. 4 is an electron micrograph of a planar structure showing a fracture of a 200 × 200 μm 2 vacuum cavity microstructure produced by the above-described process. FIG. As shown, there are four etching holes 405 used here, and the vacuum cavity 402 microstructures are formed through the membrane 403 formed of a 1.6-micron-thick Poly-Si film on the silicon substrate 401. Formed. Unexplained reference numerals '404' and '406' represent an etching path and a sealing thin film, respectively.
도5는 상기 도4의 진공 캐비티 미세구조체의 단면구조를 나타낸 전자현미경 사진으로, 실리콘 기판(501) 하부로의 깊이가 5㎛인 진공 캐비티(502)가 멤브레인(503)을 매개로 하여 균일한 두께로 양호하게 형성되었음을 보여준다.FIG. 5 is an electron micrograph showing the cross-sectional structure of the microcavity microstructure of FIG. 4, wherein a vacuum cavity 502 having a depth of 5 μm below the silicon substrate 501 is uniform through the membrane 503. It shows good formation in thickness.
이렇듯 본 발명은, 실리콘 기판에 복수의 트렌치 선폭부를 형성후 이를 산화시킨 열산화막을 제거하여 진공 캐비티 형성영역을 정의한다. 이때, 복수의 트렌치 선폭은 사진전사(lithography) 공정으로 크기 조절이 가능하고 이들이 복수 모여 캐비티 면적을 정의하므로 진공 캐비티의 한 면 길이 또는 직경이 100~103㎛ 단위인 다양한 크기를 가지는 미세구조체를 제작할 수 있으며, 실리콘 기판 하부로의 트렌치 형성시 deep-RIE법으로 최대 102㎛ 단위의 깊이까지 식각할 수 있기 때문에 진공 캐비티의 형성이 깊게 된 미세구조체를 제작할 수 있다.As such, the present invention defines a vacuum cavity forming region by forming a plurality of trench line width portions on a silicon substrate and removing a thermal oxide film oxidized thereon. In this case, the plurality of trench line widths can be adjusted in size by a photolithography process, and a plurality of microstructures having various sizes in which one side length or diameter of the vacuum cavity is in the range of 10 0 to 10 3 μm are defined as they are gathered to define a cavity area. In order to fabricate the trench below the silicon substrate, the deep structure can be etched to a depth of up to 10 2 μm by the deep-RIE method to fabricate a microstructure having a deeper vacuum cavity.
한편, 습식 식각용 용액 또는 기상 식각용 공정기체가 더욱 잘 침투될 수 있도록 트렌치 열산화막 사이 사이에 모세관 역할을 하는 미세기공부를 복수 형성하였으므로 진공 캐비티 미세구조체 제작시 희생층 산화막 제거를 더욱 용이하게 수행할 수 있다. 또한, 식각 구멍과 분기된 식각 통로의 갯수를 증가시킴으로써 희생층 산화막 제거를 용이하게 할 수 있다. Meanwhile, since a plurality of micropores serving as capillaries are formed between the trench thermal oxide layers so that the wet etching solution or the gaseous etching process gas can be more easily penetrated, the sacrificial layer oxide film can be more easily removed when fabricating the vacuum cavity microstructure. can do. In addition, it is possible to facilitate the removal of the sacrificial layer oxide film by increasing the number of etching holes and branched etching passages.
또한, 본 발명에서는 금속층이 아닌 트렌치 열산화막을 희생층으로 사용함에 따라 진공 캐비티 미세구조체 제작공정이 하부 실리콘 기판의 물리, 화학적 특성에 거의 영향을 미치지 않게 되므로, 진공 캐비티 미세구조체 제작후 연속적인 반도체 제작공정에 의해 상부 활성영역에 센서, 전자소자 또는 반도체소자 등을 집적할 수 있으며, 종래의 실리콘 기판 자체에 대한 습식 식각을 위주로 하는 몸체 미세가공 기술에 의한 방법과는 달리 CMOS 실리콘 반도체 박막공정에 의한 표면 미세가공 기술을 이용하므로 높은 정밀도로써 평탄화된 진공 캐비티 미세구조체를 낮은 가격으로 대량 제작할 수 있다.In addition, in the present invention, since the vacuum cavity microstructure fabrication process hardly affects the physical and chemical properties of the lower silicon substrate by using the trench thermal oxide film as the sacrificial layer, the semiconductor semiconductor after the vacuum cavity microstructure is manufactured. Sensors, electronic devices, or semiconductor devices can be integrated into the upper active region by the fabrication process.In contrast to the conventional method of body micromachining, which mainly focuses on wet etching of silicon substrates themselves, CMOS silicon semiconductor thin film processes Surface micromachining technology enables high-precision, flattened vacuum cavity microstructures to be mass produced at low cost.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 이루어지는 본 발명은, 실리콘 기판의 오염 없이 실리콘 기판의 표면에 다양한 크기와 깊이를 가지는 평탄화된 진공 캐비티 미세구조체를 형성할 수 있는 효과가 있으며, 이에 따라 상부 활성영역에 정의될 수 있는 마이크로 센서 및 액츄에이터, 수동부품 소자, RF 소자, 진공 전자소자, 디스플레이 소자 등의 전열 손실, 유전 손실, 자기 손실 등을 감소시킬 수 있는 효과가 있다. The present invention made as described above has the effect of forming a flattened vacuum cavity microstructure having various sizes and depths on the surface of the silicon substrate without contamination of the silicon substrate, and thus can be defined in the upper active region It is effective to reduce heat loss, dielectric loss, magnetic loss, etc. of sensors and actuators, passive components, RF devices, vacuum electronic devices, and display devices.
도1a 내지 도1c는 본 발명의 일실시예에 따른 진공 캐비티 미세구조체의 평면도.1A-1C are plan views of vacuum cavity microstructures in accordance with one embodiment of the present invention.
도2는 본 발명의 일실시예에 따른 진공 캐비티 미세구조체의 단면도.2 is a cross-sectional view of a vacuum cavity microstructure in accordance with one embodiment of the present invention.
도3a 내지 도3j는 본 발명의 일실시예에 따른 진공 캐비티 미세구조체 형성공정도.Figure 3a to Figure 3j is a vacuum cavity microstructure formation process diagram in accordance with an embodiment of the present invention.
도4는 본 발명의 일실시예에 따라 제작된 진공 캐비티 미세구조체의 평면구조를 나타내는 전자현미경 사진.Figure 4 is an electron micrograph showing the planar structure of a vacuum cavity microstructure manufactured according to an embodiment of the present invention.
도5는 본 발명의 일실시예에 따라 제작된 진공 캐비티 미세구조체의 단면구조를 나타내는 전자현미경 사진.5 is an electron micrograph showing a cross-sectional structure of a vacuum cavity microstructure manufactured according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 간단한 설명* Brief description of symbols for the main parts of the drawings
201 : 실리콘 기판 202 : 진공 캐비티201: silicon substrate 202: vacuum cavity
203 : 멤브레인 204 : 식각 통로203: membrane 204: etching passage
205 : 식각 구멍 206 : 밀봉 박막205: etching hole 206: sealing thin film
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