KR100527547B1 - Device information writing circuit - Google Patents
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Abstract
본 발명은 소자 정보 기록 회로에 관한 것으로써, 특히, 리던던시 퓨즈셋을 이용하여 구제 동작과 소자 정보 기록 역할을 수행할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 로오 어드레스의 리던던시 퓨즈셋 중 가장 사용 빈도가 낮은 퓨즈셋을 이용하여 퓨즈셋의 구제동작을 수행하고, LOT 번호, 웨이퍼 번호 및 로오/컬럼 좌표 등을 포함하는 디바이스의 기본 정보를 퓨즈 커팅 방법에 의해 각 뱅크별로 다른 데이타를 기록함으로써 퓨즈셋의 수를 줄일 수 있도록 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device information recording circuit, and more particularly, discloses a technique for performing a relief operation and a device information recording role using a redundancy fuse set. To this end, the present invention performs a relief operation of the fuse set using the least frequently used fuse set of the redundancy fuse set of the low address, and basic information of the device including the LOT number, wafer number and row / column coordinates By recording different data for each bank by the fuse cutting method, the number of fuse sets can be reduced.
Description
본 발명은 소자 정보 기록 회로에 관한 것으로써, 특히, 리던던시 퓨즈셋을 이용하여 구제 동작과 소자 정보 기록 역할을 수행할 수 있도록 하여 퓨즈 셋의 수를 줄일 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device information recording circuit, and in particular, a technique for reducing the number of fuse sets by performing a relief operation and a device information recording role using a redundant fuse set.
일반적으로 퓨즈 회로는 메모리의 설계시 분석 및 구제용으로 많이 사용된다. 또한, 메모리의 집적도가 높아지면서 더 많은 퓨즈 옵션을 필요로 하게 되었다. In general, fuse circuits are often used for analysis and rescue in the design of memory. In addition, as memory density increases, more fuse options are required.
도 1은 이러한 종래의 리던던시 정보 출력 회로에 관한 구성도이다. 1 is a block diagram of such a conventional redundancy information output circuit.
종래의 리던던시 정보 출력 회로는 로오 어드레스 비교부(1), 컬럼 어드레스 비교부(2), 로오 및 컬럼 리페어 정보 제어부(3), 데이타 출력부(4)를 구비한다. The conventional redundancy information output circuit includes a row address comparison section 1, a column address comparison section 2, a row and column repair information control section 3, and a data output section 4, respectively.
여기서, 로오 어드레스 비교부(1)는 입력되는 로오 어드레스가 리페어 하고자 하는 어드레스가 맞는지를 비교하여 로오 어드레스의 리페어 정보를 포함하는 리페어 확인 신호 HITBI를 출력한다. 컬럼 어드레스 비교부(2)는 입력되는 컬럼 어드레스가 리페어 하고자 하는 어드레스가 맞는지를 비교하여 컬럼 어드레스의 리페어 정보를 출력한다. Here, the row address comparison unit 1 compares an input row address with an address to be repaired, and outputs a repair confirmation signal HITBI including repair information of the row address. The column address comparison unit 2 compares whether the input column address is the address to be repaired and outputs repair information of the column address.
로오 및 컬럼 리페어 정보 제어부(3)는 로오 어드레스 비교부(1)와 컬럼 어드레스 비교부(2)로부터 인가되는 로오 및 컬럼 어드레스 리페어 정보를 합성하여 데이타 출력부(4)로 출력한다. 데이타 출력부(4)는 리페어된 어드레스를 확인하기 위한 테스트 모드 신호 TRC에 따라 입력 어드레스의 리페어 정보를 DQ핀에 출력할지의 여부를 결정한다. 이때, 어드레스 퓨즈셋의 출력을 비교하여 모든 어드레스가 일치할 경우 DQ핀에 하이 데이타를 출력한다. The row and column repair information control unit 3 synthesizes the row and column address repair information applied from the row address comparison unit 1 and the column address comparison unit 2 and outputs the synthesized row and column address repair information to the data output unit 4. The data output section 4 determines whether to output repair information of the input address to the DQ pin in accordance with the test mode signal TRC for confirming the repaired address. At this time, the output of the address fuse set is compared and high data is output to the DQ pin when all addresses match.
따라서, 인에이블 퓨즈가 커팅된 경우 어드레스 비교 결과에 따라 테스트 모드 신호 TRC를 제어하여 리페어된 어드레스 정보를 DQ핀에 선택적으로 출력하도록 한다. Therefore, when the enable fuse is cut, the test mode signal TRC is controlled according to the address comparison result to selectively output the repaired address information to the DQ pin.
이러한 종래의 리던던시 퓨즈셋 회로에서 여분의 구제 퓨즈셋을 이용하여 디바이스의 정보를 기록할 경우, 입력된 어드레스가 리페어 어드레스인지 소자정보를 기록하기 위한 어드레스인지를 구분하기 위해 각 뱅크마다 동일한 데이타를 쓰는 방식을 사용한다. 따라서, 하나의 데이타를 저장하기 위해서 4뱅크를 기준으로 볼때 총 4개의 퓨즈셋을 사용해야만 한다. In the conventional redundancy fuse set circuit, when the device information is recorded using the spare relief fuse set, the same data is written for each bank to distinguish whether the input address is a repair address or an address for writing device information. Use the method. Therefore, a total of four fusesets must be used based on four banks to store one data.
이러한 경우 동일한 공정 조건하에서 진행되어지는 웨이퍼의 수를 나타내는 LOT 번호와, 웨이퍼 번호 및 로오/컬럼 등의 정보를 기록하기 위해서는 최소한 4뱅크에 16개의 퓨즈셋을 사용해야 하는 문제점이 있다. In this case, there is a problem in that 16 fuse sets must be used in at least 4 banks in order to record information such as the LOT number indicating the number of wafers processed under the same process conditions, and the wafer number and row / column.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히 비교적 사용 빈도가 낮은 리던던시 퓨즈셋을 이용하여 추후 구제 동작과 소자 정보 기록 역할을 선택할 수 있도록 설계하여 퓨즈셋의 수를 줄일 수 있도록 하는데 그 목적이 있다. The present invention was created to solve the above problems, and in particular, by using a relatively low frequency of redundancy fuse set designed to select the relief operation and the role of device information recording in the future to reduce the number of fuse sets The purpose is.
상기한 목적을 달성하기 위한 본 발명의 소자 정보 기록 회로는, 인에이블 퓨즈의 퓨즈 커팅에 따라 퓨즈 인에이블 신호를 선택적으로 출력하고, 복수개의 어드레스 퓨즈셋의 선택적인 퓨즈 커팅에 따라 디바이스 정보를 기록하여 퓨즈 커팅의 결과에 따라 어드레스 비교신호를 출력하는 어드레스 비교부; 퓨즈 인에이블 신호의 활성화시 로오 어드레스 리페어 정보를 포함하는 리페어 확인신호를 출력하고, 디바이스 정보를 리드하기 위한 디바이스 정보 테스트 신호의 활성화시 디바이스 정보신호를 출력하는 정보 기록부; 디바이스 정보 테스트 신호의 활성화시 디바이스 정보신호를 선택하여 출력하고, 디바이스 정보 테스트 신호의 비활성화시 로오/컬럼 어드레스 리페어 정보를 합성하여 출력하는 정보 기록 제어부; 및 디바이스 정보 테스트 신호의 활성화시 디바이스 정보신호를 외부 데이타 출력핀으로 출력하는 데이타 출력부를 구비함을 특징으로 한다. The device information recording circuit of the present invention for achieving the above object selectively outputs a fuse enable signal according to the fuse cutting of the enable fuse, and records the device information according to the selective fuse cutting of the plurality of address fuse sets. An address comparison unit outputting an address comparison signal according to a result of the fuse cutting; An information recording unit outputting a repair confirmation signal including row address repair information upon activation of the fuse enable signal and outputting a device information signal upon activation of the device information test signal for reading device information; An information recording control unit for selecting and outputting a device information signal when the device information test signal is activated, and outputting synthesized row / column address repair information when the device information test signal is inactivated; And a data output unit configured to output a device information signal to an external data output pin when the device information test signal is activated.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 2는 본 발명에 따른 소자 정보 기록 회로의 구성도이다. 2 is a configuration diagram of an element information recording circuit according to the present invention.
본 발명은 로오 어드레스 비교부(10), 정보 기록부(20), 컬럼 어드레스 비교부(30), 정보 기록 제어부(40) 및 데이타 출력부(50)를 구비한다. The present invention includes a row address comparison section 10, an information recording section 20, a column address comparison section 30, an information recording control section 40, and a data output section 50. As shown in FIG.
먼저, 로오 어드레스 비교부(10)는 구제용으로 사용되는 복수개의 퓨즈셋을 구비한다. 그리고, 로오 어드레스 비교부(10)는 입력되는 로오 어드레스 ADD에 대응하는 퓨즈셋을 선택적으로 커팅하여 퓨즈 커팅의 결과에 따라 어드레스 비교신호 ADD_CMP와 퓨즈 인에이블 신호 FET를 출력한다. First, the row address comparison unit 10 includes a plurality of fuse sets used for relief. The row address comparison unit 10 selectively cuts the fuse set corresponding to the input row address ADD and outputs the address comparison signal ADD_CMP and the fuse enable signal FET according to the result of the fuse cutting.
정보 기록부(20)는 로오 어드레스 비교부(10)로부터 인가되는 어드레스 비교신호 ADD_COM와 퓨즈 인에이블 신호 FET 및 디바이스 정보 테스트 신호 TIDCHK에 따라 구제 동작을 수행하기 위한 리페어 확인신호 HITBI와 디바이스 정보신호 IDCHK를 선택적으로 인에이블시킨다. The information recording unit 20 repairs the repair confirmation signal HITBI and the device information signal IDCHK for performing a rescue operation according to the address comparison signal ADD_COM, the fuse enable signal FET, and the device information test signal TIDCHK applied from the row address comparison unit 10. Optionally enable.
이때, 정보 기록부(20)는 2가지 기능을 수행하게 된다. 즉, 퓨즈 인에이블 신호 FET가 인에이블 된 경우 입력되는 로오 어드레스 ADD를 리페어하여 로오 어드레스의 리페어 정보를 포함하는 리페어 확인신호 HITBI가 인에이블 된다. 반면에, 디바이스 정보 테스트 신호 TIDCHK가 인에이블 되고, 퓨즈 인에이블 신호 FET가 디스에이블 될 경우 디바이스 정보신호 IDCHK가 활성화되어 디바이스 정보를 포함하는 신호를 출력하게 된다. At this time, the information recording unit 20 performs two functions. That is, when the fuse enable signal FET is enabled, the repair confirmation signal HITBI including repair information of the row address is enabled by repairing the input row address ADD. On the other hand, when the device information test signal TIDCHK is enabled and the fuse enable signal FET is disabled, the device information signal IDCHK is activated to output a signal including device information.
컬럼 어드레스 비교부(30)는 입력되는 컬럼 어드레스가 리페어 하고자 하는 어드레스가 맞는지를 비교하여 컬럼 어드레스의 리페어 정보를 출력한다. The column address comparison unit 30 compares an input column address with an address to be repaired and outputs repair information of the column address.
그리고, 정보 기록 제어부(40)는 디바이스 정보 테스트 신호 TIDCHK가 디스에이블 될 경우 정보 기록부(20)와 컬럼 어드레스 비교부(30)로부터 인가되는 로오 및 컬럼 어드레스 리페어 정보를 합성하여 출력한다. 반면에, 정보 기록 제어부(40)는 디바이스 정보 테스트 신호 TIDCHK가 인에이블 될 경우 정보 기록부(20)로부터 인가되는 디바이스 정보신호 IDCHK를 선택하여 디바이스 정보 출력신호 DINFO를 데이타 출력부(50)에 출력한다. When the device information test signal TIDCHK is disabled, the information recording control unit 40 synthesizes and outputs row and column address repair information applied from the information recording unit 20 and the column address comparison unit 30. On the other hand, when the device information test signal TIDCHK is enabled, the information recording control unit 40 selects the device information signal IDCHK applied from the information recording unit 20 and outputs the device information output signal DINFO to the data output unit 50. .
또한, 데이타 출력부(50)는 디바이스 정보 테스트 신호 TIDCHK가 디스에이블 될 경우 리페어된 어드레스를 확인하기 위한 테스트 모드 신호 TRC에 따라 입력 어드레스의 리페어 정보를 DQ핀에 출력할지의 여부를 결정한다. 이때, 어드레스 퓨즈셋의 출력을 비교하여 모든 어드레스가 일치할 경우 DQ핀에 하이 데이타를 출력한다. In addition, when the device information test signal TIDCHK is disabled, the data output unit 50 determines whether to output repair information of the input address to the DQ pin according to the test mode signal TRC for confirming the repaired address. At this time, the output of the address fuse set is compared and high data is output to the DQ pin when all addresses match.
반면에, 데이타 출력부(50)는 디바이스 정보를 리드하기 위한 디바이스 정보 테스트 신호 TIDCHK가 활성화될 경우 정보 기록 제어부(40)로부터 인가되는 디바이스 정보 출력신호 DINFO를 DQ핀에 출력한다. On the other hand, the data output unit 50 outputs the device information output signal DINFO applied from the information recording control unit 40 to the DQ pin when the device information test signal TIDCHK for reading device information is activated.
도 3은 도 2의 어드레스 비교부(10)에 관한 상세 회로도이다. FIG. 3 is a detailed circuit diagram of the address comparison unit 10 of FIG. 2.
로오 어드레스 비교부(10)는 리셋 동작시 기본적으로 전류가 흐르는 인에이블 퓨즈(11)와, 인에이블 퓨즈(11)에 의해 전류의 흐름이 제어되는 복수개의 어드레스 퓨즈(12)를 구비한다. The row address comparison unit 10 includes an enable fuse 11 through which current flows during a reset operation, and a plurality of address fuses 12 through which the flow of current is controlled by the enable fuse 11.
여기서, 인에이블 퓨즈(11)는 퓨즈 f1, NMOS트랜지스터 N1~N3, 인버터 IV1~IV3를 구비한다. 퓨즈 f1는 전원전압단과 NMOS트랜지스터 N1 사이에 연결된다. NMOS트랜지스터 N1는 퓨즈 f1과 NMOS트랜지스터 N2 사이에 연결되어 게이트 단자를 통해 리셋신호 RESET가 인가된다. NMOS트랜지스터 N2는 NMOS트랜지스터 N1과 접지전압단 사이에 연결되어 게이트 단자가 전원전압단 VDD과 연결된다. Here, the enable fuse 11 includes a fuse f1, NMOS transistors N1 to N3, and inverters IV1 to IV3. The fuse f1 is connected between the power supply voltage terminal and the NMOS transistor N1. The NMOS transistor N1 is connected between the fuse f1 and the NMOS transistor N2 so that the reset signal RESET is applied through the gate terminal. The NMOS transistor N2 is connected between the NMOS transistor N1 and the ground voltage terminal so that the gate terminal is connected to the power supply voltage terminal VDD.
그리고, NMOS트랜지스터 N3는 퓨즈 f1의 일단과 접지전압단 사이에 연결되어 게이트 단자가 인버터 IV1의 출력단과 연결된다. 인버터 IV2,IV3는 인버터 IV1의 출력을 비반전 지연하여 퓨즈 인에이블 신호 FET를 출력한다.The NMOS transistor N3 is connected between one end of the fuse f1 and the ground voltage terminal, and a gate terminal thereof is connected to the output terminal of the inverter IV1. Inverters IV2 and IV3 non-invert the delay of the output of inverter IV1 to output a fuse enable signal FET.
또한, 복수개의 어드레스 퓨즈(12) 각각은 퓨즈 f2, NMOS트랜지스터 N4~N6, 인버터 IV4,IV5 및 전송게이트 T1,T2를 구비한다. 퓨즈 f2는 전원전압단과 NMOS트랜지스터 N4 사이에 연결된다. NMOS트랜지스터 N4는 퓨즈 f2과 NMOS트랜지스터 N5 사이에 연결되어 게이트 단자를 통해 리셋신호 RESET가 인가된다. NMOS트랜지스터 N5는 NMOS트랜지스터 N4과 접지전압단 사이에 연결되어 게이트 단자를 통해 전원전압 VDD가 인가된다. Each of the plurality of address fuses 12 includes a fuse f2, NMOS transistors N4 to N6, inverters IV4 and IV5, and transmission gates T1 and T2. Fuse f2 is connected between the supply voltage terminal and the NMOS transistor N4. The NMOS transistor N4 is connected between the fuse f2 and the NMOS transistor N5 so that the reset signal RESET is applied through the gate terminal. The NMOS transistor N5 is connected between the NMOS transistor N4 and the ground voltage terminal, and a power supply voltage VDD is applied through the gate terminal.
또한, NMOS트랜지스터 N6는 퓨즈 f2의 일단과 접지전압단 사이에 연결되어 게이트 단자가 인버터 IV4의 출력단과 연결된다. 인버터 IV5는 입력되는 어드레스 ADD를 반전한다. 전송게이트 T1는 퓨즈 f2의 상태에 따라 반전된 어드레스 ADD의 출력을 선택적으로 제어하여 퓨즈 선택신호 HITM1를 출력한다. 전송게이트 T2는 퓨즈 f2의 상태에 따라 어드레스 ADD의 출력을 선택적으로 제어하여 퓨즈 선택신호 HITM1를 출력한다. In addition, the NMOS transistor N6 is connected between one end of the fuse f2 and the ground voltage terminal, and a gate terminal thereof is connected to the output terminal of the inverter IV4. Inverter IV5 inverts the input address ADD. The transfer gate T1 selectively controls the output of the inverted address ADD in accordance with the state of the fuse f2 to output the fuse selection signal HITM1. The transfer gate T2 selectively controls the output of the address ADD according to the state of the fuse f2 to output the fuse selection signal HITM1.
이러한 구성을 갖는 인에이블 퓨즈(11)는 퓨즈 f1의 온/오프 여부를 체크하기 위해 리셋신호 RESET가 펄스 형태로 인가될 경우 NMOS트랜지스터 N1가 턴온된다. 이때, NMOS트랜지스터 N2는 게이트 단자에 전원전압 VDD가 인가되어 항상 턴온 상태를 유지한다. In the enable fuse 11 having such a configuration, when the reset signal RESET is applied in the form of a pulse to check whether the fuse f1 is on or off, the NMOS transistor N1 is turned on. At this time, the NMOS transistor N2 is always turned on because the power supply voltage VDD is applied to the gate terminal.
그리고, NMOS트랜지스터 N1가 턴온될 경우 관통 전류 IDD가 흐르게 된다. 이때, 퓨즈 f1가 연결 상태인 경우 하이 신호가 출력되고, 퓨즈 f1가 단절 상태인 경우 로우 신호가 출력된다. 이에 따라, 인에이블 퓨즈(11)는 구제회로의 동작시 퓨즈 인에이블 신호 FET가 활성화(인에이블 퓨즈 f1가 커팅된 경우)된다. When the NMOS transistor N1 is turned on, the through current IDD flows. At this time, a high signal is output when the fuse f1 is connected, and a low signal is output when the fuse f1 is disconnected. Accordingly, the enable fuse 11 activates the fuse enable signal FET (when the enable fuse f1 is cut) during the operation of the rescue circuit.
또한, 이러한 퓨즈 회로는 인에이블 퓨즈(11)와 복수개의 어드레스 퓨즈(12)가 병렬 연결되어, 인에이블 퓨즈(11)의 활성화시 이에 대응하는 복수개의 어드레스 퓨즈(12)가 동작하여 어드레스 정보를 저장한다. 이때, 어드레스 퓨즈(12)는 퓨즈 f2를 커팅할 경우 입력 어드레스 ADD의 반대 데이타가 퓨즈 선택신호 HITMi로 출력되고, 퓨즈 f2를 커팅하지 않을 경우 입력 어드레스 ADD가 그대로 퓨즈 선택신호 HITMi로 출력된다. In addition, such a fuse circuit has an enable fuse 11 and a plurality of address fuses 12 connected in parallel, so that when the enable fuse 11 is activated, a plurality of address fuses 12 corresponding thereto operate to obtain address information. Save it. At this time, the address fuse 12 outputs the opposite data of the input address ADD to the fuse selection signal HITMi when the fuse f2 is cut, and the input address ADD is output as the fuse selection signal HITMi when the fuse f2 is not cut.
한편, 비교부(13)는 복수개의 어드레스 퓨즈(12)로부터 인가되는 복수개의 퓨즈 선택신호 HITMi를 비교한다. 만약, 어드레스 퓨즈(12)에서 로우 어드레스에 해당하는 퓨즈 f2를 커팅할 경우 모든 퓨즈 선택신호 HITMi는 하이로 출력된다. 이에 따라, 비교부(13)는 모든 퓨즈 선택신호 HITMi가 하이로 일치할 경우 어드레스 비교신호 ADD_CMP를 인에이블시킨다. On the other hand, the comparator 13 compares the plurality of fuse selection signals HITMi applied from the plurality of address fuses 12. If the fuse f2 corresponding to the row address is cut in the address fuse 12, all the fuse selection signals HITMi are output high. Accordingly, the comparator 13 enables the address comparison signal ADD_CMP when all the fuse selection signals HITMi coincide with the high.
도 4는 도 2의 정보 기록부(20)에 관한 상세 회로도이다. 4 is a detailed circuit diagram of the information recording unit 20 of FIG. 2.
정보 기록부(20)는 인버터 IV6, 노아게이트 NOR1, 낸드게이트 ND1,ND2를 구비한다. The information recording unit 20 includes an inverter IV6, a noah gate NOR1, and a NAND gate ND1, ND2.
인버터 IV6는 디바이스 정보 테스트 신호 TIDCHK를 반전한다. 노아게이트 NOR1는 인버터 IV6의 출력과 퓨즈 인에이블 신호 FET를 노아연산한다. 낸드게이트 ND1는 어드레스 비교신호 ADD_CMP와 퓨즈 인에이블 신호 FET를 낸드연산하여 리페어 확인신호 HITBI를 출력한다. 낸드게이트 ND2는 어드레스 비교신호 ADD_CMP와 노아게이트 NOR1의 출력을 낸드연산하여 디바이스 정보신호 IDCHK를 출력한다. Inverter IV6 inverts the device information test signal TIDCHK. Noah gate NOR1 nodes the output of inverter IV6 and the fuse enable signal FET. The NAND gate ND1 performs a NAND operation on the address comparison signal ADD_CMP and the fuse enable signal FET to output the repair confirmation signal HITBI. The NAND gate ND2 performs a NAND operation on the address comparison signal ADD_CMP and the output of the NOR gate NOR1 to output the device information signal IDCHK.
이러한 구성을 갖는 정보 기록부(20)는 로오 구제 퓨즈셋 중 가장 사용빈도가 낮은 퓨즈셋을 이용하여 일반 구제 회로의 동작과 디바이스의 정보 기록 동작을 선택하여 수행할 수 있다. 여기서, 퓨즈셋의 사용시 첫번째 퓨즈셋부터 사용하게 되는 경우를 고려해 볼때 본 발명의 실시예에서는 가장 사용빈도가 낮은 퓨즈셋이 마지막 퓨즈셋이라고 가정한다. The information recording unit 20 having such a configuration may select and perform an operation of a general rescue circuit and an information recording operation of a device by using a fuseset having the least frequent use among the row rescue fusesets. Here, in consideration of the case where the fuse set is used from the first fuse set, it is assumed in the embodiment of the present invention that the fuse set having the lowest frequency of use is the last fuse set.
즉, 본 발명의 정보 기록부(20)가 일반적인 구제 회로로 동작할 경우 퓨즈 인에이블 신호 FET가 활성화된다.(인에이블 퓨즈가 커팅된 경우) 이에 따라, 리페어 확인신호 HITBI가 활성화되어 정보 기록 제어부(40)에 로오 어드레스 리페어 정보를 출력한다. 이때, 디바이스 정보를 리드하기 위한 디바이스 정보 테스트 신호 TIDCHK는 로우 상태를 유지하여 디바이스 정보신호 IDCHK는 정보 기록 제어부(40)에 출력되지 않는다. That is, when the information recording unit 20 of the present invention operates as a general rescue circuit, the fuse enable signal FET is activated (when the enable fuse is cut). Accordingly, the repair confirmation signal HITBI is activated to activate the information recording control unit ( The row address repair information is output to 40). At this time, the device information test signal TIDCHK for reading device information is kept low and the device information signal IDCHK is not output to the information recording control unit 40.
반면에, 정보 기록부(20)가 디바이스의 정보 기록 동작을 위해 사용될 경우 퓨즈 인에이블 신호 FET가 비활성화되고(인에이블 퓨즈가 커팅되지 않을 경우), 디바이스 정보 테스트 신호 TIDCHK가 활성화된다. On the other hand, when the information recording unit 20 is used for the information recording operation of the device, the fuse enable signal FET is deactivated (when the enable fuse is not cut), and the device information test signal TIDCHK is activated.
이에 따라, 디바이스 정보신호 IDCHK가 활성화되어 디바이스 정보에 해당하는 LOT 번호, 웨이퍼 번호, 로오/컬럼 어드레스 좌표 등의 정보(예를 들면, 2진수)가 정보 기록 제어부(40)에 출력된다. 이때, 리페어 확인신호 HITBI는 로우 상태를 유지하여 정보 기록 제어부(40)에 구제 회로 동작을 위한 로오 어드레스 리페어 정보를 출력되지 않는다. As a result, the device information signal IDCHK is activated, and information (for example, binary) such as LOT number, wafer number, row / column address coordinate, etc. corresponding to the device information is output to the information recording control unit 40. At this time, the repair confirmation signal HITBI remains low and does not output the row address repair information for the relief circuit operation to the information recording controller 40.
도 5는 도 2의 정보 기록 제어부(40)에 관한 상세 회로도이다 FIG. 5 is a detailed circuit diagram of the information recording controller 40 of FIG.
정보 기록 제어부(40)는 인버터 IV8∼IV10, 앤드게이트 AND1,AND2 및 노아게이트 NOR2를 구비한다. The information recording control unit 40 includes inverters IV8 to IV10, an AND gate AND1, AND2, and a NOA gate NOR2.
인버터 IV8는 디바이스 정보 테스트 신호 TIDCHK를 반전한다. 인버터 IV9는 리페어 확인신호 HITBI를 반전한다. 앤드게이트 AND1는 디바이스 정보신호 IDCHK와 디바이스 정보 테스트 신호 TIDCHK를 앤드연산한다. 앤드게이트 AND2는 인버터 IV8의 출력과 인버터 IV9의 출력을 노아연산한다. 인버터 IV10는 노아게이트 NOR2의 출력을 반전한다. Inverter IV8 inverts the device information test signal TIDCHK. Inverter IV9 inverts the repair confirmation signal HITBI. The AND gate AND1 performs an AND operation on the device information signal IDCHK and the device information test signal TIDCHK. The AND gate AND2 nominates the output of inverter IV8 and the output of inverter IV9. Inverter IV10 inverts the output of NOR gate NOR2.
이러한 구성을 갖는 정보 기록 제어부(40)가 일반적인 구제 회로로 동작할 경우 디바이스 정보 테스트 신호 TIDCHK와 디바이스 정보신호 IDCHK가 로우이고, 리페어 확인신호 HITBI가 하이가 된다. 이에 따라, 디바이스 정보를 리드하기 위한 디바이스 정보 출력신호 DINFO가 비활성화된다. When the information recording control unit 40 having such a configuration operates as a general rescue circuit, the device information test signal TIDCHK and the device information signal IDCHK are low, and the repair confirmation signal HITBI is high. As a result, the device information output signal DINFO for reading device information is deactivated.
반면에, 정보 기록 제어부(40)가 디바이스의 정보 기록 동작을 위해 사용될 경우 디바이스 정보 테스트 신호 TIDCHK와 디바이스 정보신호 IDCHK가 하이이고, 리페어 확인신호 HITBI가 로우가 된다. 이에 따라, 디바이스 정보를 리드하기 위한 디바이스 정보 출력신호 DINFO가 활성화된다. On the other hand, when the information recording control unit 40 is used for the information recording operation of the device, the device information test signal TIDCHK and the device information signal IDCHK are high and the repair confirmation signal HITBI is low. Accordingly, the device information output signal DINFO for reading device information is activated.
이에 따라, 데이타 출력부(50)는 디바이스 정보 테스트 신호 TIDCHK가 활성화된 경우에만 디바이스 정보를 포함하는 디바이스 정보 출력신호 DINFO를 외부의 DQ핀으로 출력하게 된다. Accordingly, the data output unit 50 outputs the device information output signal DINFO including the device information to the external DQ pin only when the device information test signal TIDCHK is activated.
또한, 본 발명은 리던던시 어드레스와 디바이스 정보가 일치할 경우 구제회로부가 동작하지 않도록 하여 노말 동작시 정상적인 동작이 가능하도록 한다. In addition, when the redundancy address and the device information coincide with each other, the relief circuit unit does not operate so that normal operation is possible during normal operation.
이상에서 설명한 바와 같이, 본 발명은 디바이스의 정보를 리드하기 위해 각 뱅크별로 다른 데이타를 기록할 수 있도록 한다. 이에 따라, 각 뱅크마다 각기 다른 데이타를 기록할 수 있게 되어 사용되는 퓨즈 셋의 수를 1/4로 감소시킬 수 있게 된다. 그리고, 로오 구제 퓨즈셋 중 사용 빈도가 비교적 낮은 가장 마지막 퓨즈셋을 이용하여 구제동작과 디바이스 정보의 기록 역할을 선택적으로 수행할 수 있도록 하여 퓨즈셋의 수를 별도로 추가할 필요가 없도록 하는 효과를 제공한다. As described above, the present invention makes it possible to record different data for each bank in order to read the information of the device. Accordingly, different data can be recorded for each bank, thereby reducing the number of fuse sets used to one quarter. In addition, by using the last fuseset having a relatively low use frequency among the relief relief fuse sets, the relief operation and the recording function of the device information can be selectively performed so that the number of fuse sets need not be added separately. do.
도 1은 종래의 리던던시 정보 출력 회로에 관한 구성도. 1 is a block diagram of a conventional redundancy information output circuit.
도 2는 본 발명에 따른 소자 정보 기록 회로에 관한 구성도. 2 is a block diagram of an element information recording circuit according to the present invention;
도 3은 도 2의 로오 어드레스 비교부에 관한 회로도. 3 is a circuit diagram of a row address comparison unit of FIG. 2;
도 4는 도 2의 정보 기록부에 관한 회로도. 4 is a circuit diagram related to the information recording unit of FIG. 2;
도 5는 도 2의 정보 기록 제어부에 관한 회로도.FIG. 5 is a circuit diagram of the information recording controller of FIG. 2; FIG.
Claims (9)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2004-0015258A KR100527547B1 (en) | 2004-03-06 | 2004-03-06 | Device information writing circuit |
| US10/879,130 US7012844B2 (en) | 2004-03-06 | 2004-06-30 | Device information writing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2004-0015258A KR100527547B1 (en) | 2004-03-06 | 2004-03-06 | Device information writing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050089899A KR20050089899A (en) | 2005-09-09 |
| KR100527547B1 true KR100527547B1 (en) | 2005-11-09 |
Family
ID=34910048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2004-0015258A KR100527547B1 (en) | 2004-03-06 | 2004-03-06 | Device information writing circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7012844B2 (en) |
| KR (1) | KR100527547B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7684264B2 (en) * | 2007-01-26 | 2010-03-23 | Freescale Semiconductor, Inc. | Memory system with RAM array and redundant RAM memory cells having a different designed cell circuit topology than cells of non redundant RAM array |
| KR100942971B1 (en) * | 2008-04-30 | 2010-02-17 | 주식회사 하이닉스반도체 | Repair address monitoring circuit for semiconductor memory device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3594891B2 (en) * | 2000-09-12 | 2004-12-02 | 沖電気工業株式会社 | Semiconductor memory device and inspection method thereof |
| KR100380346B1 (en) * | 2000-10-16 | 2003-04-11 | 삼성전자주식회사 | Semiconductor memory device with redundancy logic cell and repairable method |
| JP2003123488A (en) * | 2001-10-11 | 2003-04-25 | Toshiba Corp | Semiconductor memory |
| JP2003122638A (en) * | 2001-10-18 | 2003-04-25 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JP2003173695A (en) * | 2001-12-03 | 2003-06-20 | Elpida Memory Inc | Semiconductor memory and relieving method for memory cell |
| US7020008B2 (en) * | 2001-12-26 | 2006-03-28 | Renesas Technology Corp. | Thin film magnetic memory device writing data with bidirectional current |
-
2004
- 2004-03-06 KR KR10-2004-0015258A patent/KR100527547B1/en not_active IP Right Cessation
- 2004-06-30 US US10/879,130 patent/US7012844B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050089899A (en) | 2005-09-09 |
| US20050195665A1 (en) | 2005-09-08 |
| US7012844B2 (en) | 2006-03-14 |
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|
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|
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