KR100524920B1 - Method for forming contact pad having a low resistance - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000013078 crystal Substances 0.000 claims abstract description 9
- 238000003475 lamination Methods 0.000 claims abstract description 6
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract description 12
- 238000011065 in-situ storage Methods 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004148 unit process Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
Abstract
반도체 장치의 콘택 패드 형성방법에 관해 개시되어 있다. 기판의 불순물 영역 상에 패드를 선택적 적층방법으로 형성하되, 상기 패드는 상, 하 물질막의 결정 상태를 서로 다르게 형성한다. 즉, 상기 패드는 제1 및 제2 패드로 구분하여 형성하고, 상기 제1 패드는 비정질 상태로, 상기 제2 패드는 폴리 상태로 형성한다. 또한, 상기 제1 및 제2 패드는 인-시츄로 형성한다. 그 과정에서 도전성 불순물을 도핑한다. 여기서, 상기 제1 패드는 비정질 상태 또는 릴렉스된(relaxed) 상태의 SiGe막으로 형성되고, 상기 제2 패드는 상기 제1 패드 상에서 폴리 상태의 SiGe막으로 형성된다.A method for forming a contact pad of a semiconductor device is disclosed. Pads are formed on the impurity region of the substrate by a selective lamination method, wherein the pads form different crystal states of upper and lower material layers. That is, the pad is formed by dividing the first and second pads, the first pad is formed in an amorphous state, and the second pad is formed in a poly state. In addition, the first and second pads are formed in-situ. In the process, the conductive impurities are doped. Here, the first pad is formed of an SiGe film in an amorphous state or relaxed state, and the second pad is formed of a SiGe film in a poly state on the first pad.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 자세하게는 저 저항을 갖는 콘택 패드 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a contact pad having a low resistance.
반도체 장치가 고집적화되면서 기판의 단위면적에 형성되는 소자의 수, 즉 소자밀도가 높아진다. 이에 따라, 반도체 소자들 간의 간격이 좁아진다. 소자들간의 수평거리의 축소에 따른 보상은 소자의 수직높이를 높임으로써 이루어진다. 따라서, 소자들의 종횡비(aspect ratio)가 높아진다.As semiconductor devices become highly integrated, the number of devices formed on the unit area of the substrate, that is, the device density increases. As a result, the gap between the semiconductor devices is narrowed. Compensation by reducing the horizontal distance between the devices is achieved by increasing the vertical height of the device. Thus, the aspect ratio of the devices is high.
하나의 반도체 장치를 완성하는데 여러 층의 물질층이 사용되는데, 반도체 장치가 고집적화 되면서 기판 상에 적층되는 물질층의 수도 증가된다. 적층된 물질층들 중에는 절연막을 사이에 두고 수평으로 이격된 도전층이나, 상, 하로 이격되어 있는 도전층이 있다. 반도체 장치의 제조공정에서는 이와 같이 이격되어 있는 도전층들을 서로 전기적으로 연결시켜야 하는 경우가 많이 발생된다. 이때는 연결시키고자 하는 두 도전층 사이에 형성된 절연막에 콘택홀(하부 도전층이 기판인 경우이며, 상기 하부 도전층이 상기 기판 상에 형성된 도전층인 경우에는 비어홀)을 형성하고 여기에 도전성 물질을 채워서 두 도전층을 서로 연결한다.Several layers of material layers are used to complete one semiconductor device. As the semiconductor devices become highly integrated, the number of material layers stacked on the substrate is increased. Among the stacked material layers, there may be a conductive layer spaced horizontally with an insulating layer therebetween, or a conductive layer spaced up and down. In the manufacturing process of the semiconductor device, it is often necessary to electrically connect the spaced apart conductive layers to each other. In this case, a contact hole (a lower conductive layer is a substrate and a via hole is formed when the lower conductive layer is a conductive layer formed on the substrate) is formed in an insulating film formed between two conductive layers to be connected, and a conductive material is formed therein. Fill and connect the two conductive layers to each other.
그런데, 상술한 바와 같이 반도체 장치의 고집적화에 의해 소자들의 밀도가 높아지면서 콘택영역이 좁아진다. 이는 콘택 정렬 마진 부족을 초래하여 콘택 정렬이 잘못될 경우, 접합 누절전류를 증가시킬 수 있을 뿐만 아니라 콘택홀이 형성된다 하더라도 콘택영역이 좁아서 콘택 저항이 증가된다. 또한, 소자들의 종횡비가 높아지면서 좁아진 콘택 영역에 긴 콘택홀을 형성해야하므로 콘택홀이 오픈되지 않을 수도 있다.However, as described above, due to the high integration of the semiconductor device, the density of the elements is increased and the contact region is narrowed. This results in a lack of contact alignment margin, which can increase the junction leakage current when the contact alignment is misaligned, and also increases the contact resistance due to the narrow contact area even if a contact hole is formed. In addition, the contact hole may not be opened because a long contact hole must be formed in the narrow contact area as the aspect ratio of the devices increases.
이러한 문제점을 해소하기 위해, 종래 기술은 셀프 얼라인드 콘택(self-aligned contact) 패드 즉, 자기정렬 콘택 패드를 형성하여 콘택정렬마진을 증가시키는 콘택형성방법을 제시한 바 있다.In order to solve this problem, the prior art has proposed a contact forming method for increasing the contact alignment margin by forming a self-aligned contact pad, that is, a self-aligned contact pad.
구체적으로, 도 1을 참조하면 반도체 기판(10)의 필드영역에 트랜치(12)가 형성된다. 상기 트랜치(12)에 소자분리막(14)이 형성된다. 이어서, 상기 트랜치(12) 사이의 반도체 기판(10) 상에 게이트 산화막(16), 폴리실리콘층(18), 폴리사이드층(20) 및 절연막(22)을 순차적 형성한다. 이어서, 상기 폴리실리콘층(18), 폴리사이드층(20) 및 절연막(22)을 게이트 라인으로 패터닝한다. 이어서, 상기 반도체 기판(10)의 전면에 도전성 불순물을 이온주입하여 상기 게이트 라인 사이의 상기 반도체 기판(10)에 불순물 영역(24)을 만든다. 상기 폴리실리콘층(18), 폴리사이드층(20) 및 절연막(22)으로 이루어지는 게이트 라인의 측면에 게이트 스페이서(26)가 형성된다. 이 결과물 전면에 층간 절연막(28)이 형성된다. 상기 게이트 스페이서(26) 사이에 형성된 상기 층간 절연막(28)이 제거된다. 이 결과, 상기 층간 절연막(28)에 불순물영역(24)이 노출되는 콘택홀(30)이 형성된다. 상기 콘택홀(30)에 의해 노출되는 영역인 상기 불순물 영역(24)은 상기 게이트 스페이서(26)와 상기 층간 절연막(28)의 식각선택비로 인해 자기정렬적으로 정해진다.Specifically, referring to FIG. 1, the trench 12 is formed in the field region of the semiconductor substrate 10. An isolation layer 14 is formed in the trench 12. Subsequently, the gate oxide layer 16, the polysilicon layer 18, the polyside layer 20, and the insulating layer 22 are sequentially formed on the semiconductor substrate 10 between the trenches 12. Subsequently, the polysilicon layer 18, the polyside layer 20, and the insulating film 22 are patterned by a gate line. Subsequently, conductive impurities are implanted into the entire surface of the semiconductor substrate 10 to form an impurity region 24 in the semiconductor substrate 10 between the gate lines. Gate spacers 26 are formed on the side surfaces of the gate line including the polysilicon layer 18, the polyside layer 20, and the insulating layer 22. The interlayer insulating film 28 is formed on the entire surface of the resultant product. The interlayer insulating film 28 formed between the gate spacers 26 is removed. As a result, a contact hole 30 through which the impurity region 24 is exposed is formed in the interlayer insulating film 28. The impurity region 24, which is a region exposed by the contact hole 30, is self-aligned due to an etching selectivity of the gate spacer 26 and the interlayer insulating layer 28.
계속해서, 도 2를 참조하면 상기 층간 절연막(28) 상에 상기 콘택홀(30)을 채우는 패드층(32)이 형성된다. 이어서, 상기 패드층(32)의 전면이 CMP(Chemical Mechanical Polishing)방식으로 평탄화된다. 상기 CMP는 상기 층간 절연막(28)이 노출될 때 까지 실시된다. 이 결과 상기 콘택홀(30)을 채우는 패드(32a)가 형성된다(도 3). 이어서, 상기 패드(32a)에 도전성 불순물을 이온주입한다.2, a pad layer 32 is formed on the interlayer insulating layer 28 to fill the contact hole 30. Subsequently, the entire surface of the pad layer 32 is planarized by a chemical mechanical polishing (CMP) method. The CMP is performed until the interlayer insulating film 28 is exposed. As a result, a pad 32a is formed to fill the contact hole 30 (FIG. 3). Next, conductive impurities are implanted into the pad 32a.
이와 같이, 자기정렬을 이용하는 종래 기술에 의한 콘택형성방법은 콘택패드를 형성하기 까지의 여러 공정을 거쳐야 하는 공정이 복잡한 문제가 있다. 즉, 자기정렬적으로 콘택홀을 형성하는 공정과 상기 콘택홀을 채우는 패드층을 형성하는공정, 상기 패드층의 전면을 CMP하는 공정 및 상기 CMP로 형성되는 패드에 도전성 불순물을 이온주입하는 공정으로 이루어져서 상기 패드(32a)를 형성하기까지의 공정이 복잡하고 비용이 많이든다. 따라서 상기한 바와 같은 종래 기술은 생산성 측면에서 불리한 면이 없지 않다. 또한, 상기 패드(32a) 형성 후에 형성되는 스토리지 폴리와 상기 패드(32a) 사이의 접촉 저항이 여전히 높다.As described above, the contact forming method according to the related art using self-alignment has a complicated problem of having to go through various processes until forming a contact pad. That is, a process of forming contact holes in a self-aligned manner, a process of forming a pad layer filling the contact hole, a process of CMPing the entire surface of the pad layer, and a process of ion implanting conductive impurities into the pad formed of the CMP. The process up to forming the pad 32a is complicated and expensive. Therefore, the prior art as described above is not disadvantageous in terms of productivity. In addition, the contact resistance between the storage poly formed after the formation of the pad 32a and the pad 32a is still high.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로서, 패드의 콘택저항을 낮출 수 있고 그 형성공정을 단순화할 수 있는 반도체 장치의 콘택형성방법을 제공함에 있다. Accordingly, an object of the present invention is to solve the problems of the prior art described above, and to provide a contact forming method of a semiconductor device which can lower the contact resistance of a pad and simplify the formation process.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 콘택 패드 형성방법을 제공한다.In order to achieve the above technical problem, the present invention provides a method for forming a contact pad as follows.
즉, (a) 기판에 소자분리막을 형성한다. (b) 상기 소자분리막 사이에 게이트 적층물을 형성한다. (c) 상기 게이트 적층물 사이의 상기 기판에 불순물영역을 형성한다. (d) 상기 게이트 적층물의 측면에 스페이서를 형성한다. (e) 상기 스페이서 사이의 상기 불순물 영역 상에 상기 게이트 적층물과 동일한 높이를 갖는 패드를 형성하되, 상기 패드의 상, 하 물질의 결정 상태를 다르게 형성한다.That is, (a) an element isolation film is formed on the substrate. (b) A gate stack is formed between the device isolation layers. (c) An impurity region is formed in the substrate between the gate stacks. (d) A spacer is formed on the side of the gate stack. (e) A pad having the same height as the gate stack is formed on the impurity region between the spacers, but different crystal states of upper and lower materials of the pad are formed.
이 과정에서, 상기 (e)는, (e1) 상기 스페이서 사이의 상기 불순물 영역 상에 제1 패드를 형성하는 단계; 및 (e2) 상기 제1 패드 상에 상기 제1 패드와 물질의 결정 상태가 다른 제2 패드를 형성하는 단계를 더 포함한다.In this process, (e) comprises: (e1) forming a first pad on the impurity region between the spacers; And (e2) forming a second pad on the first pad, the second pad having a different crystal state from the first pad.
상기 제1 및 제2 패드는 선택적인 적층방법으로 형성하는 것이 바람직하다.The first and second pads are preferably formed by a selective lamination method.
상기 제1 패드는 선택적 에피텍셜 성장법으로 형성한다.The first pad is formed by a selective epitaxial growth method.
상기 제1 및 제2 패드는 SiGe막으로 형성하는 것이 바람직하다. 이때, 상기 SiGe막은 500℃∼850℃에서 게르마늄(Ge)이 0∼80%정도 포함된 소오스 가스를 사용하여 형성한다.Preferably, the first and second pads are formed of a SiGe film. In this case, the SiGe film is formed using a source gas containing about 0% to 80% of germanium (Ge) at 500 ° C to 850 ° C.
상기 제1 패드는 SiGe막으로 형성하되, 비정질(amorphous) 또는 릴렉스된(relaxed) 상태의 SiGe막으로 형성하는 것이 바람직하다. 따라서, 상기 제1 패드 상에 형성되는 상기 제2 패드는 폴리 상태의 SiGe막으로 형성된다. The first pad may be formed of a SiGe film, but preferably, an SiGe film in an amorphous or relaxed state. Therefore, the second pad formed on the first pad is formed of a SiGe film in a poly state.
상기 제1 및 제2 패드는 인 시츄로 형성되며, 동시에 불순물 도핑도 인 시츄로 이루어진다. 이때, 상기 도핑되는 불순물로는 비소(As)를 사용하는 것이 바람직하며, 필요할 경우 인(P)이나 붕소(B)처럼 주기율표의 3족 또는 5족 원소를 사용할 수 있다.The first and second pads are formed in situ, and at the same time, impurity doping is also performed in situ. At this time, it is preferable to use arsenic (As) as the doped impurities, and if necessary, Group 3 or Group 5 elements of the periodic table, such as phosphorus (P) or boron (B), may be used.
이와 같이, 본 발명은 제1 및 제2 패드로 구성되는 콘택패드 형성방법을 제공한다. 상기 제1 및 2 패드는 인-시츄로 형성된다. 따라서, 단위공정의 퍼포먼스(performance)가 좋아져서 생산성을 높일 수 있다. 또한, 바람직하게는 상기 제1 및 제2 패드는 SiGe막으로 형성되는데, 상기 SiGe막은 폴리 실리콘층에 비해 고 농도의 도핑이 가능하고 높은 캐리어 이동도(mobility)와 높은 도펀트 활성율(activation rate)을 갖고 있다. 따라서, 낮은 저항의 패드 형성이 가능하다. 아울러, 상기 제1 및 제2 패드는 그 형성과정에서 모두 선택적으로 형성되나, 상기 제1 패드는 비정질 또는 릴렉스된 상태의 물질막으로 형성된다. 따라서, 상기 제1 패드 상에 형성되는 상기 제2 패드는 지향성 특성이 우수한 폴리 상태의 물질막으로 형성되고 그 형성속도도 빨라진다. 그러므로, 상기 제1 패드 상에 형성되는 상기 제2 패드는 짧은 시간에 두껍게 형성될 수 있다.As such, the present invention provides a method for forming a contact pad consisting of first and second pads. The first and second pads are formed in-situ. Therefore, the performance of the unit process is improved and productivity can be improved. In addition, preferably, the first and second pads are formed of a SiGe film, and the SiGe film is capable of doping at a higher concentration than the polysilicon layer, and has high carrier mobility and high dopant activation rate. Have Thus, low resistance pad formation is possible. In addition, the first and second pads are both selectively formed during the formation process, but the first pad is formed of a material film in an amorphous or relaxed state. Therefore, the second pad formed on the first pad is formed of a poly-crystalline material film having excellent directivity and the formation speed thereof is also increased. Therefore, the second pad formed on the first pad may be formed thick in a short time.
이하, 본 발명의 실시예에 의한 저 저항을 갖는 콘택 패드 형성방법을 첨부된 도면들을 참조하여 상세하게 설명한다.Hereinafter, a method of forming a contact pad having a low resistance according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다.However, embodiments of the present invention can be modified in many different forms, the scope of the invention should not be construed as limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements.
첨부된 도면들 중, 도 4 및 도 5는 본 발명의 실시예에 의한 콘택패드 형성방법을 단계별로 나타낸 단면도이다.4 and 5 are cross-sectional views illustrating a method of forming a contact pad according to an embodiment of the present invention.
도 4를 참조하면, 기판(40)에 트랜치(42)를 형성한다. 상기 트랜치(42)에 소자분리막(44)을 채운다. 상기 트랜치(42) 사이의 상기 기판(40) 상에 게이트 적층물(46)을 형성한다. 상기 게이트 적층물(46)을 다음과 같이 형성한다. 상기 기판(40) 상에 게이트 산화막(48)을 형성한다. 상기 게이트 산화막(48) 상에 폴리실리콘층(50), 폴리사이드층(52) 및 절연막(54)을 순차적으로 형성한다. 상기 폴리실리콘층(50), 폴리사이드층(52) 및 절연막(54)을 역순으로 패터닝한다. 이 결과, 상기 게이트 적층물(46)이 형성된다. 상기 게이트 적층물(46)을 마스크로 사용하여 그 사이의 상기 기판(40)에 도전성 불순물을 이온주입한다. 예를 들면, NMOS영역일 경우에는 n-를, PMOS영역일 경우에는 p-형 불순물을 이온주입한다. 이 결과, 상기 게이트 적층물(46) 사이의 기판(40)에 불순물 영역(56)이 형성된다. 상기 게이트 적층물(46)의 측면에 스페이서(58)를 형성한다. 상기 스페이서(58) 사이에서 노출되는 게이트 산화막(48)을 제거한다. 상기 스페이서(58) 사이의 상기 불순물 영역(56) 상에 제1 패드(60)를 형성한다. 상기 제1 패드(60)는 선택적인 적층방법으로 형성한다. 즉, 상기 제1 패드(60)는 선택적 에피텍셜 성장(Selective Epitaxial Groth)법으로 형성한다. 이때, 상기 제1 패드(60)는 비정질(amorphous) 또는 릴렉스된(relaxed) 상태의 물질막, 예컨대 Si1-xGex막으로 형성하는 것이 바람직하다. 상기 제1 패드(60)의 일예로 이용되는 상기 Si1-xGex막은 500℃∼850℃의 온도에서 형성하되, 게르마늄(Ge)함량이 0∼80%정도인 소오스 가스를 사용하여 선택적으로 형성하는 것이 바람직하다. 또한, 상기 Si1-xGex막의 저항을 낮추기 위해 상기 Si1-xGex막에 인-시츄(in-situ)로 도전성 불순물을 도핑한다. 상기 도전성 불순물로 주기율표의 3족 또는 5족에 해당하는 원소, 예컨대 인(P)이나 붕소(B)를 사용할 수 있다. 바람직하게는 상기 도전성 불순물로써 비소(As)를 사용한다. 상기 제1 패드(60)의 일예로 형성되는 상기 Si1-xGex막은 수Å∼수백Å정도의 두께로 형성된다.Referring to FIG. 4, a trench 42 is formed in the substrate 40. The isolation layer 44 is filled in the trench 42. A gate stack 46 is formed on the substrate 40 between the trenches 42. The gate stack 46 is formed as follows. A gate oxide film 48 is formed on the substrate 40. The polysilicon layer 50, the polyside layer 52, and the insulating layer 54 are sequentially formed on the gate oxide layer 48. The polysilicon layer 50, the polyside layer 52, and the insulating layer 54 are patterned in the reverse order. As a result, the gate stack 46 is formed. Conductive impurities are implanted into the substrate 40 therebetween by using the gate stack 46 as a mask. For example, ion is implanted into n- in the NMOS region and p-type impurity in the PMOS region. As a result, an impurity region 56 is formed in the substrate 40 between the gate stacks 46. Spacers 58 are formed on side surfaces of the gate stack 46. The gate oxide film 48 exposed between the spacers 58 is removed. A first pad 60 is formed on the impurity region 56 between the spacers 58. The first pad 60 is formed by a selective lamination method. That is, the first pad 60 is formed by the selective epitaxial growth method. In this case, the first pad 60 may be formed of a material film in an amorphous or relaxed state, such as a Si 1-x Ge x film. The Si 1-x Ge x film used as an example of the first pad 60 is formed at a temperature of 500 ° C. to 850 ° C., and selectively using a source gas having a germanium (Ge) content of about 0 to 80%. It is preferable to form. Further, in the Si 1-x Ge x film, the Si 1-x Ge x layer to lower the resistance-doped conductive impurities in situ (in-situ). As the conductive impurity, an element corresponding to Group 3 or 5 of the periodic table, such as phosphorus (P) or boron (B), may be used. Preferably, arsenic (As) is used as the conductive impurity. The Si 1-x Ge x film formed as an example of the first pad 60 is formed to a thickness of about several hundreds to several hundreds of microseconds.
도 5를 참조하면, 상기 제1 패드(60) 상에 제2 패드(62)를 형성한다. 상기 제2 패드(62)는 상기 제1 패드(60)와 인-시츄로 형성한다. 상기 도전성 불순물의 도핑, 예컨대 As 도핑은 상기 제2 패드(62)가 완성될 때 까지 계속된다. 상기 제2 패드(62)는 Si1-xGex막을 사용하여 적층한다.Referring to FIG. 5, a second pad 62 is formed on the first pad 60. The second pad 62 is formed in-situ with the first pad 60. Doping of the conductive impurities, such as As doping, is continued until the second pad 62 is completed. The second pads 62 are stacked using a Si 1-x Ge x film.
선택적으로 형성되고 비정질 또는 릴렉스된 상태로 형성되는 상기 Si1-xGex막 상에 제2의 Si1-xGex막을 형성하는 경우, 상기 제2의 Si1-xGex막은 폴리 상태로 형성된다. 폴리 상태로 형성되는 물질막은 단결정 에피텍셜 성장되는 물질막보다 그 성장속도가 빠르다. 이와 같이, 상기 제2 패드(62)는 폴리 Si1-xGex막으로 적층되며, 단결정 에피텍셜로 성장될 때 보다 빨리 형성되므로 짧은 시간에 두껍게 형성될 수 있다. 상기 제2 패드(62)는 상기 제1 및 제2 패드(60, 62)로 이루어지는 패드의 높이가 상기 게이트 적층물(46)과 같아질 때 까지 적층한다.When a second Si 1-x Ge x film is formed on the Si 1-x Ge x film selectively formed and formed in an amorphous or relaxed state, the second Si 1-x Ge x film is in a poly state. Is formed. The material film formed in the poly state has a faster growth rate than the material film in which the single crystal epitaxially grows. As described above, the second pad 62 may be stacked in a poly Si 1-x Ge x film, and formed thicker in a short time since the second pad 62 is formed faster than a single crystal epitaxial layer. The second pad 62 is laminated until the height of the pad including the first and second pads 60 and 62 is equal to the gate stack 46.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 Si1-xGex막외의 다른 선택된 물질막을 사용하여 상기 제1 패드(60) 또는 상기 제2 패드(62)를 형성할 수 있을 것이다. 이때, 상기 제1 패드(60)의 적층조건은 상기한 바와 다를 것이다. 또한, 바람직한 도핑물질로써 상기 비소(As)외에 다른 도핑물질을 사용할 수도 있다. 더욱이, 상술한 상기 제1 및 제2 패드 형성공정은 상기 기판(40) 상에 형성된 두 도전층을 연결하는 공정에도 적용될 수 있다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. For example, one of ordinary skill in the art may form the first pad 60 or the second pad 62 using a selected material film other than the Si 1-x Ge x film. There will be. At this time, the stacking condition of the first pad 60 will be different from the above. In addition, other doping materials other than the arsenic (As) may be used as the preferred doping material. Furthermore, the above-described first and second pad forming processes may be applied to a process of connecting two conductive layers formed on the substrate 40. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.
상술한 바와 같이, 기판의 불순물 영역 상에 패드를 선택적 적층방법으로 형성하되, 상기 패드는 선택적 적층방법으로 형성하며 상, 하 물질막의 결정 상태를 서로 다르게 형성한다. 즉, 상기 패드는 제1 및 제2 패드로 구분하여 형성하고, 상기 제1 패드는 비정질 상태로, 상기 제2 패드는 폴리 상태로 형성한다. 또한, 상기 제1 및 제2 패드는 인-시츄로 형성한다. 그 과정에서 도전성 불순물이 도핑된다. 이처럼 모든 공정이 인-시츄로 진행되므로, 단위공정의 퍼포먼스(performance)가 좋아져서 생산성이 높아진다. 상기 제1 및 제2 패드는 SiGe막으로 형성하는 것이 바람직하나, 상기 제1 패드는 아몰퍼스 상태나 릴렉스된 상태의 SiGe막으로 형성한다. 따라서, 상기 제1 패드 상에 형성되는 제2 패드는 폴리 상태로 형성되며 그 형성속도도 단결정 에피텍셜로 성장될 때 보다 빨라지므로 짧은 시간에 두껍게 형성할 수 있다. 아울러, 상기 제1 및 제2 패드로 사용되는 SiGe막은 폴리 실리콘층에 비해 고 농도의 도핑이 가능하고 높은 캐리어 이동도(mobility)와 높은 도펀트 활성율(activation rate)을 갖고 있다. 따라서, 낮은 저항의 패드 형성이 가능한 잇점이 있다.As described above, a pad is formed on the impurity region of the substrate by a selective lamination method, wherein the pad is formed by a selective lamination method, and the crystal state of the upper and lower material layers is formed differently. That is, the pad is formed by dividing the first and second pads, the first pad is formed in an amorphous state, and the second pad is formed in a poly state. In addition, the first and second pads are formed in-situ. In the process, conductive impurities are doped. Since all the processes are in-situ in this way, the performance of the unit process is improved and productivity is increased. Preferably, the first and second pads are formed of a SiGe film, but the first pads are formed of an SiGe film in an amorphous state or a relaxed state. Therefore, since the second pad formed on the first pad is formed in a poly state and its formation speed is faster than when grown to single crystal epitaxial, it can be formed thick in a short time. In addition, the SiGe film used as the first and second pads has a higher concentration of doping, a higher carrier mobility, and a higher dopant activation rate than the polysilicon layer. Therefore, there is an advantage that low resistance pad formation is possible.
도 1 내지 도 3은 종래 기술에 의한 콘택패드 형성방법을 단계별로 나타낸 단면도이다.1 to 3 are cross-sectional views illustrating a method for forming a contact pad according to the prior art.
도 4 및 도 5는 본 발명의 실시예에 의한 콘택패드 형성방법을 단계별로 나타낸 단면도이다.4 and 5 are cross-sectional views showing step-by-step method of forming a contact pad according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *
40:기판. 42:트랜치.40: substrate. 42: trench.
44:소자분리막. 46:게이트 적층물.44: device isolation membrane. 46: gate stack.
48:게이트 산화막. 50:폴리실리콘층.48: gate oxide film. 50: polysilicon layer.
52:폴리사이드층. 54:절연막.52: polycide layer. 54: insulating film.
56:불순물영역. 58:게이트 스페이서.56: impurity region. 58: gate spacer.
60, 62:제1 및 제2 패드.60, 62: first and second pads.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0010798A KR100524920B1 (en) | 1999-03-29 | 1999-03-29 | Method for forming contact pad having a low resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0010798A KR100524920B1 (en) | 1999-03-29 | 1999-03-29 | Method for forming contact pad having a low resistance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000061627A KR20000061627A (en) | 2000-10-25 |
| KR100524920B1 true KR100524920B1 (en) | 2005-10-31 |
Family
ID=19578071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0010798A KR100524920B1 (en) | 1999-03-29 | 1999-03-29 | Method for forming contact pad having a low resistance |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100524920B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393208B1 (en) * | 2001-01-15 | 2003-07-31 | 삼성전자주식회사 | Semiconductor device using doped polycrystalline silicon-germanium layer and method for manufacturing the same |
| KR100505456B1 (en) * | 2002-11-27 | 2005-08-05 | 주식회사 하이닉스반도체 | Method of forming landing plug for semiconductor device |
-
1999
- 1999-03-29 KR KR10-1999-0010798A patent/KR100524920B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000061627A (en) | 2000-10-25 |
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