KR100520536B1 - Semiconductor device and fabrication method thereof - Google Patents
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Abstract
본 발명은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것으로, 실리사이드 형성에서 금속박막을 효과적인 두께로 증착시켜 다이오드 누설전류(Diode Leakage)를 억제할 수 있으며 좁은 폴리(Narrow Poly)의 저항 증가를 억제할 수 있는 실리사이드 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. In the silicide formation, a metal thin film can be deposited to an effective thickness to suppress diode leakage and to increase resistance of narrow poly. It relates to a method for forming a silicide that can be.
본 발명의 상기 목적은 반도체 기판 위에 게이트, 소오스 및 드레인을 형성하는 제 1공정; 상기 기판 위의 자연산화막을 제거하기 위해 세정하는 제 2공정; 상기 기판에 실리사이드 형성을 위한 금속박막을 다이오드 누설전류를 억제하고, 좁은 폴리의 저항 증가를 억제할 수 있는 두께로 증착하는 제 3공정; 상기 기판을 1차 열처리하여 실리사이드를 형성하는 제 4공정; 상기 기판에서 실리사이드화 되지 않은 금속박막을 제거하는 제 5공정; 및 상기 기판을 2차 열처리하여 실리사이드의 저항을 낮추는 제 6공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법에 의해 달성된다.The above object of the present invention is a first step of forming a gate, a source and a drain on a semiconductor substrate; A second step of cleaning to remove the native oxide film on the substrate; A third process of depositing a metal thin film for silicide formation on the substrate to a thickness capable of suppressing diode leakage current and suppressing resistance increase of a narrow poly; A fourth step of forming a silicide by first heat treating the substrate; A fifth step of removing the unsilicided metal thin film from the substrate; And a sixth step of lowering the resistance of silicide by performing secondary heat treatment on the substrate.
본 발명의 목적은 기판의 활성영역에 형성되는 소오스/드레인 영역, 상기 소오스/드레인 영역에서 상기 소오스/드레인 영역을 분할하는 채널 영역, 상기 채널 영역의 기판 위에 형성되는 게이트 절연막 및 상기 채널 영역의 게이트 절연막 위에 형성되는 게이트 전극을 가지는 트렌지스터를 구비하는 반도체 장치에서, 상기 소오스/드레인 영역 기판 표면과 상기 게이트 전극의 폴리실리콘층 상부에 380~400Å의 두께를 가지는 박형 타이타늄 실리사이드(TiSi2)막이 구비되는 것을 특징으로 하는 반도체 소자에 의하여 달성된다.An object of the present invention is a source / drain region formed in an active region of a substrate, a channel region that divides the source / drain region in the source / drain region, a gate insulating film formed on a substrate of the channel region, and a gate of the channel region. In a semiconductor device having a transistor having a gate electrode formed on an insulating film, a thin titanium silicide (TiSi 2 ) film having a thickness of 380 to 400 kPa is provided on a surface of the source / drain region substrate and on a polysilicon layer of the gate electrode. It is achieved by a semiconductor device characterized in that.
따라서, 본 발명의 반도체 소자 및 반도체 소자의 제조 방법은 실리사이드가 형성되는 금속박막의 두께를 조절하므로써 다이오드 누설전류 문제와 좁은 N-Poly 저항 증가 문제를 동시에 해결할 수 있는 효과가 있다.Accordingly, the semiconductor device and the method of manufacturing the semiconductor device of the present invention have the effect of simultaneously solving the diode leakage current problem and the narrow N-Poly resistance problem by controlling the thickness of the metal thin film on which the silicide is formed.
Description
본 발명은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것으로, 실리사이드 형성에서 금속박막을 효과적인 두께로 증착시켜 다이오드 누설전류(Diode Leakage)를 억제할 수 있으며 좁은 폴리(Narrow Poly)의 저항 증가를 억제할 수 있는 실리사이드 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device. In the silicide formation, a metal thin film can be deposited to an effective thickness to suppress diode leakage and to increase resistance of narrow poly. It relates to a method for forming a silicide that can be.
게이트 선폭이 0.1㎛ 이하인 고집적 반도체 소자에서는 소자 크기의 감소에 따라 단채널 효과(Short Channel Effect) 또는 펀치쓰루(Punch through) 등과 같은 요소들에 의해 보다 얕은 접합(Junction Depth)이 요구된다.In a highly integrated semiconductor device having a gate line width of 0.1 μm or less, a smaller junction junction is required by elements such as a short channel effect or a punch through as the device size decreases.
그러나, 적정 저항(Rs) 값을 얻기 위해 Ti 또는 Co 등으로 접합 상에 실리사이드를 형성하는 경우에는 접합의 손실이 발생되고 이로 인해 접합의 누설전류 특성이 매우 취약해진다. 이와 같이 저항과 접합 누설전류 특성은 트레이드 오프(Trade-Off) 관계를 갖게 된다.However, when silicide is formed on the junction with Ti or Co, etc. to obtain a proper resistance (Rs) value, the junction loss occurs, which causes the leakage current characteristic of the junction to be very weak. As such, the resistance and the junction leakage current characteristics have a trade-off relationship.
이하, 종래 기술에 따른 반도체 소자 제조 공정의 문제점을 도1a 및 도1b 그리고 도 2를 참조하여 설명한다.Hereinafter, a problem of a semiconductor device manufacturing process according to the prior art will be described with reference to FIGS. 1A, 1B, and 2.
도 1a는 실리콘 기판(10) 상에 적층된 게이트 산화막(11)과 폴리실리콘막 게이트(12) 그리고 게이트(12) 양단의 실리콘 기판(14) 내에 형성된 소오스 드레인 접합(13)으로 이루어지는 트랜지스터 형성이 완료된 실리콘 기판(10) 상에 Ti막(도시하지 않음)을 증착하고 약 730℃ 온도에서 1차 열처리를 실시하여 게이트(12) 및 접합(13) 표면에 C49 상의 TiSi2층(15)을 형성한 상태를 보이고 있다.FIG. 1A shows a transistor formed of a gate oxide film 11 stacked on a silicon substrate 10, a polysilicon film gate 12, and a source drain junction 13 formed in a silicon substrate 14 across the gate 12. A Ti film (not shown) is deposited on the completed silicon substrate 10 and subjected to a first heat treatment at a temperature of about 730 ° C. to form a TiSi 2 layer 15 on C49 on the surface of the gate 12 and the junction 13. It is showing a state.
Ti-실리사이드는 C54 상을 이룰 때 가장 안정하다. C54 상은 C49 상이 형성된 TiSi2층을 2차 열처리하여 얻을 수 있는데, C54 상의 형성은 C49상 입계(grain boundary)의 삼중점에서 주로 일어나는 것으로 보고되어 있다.Ti-silicide is most stable when forming the C54 phase. The C54 phase can be obtained by secondary heat treatment of the TiSi 2 layer on which the C49 phase is formed, and the formation of the C54 phase is reported to occur mainly at the triple point of the C49 phase grain boundary.
도 1b는 게이트 선폭(w, w')의 변화에 따른 Ti 입계 삼중점 수 변화를 보이고 있다. 도 1b에 보이는 바와 같이 소자의 집적도가 향상될수록 게이트의 폭(Gate Width)이 감소하고 그에 따라 게이트(12) 내에 분포하는 C49 상의 입자수는 C54 상이 충분히 형성될 정도로 많이 존재할 수 없기 때문에 실리사이드의 안정성이 문제가 된다.FIG. 1B shows the change of the Ti grain boundary triple point according to the change of the gate line widths w and w '. As shown in FIG. 1B, as the degree of integration of the device improves, gate width decreases, and thus, the number of particles of the C49 phase distributed in the gate 12 may not exist so much that the C54 phase is sufficiently formed. This is a problem.
따라서, 선폭이 0.1㎛ 이하인 고집적 반도체 소자의 게이트 상에 Ti 또는 Co 등으로 실리사이드를 형성할 때 실리사이드의 안정성을 확보할 수 있는 공정의 개발이 필요하다.Therefore, it is necessary to develop a process that can ensure the stability of silicide when forming silicide with Ti or Co on the gate of a highly integrated semiconductor device having a line width of 0.1 μm or less.
한편, 도 2는 Ti 실리사이드(15) 형성에 따라 발생하는 접합영역의 누설특성 열화를 설명하기 위한 공정 단면도로서, Ti 실리사이드(15) 형성에 따라 접합(13)의 깊이가 감소하는 것을 보이고 있다. 예를 들어 게이트(12)의 선폭이 0.25㎛이고 접합(13)의 깊이(d2)가 2000Å인 NMOS 트랜지스터 형성이 완료된 실리콘 기판(10) 상에 300Å 두께의 Ti 막을 증착하고 열처리했을 경우 형성되는 Ti 실리사이드의 두께(d1)는 600Å 정도라고 알려져 있다. 이는 실리사이드 형성에 의해 접합 깊이의 손실이 600Å 정도 발생했음을 의미한다.FIG. 2 is a cross-sectional view illustrating the degradation of the leakage characteristics of the junction region caused by the formation of the Ti silicide 15, and shows that the depth of the junction 13 decreases as the Ti silicide 15 is formed. For example, Ti formed when a 300 nm thick Ti film is deposited and heat-treated on a silicon substrate 10 on which the gate width of the gate 12 is 0.25 μm and the junction d 13 has a depth d2 of 2000 μs. It is known that the thickness d1 of the silicide is about 600 GPa. This means that the loss of junction depth occurred by about 600 microseconds due to silicide formation.
이와 같은 접합의 손실은 Ti 실리사이드 형성 및 Co 실리사이드 형성 과정에서 모두 관찰되고 있으며, NMOS 트랜지스터에서는 접합의 손실이 더욱 심하게 발생한다고 보고되고 있다.Such a loss of the junction is observed in both the Ti silicide formation and the Co silicide formation process, and it is reported that the loss of the junction occurs more severely in the NMOS transistor.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 고집적 반도체 소자의 게이트 상에 안정된 실리사이드층을 형성하기 위하여 다이오드 누설전류(Diode Leakage)를 억제할 수 있으며 좁은 폴리(Narrow Poly)의 저항 증가를 억제할 수 있는 금속박막의 효과적인 두께를 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the above problems of the prior art, it is possible to suppress the diode leakage current (Diode Leakage) to form a stable silicide layer on the gate of the highly integrated semiconductor device and narrow poly (Narrow Poly) It is an object of the present invention to provide an effective thickness of the metal thin film that can suppress the increase in resistance.
본 발명의 상기 목적은 반도체 기판 위에 게이트, 소오스 및 드레인을 형성하는 제 1공정, 상기 기판 위의 자연산화막을 제거하기 위해 세정하는 제 2공정, 상기 기판에 실리사이드 형성을 위한 금속박막을 다이오드 누설전류를 억제하고 좁은 폴리의 저항 증가를 억제할 수 있는 두께로 증착하는 제 3공정, 상기 기판을 급속열처리장치에서 600-800℃의 온도범위에서 10-60초간 1차 열처리하여 380-400Å의 두께를 가지는 박형 타이타늄 실리사이드(TiSi2)를 형성하는 제 4공정, 상기 기판에서 실리사이드화 되지 않은 금속박막을 제거하는 제 5공정 및 상기 기판을 전기로에서 400-700℃의 온도범위에서 10-60분간 2차 열처리하여 실리사이드의 상을 변환시킴으로써 저항을 낮추는 제 6공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법에 의해 달성된다.The object of the present invention is a first process of forming a gate, a source and a drain on a semiconductor substrate, a second process of cleaning to remove a natural oxide film on the substrate, a metal thin film for silicide formation on the substrate diode leakage current In the third step of deposition to a thickness capable of suppressing the increase in the resistance of the narrow poly, and the substrate is subjected to a first heat treatment for 10-60 seconds in the temperature range of 600-800 ℃ in a rapid heat treatment apparatus to increase the thickness of 380-400Å The fourth step of forming the thin titanium silicide (TiSi 2 ), the fifth step of removing the unsilicided metal thin film from the substrate, and the substrate in the electric furnace for 10-60 minutes in a temperature range of 400-700 ℃ A method of manufacturing a semiconductor device, comprising a sixth step of lowering resistance by performing heat treatment to convert a phase of silicide It is.
본 발명의 목적은 기판의 활성영역에 형성되는 소오스/드레인 영역, 상기 소오스/드레인 영역에서 상기 소오스/드레인 영역을 분할하는 채널 영역, 상기 채널 영역의 기판 위에 형성되는 게이트 절연막 및 상기 채널 영역의 게이트 절연막 위에 형성되는 게이트 전극을 가지는 트렌지스터를 구비하는 반도체 장치에서, 상기 소오스/드레인 영역 기판 표면과 상기 게이트 전극의 폴리실리콘층 상부에 380~400Å의 두께를 가지는 박형 타이타늄 실리사이드(TiSi2)막이 구비되는 것을 특징으로 하는 반도체 소자에 의하여 달성된다.An object of the present invention is a source / drain region formed in an active region of a substrate, a channel region that divides the source / drain region in the source / drain region, a gate insulating film formed on a substrate of the channel region, and a gate of the channel region. In a semiconductor device having a transistor having a gate electrode formed on an insulating film, a thin titanium silicide (TiSi 2 ) film having a thickness of 380 to 400 kPa is provided on a surface of the source / drain region substrate and on a polysilicon layer of the gate electrode. It is achieved by a semiconductor device characterized in that.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 3a 내지 도 3d는 본 발명에 따른 실리사이드 형성 방법에 관한 공정도이다.3A to 3D are flowcharts illustrating a silicide formation method according to the present invention.
우선 도 3a에 도시된 바와 같이, 반도체기판으로서 실리콘 기판에 STI(Shallow Trench Isolation)형 소자분리막(23)을 형성하고, 기판 전면에 게이트산화막(21)을 형성하고 그 위에 도프트 폴리실리콘을 포함하는 게이트전극(22)을 형성한다. 이때, 상기 소자분리막(23)이 형성된 기판의 트렌치 내벽에는 라이너 산화막이 추가 형성될 수 있다.First, as shown in FIG. 3A, a shallow trench isolation device isolation film 23 is formed on a silicon substrate as a semiconductor substrate, a gate oxide film 21 is formed on the entire surface of the substrate, and doped polysilicon is formed thereon. A gate electrode 22 is formed. In this case, a liner oxide layer may be additionally formed on the inner wall of the substrate on which the device isolation layer 23 is formed.
그리고 게이트전극(22)을 마스크로 삼아 도전형 불순물을 저농도로 이온 주입하여 게이트전극에 셀프얼라인(self-align)된 LDD 영역을 형성한다. LDD 영역을 형성한 후에, 절연물질로서 실리콘질화막을 기판 전면에 증착하고, 이를 건식 식각 공정으로 식각하여 상기 게이트전극(22)의 측벽에 스페이서(24)를 형성한다. 결과물 전면에 LDD 영역과 동일한 도전형 불순물을 고농도로 이온 주입함으로써 소오스/드레인 접합을 형성한다. 이로 인해, LDD 구조의 모스 트랜지스터가 완성된다.Using the gate electrode 22 as a mask, ion implantation of conductive impurities at low concentration is performed to form a self-aligned LDD region on the gate electrode. After the LDD region is formed, a silicon nitride film is deposited on the entire surface of the substrate as an insulating material and etched by a dry etching process to form a spacer 24 on the sidewall of the gate electrode 22. A source / drain junction is formed by ion implanting a high concentration of the same conductive type impurity as the LDD region on the entire surface of the resultant. As a result, a MOS transistor having an LDD structure is completed.
다음, 실리콘 기판 상에 존재하는 산화막 성분을 모두 제거하기 위해 세정공정을 실시한다.Next, a cleaning process is performed to remove all oxide components present on the silicon substrate.
그럼 다음 도 3b에 도시된 바와 같이 결과물 전면에 금속박막(25)을 증착한다.Next, as shown in FIG. 3B, a metal thin film 25 is deposited on the entire surface of the resultant product.
세정공정이 끝난 기판에 실리사이드 형성을 위한 금속박막(25)을 다이오드 누설전류(Diode Leakage)를 억제할 수 있는 두께, 좁은 폴리(Narrow Poly)의 저항 증가를 억제할 수 있는 두께로 증착한다.The metal thin film 25 for silicide formation is deposited on the substrate after the cleaning process to a thickness capable of suppressing diode leakage current and to increase resistance of narrow poly.
상기 금속박막(25)은 티타늄(Ti), 코발트(Co) 또는 니켈(Ni) 중 어느 하나이다.The metal thin film 25 is one of titanium (Ti), cobalt (Co), or nickel (Ni).
상기 금속박막을 이용하여 실리사이드를 형성할 때 다이오드 누설전류를 방지할 수 있는 두께는 400Å 미만이고, 좁은 N-poly 저항을 만족시킬 수 있는 두께는 380Å 이상이다.When the silicide is formed by using the metal thin film, a thickness capable of preventing diode leakage current is less than 400 mA, and a thickness capable of satisfying a narrow N-poly resistance is 380 mA or more.
0.2㎛이내의 좁은 접합 깊이(Shallow Junction Depth)를 갖고, 0.3㎛ 이하의 선폭을 갖는 반도체 소자의 실리사이드 형성을 위한 본 발명의 적정한 금속박막의 두께는 380~400Å이다.The thickness of the suitable metal thin film of the present invention for forming silicide of a semiconductor device having a narrow junction depth of 0.2 μm or less and a line width of 0.3 μm or less is 380 to 400 μm.
상기 금속박막은 물리 기상 증착(Physical Vapor Deposition : PVD)방법인 DC 스퍼터링(Sputtering) 방법으로 증착한다.The metal thin film is deposited by DC sputtering, which is a physical vapor deposition (PVD) method.
금속박막 증착시 DC 파워는 1~10kW의 범위 내에서 사용가능하고, 보다 바람직하게는 1.5~2.5kW의 DC 파워를 사용한다.When the metal thin film is deposited, DC power can be used within the range of 1 to 10 kW, and more preferably, 1.5 to 2.5 kW of DC power is used.
금속박막 증착을 위한 기판의 온도는 90~250℃이고, 보다 바람직하게는 100℃이다.The temperature of the substrate for metal thin film deposition is 90-250 degreeC, More preferably, it is 100 degreeC.
금속박막 증착시 아르곤(Ar) 가스를 히터에 5~20sccm, 챔버에 10~40sccm을 사용하고, 보다 바람직하게는 히터에 25sccm, 챔버에 15sccm을 사용한다.Argon (Ar) gas is used 5-20sccm in the heater, 10-40sccm in the chamber, more preferably 25sccm in the heater, 15sccm in the chamber during the metal thin film deposition.
그런 다음 도 3c에 도시된 바와 같이 결과물을 열처리하여 실리사이드막(26)을 형성한다.Then, as illustrated in FIG. 3C, the resultant is heat-treated to form the silicide layer 26.
게이트전극 및 소오스/드레인 접합의 실리콘 표면과 금속박막이 반응을 하여 실리사이드막(26)이 형성된다.The silicon surface of the gate electrode and the source / drain junction and the metal thin film react to form a silicide layer 26.
상기 실리사이드막은 소오스/드레인 영역 기판 표면과 상기 게이트 전극의 폴리실리콘층 상부에 380~400Å의 두께를 형성된 박형 타이타늄 실리사이드(TiSi2)막이다.The silicide layer is a thin titanium silicide (TiSi 2 ) layer having a thickness of 380˜400 μm on a surface of a source / drain region substrate and on the polysilicon layer of the gate electrode.
실리사이드 형성을 위한 열처리는 급속열처리 장치를 이용하여 600~800℃의 온도범위에서 10~60초간 진행한다.Heat treatment for silicide formation is carried out for 10 to 60 seconds in a temperature range of 600 ~ 800 ℃ using a rapid heat treatment apparatus.
그런 다음 도 3d에 도시된 바와 같이 실리사이드가 형성되지 아니한 금속박막을 제거한다.Then, as shown in FIG. 3d, the metal thin film in which silicide is not formed is removed.
게이트전극 및 소오스/드레인 접합의 표면에 형성된 실리사이드막을 제외하고, 스페이서 표면과 소자분리막 위에 있는 실리사이드화 되지 않은 금속박막을 제거한다.Except for the silicide film formed on the surface of the gate electrode and the source / drain junction, the non-silicided metal thin film on the spacer surface and the device isolation film is removed.
그리고 나서 상기 기판을 2차 열처리하여 실리사이드의 저항을 낮춘다The substrate is then subjected to a second heat treatment to lower the silicide resistance.
상기 2차 열처리는 전기로를 이용하여 400~700℃의 온도범위에서 10~60분간 진행한다.The secondary heat treatment is performed for 10 to 60 minutes in the temperature range of 400 ~ 700 ℃ using an electric furnace.
표 1은 본 발명을 확인하기 위한 실험 결과로 증착되는 금속박막의 두께가 다이오드 누설전류와 폴리 저항에 영향을 미치고 있음을 보여준다.Table 1 shows that the thickness of the metal thin film deposited as an experimental result to confirm the present invention affects the diode leakage current and the poly resistance.
RSH-NPYN 은 좁은 N-Poly 저항, DIOINMIS는 N 영역의 다이오드 누설전류, DIOIPMIS는 P 영역의 누설전류를 나타낸다.RSH-NPYN represents a narrow N-Poly resistor, DIOINMIS represents a diode leakage current in the N region, and DIOIPMIS represents a leakage current in the P region.
티타늄을 330Å로 증착할 경우 좁은 N-Poly 저항이 너무 커서 반도체 소자 제조에 부적합함을 알 수 있었다.When titanium was deposited at 330Å, the narrow N-Poly resistance was too large, making it unsuitable for manufacturing semiconductor devices.
다이오드 누설전류는 티타늄을 460Å로 증착한 경우에 너무 많으며 380Å 이하로 증착한 경우에 안정된 값을 보인다.Diode leakage current is too much when titanium is deposited at 460mA and stable when titanium is deposited below 380mA.
도 4 내지 도 6은 본 발명을 검증하기 위하여 티타늄 460Å, 티타늄 380Å을 각각 적용하여 실리사이드를 만든 후 후속의 모든 반도체 제조 공정을 마친 반도체 소자의 다이오드 누설전류와 좁은 N-Poy 저항을 측정한 결과를 그린 그래프이다.4 to 6 show the results of measuring the diode leakage current and the narrow N-Poy resistance of the semiconductor device after silicides were made by applying titanium 460 Å and titanium 380 각각 respectively to verify the present invention, and then completed all subsequent semiconductor manufacturing processes. Green graph.
도 4는 티타늄 460Å과 티타늄 380Å의 P 영역 다이오드 누설전류를 나타낸 그래프이다.4 is a graph showing P region diode leakage currents of titanium 460 Å and titanium 380 Å.
티타늄 460Å의 경우 P 영역 다이오드 누설전류가 소자 구동이 어려울 정도로 큰 것을 볼 수 있으며, 티타늄 380Å의 경우 많은 소자가 안정적인 값을 보이고 있다.In the case of titanium 460mA, the P region diode leakage current is so large that it is difficult to drive the device. In the case of titanium 380mA, many devices show stable values.
도 5는 티타늄 460Å과 티타늄 380Å의 N 영역 다이오드 누설전류를 나타낸 그래프이다.5 is a graph showing the N region diode leakage current of titanium 460 Å and titanium 380 Å.
티타늄 460Å의 경우 N 영역 다이오드 누설전류가 소자 구동이 어려울 정도로 큰 것을 볼 수 있다. 티타늄 380Å의 경우 모든 소자가 안정적인 값을 보이고 있다.In the case of titanium 460mA, it can be seen that the N region diode leakage current is so large that it is difficult to drive the device. In the case of titanium 380Å, all devices show stable values.
도 6은 티타늄 460Å과 티타늄 380Å의 좁은 N-Poly 저항을 나타낸 그래프이다.6 is a graph showing the narrow N-Poly resistance of titanium 460 Å and titanium 380 Å.
티타늄 460Å의 경우 좁은 N-Poly의 저항은 안정적이며, 티타늄 380Å의 경우 몇몇 소자에서 저항이 큰 값을 보였다.In the case of titanium 460 좁은, the narrow N-Poly resistance is stable, and in the case of titanium 380 몇몇, the resistance was large in some devices.
도 7과 도 8은 본 발명을 검증하기 위하여 티타늄 400Å, 티타늄 380Å을 각각 적용하여 실리사이드를 만든 후 후속의 반도체 제조 공정을 마친 반도체 소자의 다이오드 누설전류와 좁은 N-Poly 저항을 측정한 결과를 그린 그래프이다.7 and 8 illustrate the results of measuring the diode leakage current and the narrow N-Poly resistance of a semiconductor device after silicides were made by applying titanium 400 Å and titanium 380 각각 respectively to verify the present invention, and then completed the semiconductor manufacturing process. It is a graph.
도 7은 티타늄 400Å과 티타늄 380Å의 P 영역 다이오드 누설전류를 나타낸 그래프이다.7 is a graph showing P region diode leakage currents of titanium 400 mA and titanium 380 mA.
티타늄 400Å에서도 다이오드 누설전류가 문제되는 것을 볼 수 있다.It can be seen that diode leakage current is also a problem in titanium 400 Å.
도 8은 티타늄 400Å과 티타늄 380Å의 좁은 N-Poly 저항을 나타낸 그래프이다.8 is a graph showing the narrow N-Poly resistance of titanium 400 Å and titanium 380 Å.
티타늄 380Å에서도 일부 좁은 N-Poly 저항이 높은 것을 볼 수 있다.Some narrow N-Poly resistances are also high in titanium 380Å.
상기 표 1과 도 4 내지 도 8을 분석하면 다음과 같다.Table 1 and Figures 4 to 8 are as follows.
다이오드 누설전류 문제는 실리사이드를 위해 증착되는 금속박막의 두께를 조절하면 해결할 수 있다.The diode leakage current problem can be solved by adjusting the thickness of the metal thin film deposited for silicide.
금속박막의 두께가 두꺼우면 열공정에 의해 형성되는 실리사이드가 접합 깊이로 침투하는 깊이도 깊어지고, 이에 따라 다이오드 누설전류가 증가하는 것으로 판단된다.If the thickness of the metal thin film is thick, the depth at which the silicide formed by the thermal process penetrates into the junction depth is also deepened, thereby increasing the diode leakage current.
실리사이드 형성을 위해 증착되는 금속박막의 두께를 얇게하면 좁은 N-Poly 저항이 증가하여 소자의 구동을 방해한다.When the thickness of the metal thin film deposited for silicide formation is reduced, the narrow N-Poly resistance increases, which hinders driving of the device.
상기의 결과를 종합하면 다이오드 누설전류 문제와 좁은 N-Poly 저항 증가 문제를 동시에 해결할 수 있는 티타늄의 두께는 380~400Å이다.Putting the above results together, the thickness of titanium, which can solve both the diode leakage current problem and the narrow N-Poly resistance increase problem, is 380 ~ 400.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 반도체 소자 및 반도체 소자의 제조 방법은 실리사이드가 형성되는 금속박막의 두께를 조절하므로써 다이오드 누설전류 문제와 좁은 N-Poly 저항 증가 문제를 동시에 해결할 수 있는 효과가 있다.Accordingly, the semiconductor device and the method of manufacturing the semiconductor device of the present invention have the effect of simultaneously solving the diode leakage current problem and the narrow N-Poly resistance problem by controlling the thickness of the metal thin film on which the silicide is formed.
도 1a 내지 도 1b는 종래기술에 의한 실리사이드 형성 방법.1a to 1b is a silicide formation method according to the prior art.
도 2는 실리사이드 형성에 따라 발생하는 접합영역의 누설특성 열화를 설명하기 위한 공정 단면도.2 is a cross-sectional view for explaining the degradation of the leakage characteristics of the junction region caused by the formation of silicide.
도 3a 내지 도 3d는 본 발명에 따른 실리사이드 형성 방법.3a to 3d are silicide formation methods in accordance with the present invention.
도 4 내지 도 8은 본 발명에 따른 다이오드 누설전류와 좁은 N-Poy 저항을 측정한 결과를 나타낸 그래프.4 to 8 are graphs showing the results of measuring diode leakage current and narrow N-Poy resistance according to the present invention;
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
21 : 게이트 절연막 22 : 게이트 전극21 gate insulating film 22 gate electrode
23 : 소자분리막 24 : 스페이서23: device isolation layer 24: spacer
25 : 금속박막 26 : 실리사이드25 metal thin film 26 silicide
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