KR100520105B1 - 가변 지연기 및 이를 이용한 ｕｗｂ 수신기 - Google Patents

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KR100520105B1 KR10-2003-0085551A KR20030085551A KR100520105B1 KR 100520105 B1 KR100520105 B1 KR 100520105B1 KR 20030085551 A KR20030085551 A KR 20030085551A KR 100520105 B1 KR100520105 B1 KR 100520105B1
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Abstract

본 발명은 가변 지연기 및 이를 이용한 UWB 수신기에 관한 발명이다.
본 발명은 기준 클락으로부터 트리거 신호를 만드는 가변 지연기에 있어서, 상기 기준 클락을 입력받아 주파수는 동일하고 위상은 서로 다른 복수개 즉 N개의 DLL 클락들을 출력하는 DLL, 상기 N개의 DLL 클락들 중에서 클락 선택 신호에 의하여 선택되는 하나의 DLL 클락인 먹스 클락을 출력하는 클락 먹스, 로드 신호가 발생하는 경우에는 병렬 입력 신호가 복수개 즉 M개의 레지스터에 로딩되고, 상기 로드 신호가 발생하지 아니하는 경우에는 상기 먹스 클락에 의하여 상기 M개의 레지스터가 원형 쉬프트 연산을 수행하며, 상기 M개의 레지스터 중 한 레지스터의 출력 신호가 상기 트리거 신호인 제 1 쉬프트 레지스터를 포함하는 가변 지연기를 제공하며, 또한, 이를 이용한 UWB 수신기를 제공한다.
본 발명에 의한 가변 지연기는 DLL을 사용하여 제조 공정에 따른 편차가 없는 정확학 지연을 만들 수 있으며, UWB의 수신기에 적합하다는 장점이 있다.

Description

가변 지연기 및 이를 이용한 ＵＷＢ 수신기 {THE PROGRAMMALBE DELAYER AND ULTRA-WIDEBAND RECEIVER USING THE SAME}
본 발명은 가변 지연기(programmable delayer) 및 이를 이용한 UWB 수신기에 관한 발명이다. 특히 초광대역(ultra wideband, 이하 UWB라 함) 수신기에 사용되는 트리거 신호의 지연을 제어할 수 있는 가변 지연기 및 이를 이용한 UWB 수신기에 관한 발명이다.
UWB 무선기술은 수백 Mbps급의 데이터 전송능력과 위치 인식기능을 갖추고 있어서 최근에 크게 각광을 받고 있다. UWB 신호의 수신은 정해진 템플릿(template) 파형과 상관관계(correlation)를 구함으로써 수행될 수가 있다. 이를 위해서는 템플릿 파형과 수신하는 UWB 파형과의 동기가 필수적이다.
종래의 UWB 무선기술은 수백 ps(pico second) 정도의 매우 짧은 펄스를 사용하는 것이었다. 따라서, 종래의 UWB 동기에 요구되는 타이밍의 정밀도가 수 ps 정도가 되어야 한다. 그러한 높은 정밀도의 가변 지연회로는 제조 공정과 사용하는 부품에 따라서 각각 오차가 있고, 컨트롤 입력과 출력 지연 사이의 관계가 비선형적인 특성을 가지고 있어서 별도로 비선형성을 보정해주는 것이 필요하다.
최근에는 UWB 신호의 대역폭과 중심 주파수 등을 조절할 수 있는 멀티-밴드(Multi-bands) 방식의 UWB 기술이 연구되고 있다. 멀티-밴드 방식의 UWB 신호는 신호의 길이가 수 ns(nano second) 정도로 기존의 UWB 펄스보다는 상당히 긴 편이다. 또한 I/Q LO(local oscillator)를 사용하여 수신할 경우에는 요구되는 타이밍 동기의 정확도가 수백 ps면 충분하다.
본 발명은 상술한 UWB 수신기에 사용하기 적합한 가변 지연기를 제공하는데 있다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 기준 클락으로부터 트리거 신호를 만드는 가변 지연기에 있어서, 상기 기준 클락을 입력받아 주파수는 동일하고 위상은 서로 다른 복수개 즉 N개의 DLL 클락들을 출력하는 DLL, 상기 N개의 DLL 클락들 중에서 클락 선택 신호에 의하여 선택되는 하나의 DLL 클락인 먹스 클락을 출력하는 클락 먹스, 로드 신호가 발생하는 경우에는 병렬 입력 신호가 복수개 즉 M개의 레지스터에 로딩되고, 상기 로드 신호가 발생하지 아니하는 경우에는 상기 먹스 클락에 의하여 상기 M개의 레지스터가 원형 쉬프트 연산을 수행하며, 상기 M개의 레지스터 중 한 레지스터의 출력 신호가 상기 트리거 신호인 제 1 쉬프트 레지스터를 포함하는 가변 지연기를 제공한다.
본 발명의 제 2 측면은 안테나, 안테나의 출력 신호를 증폭하는 증폭기, 증폭기의 출력 신호에 I 채널 펄스 신호를 곱하는 I 채널 믹서, 증폭기의 출력 신호에 Q 채널 펄스 신호를 곱하는 Q 채널 믹서, I 채널 믹서 출력 신호를 증폭하되 그 이득을 변경시킬 수 있는 I 채널 가변 증폭기, Q 채널 믹서 출력 신호를 증폭하되 그 이득을 변경시킬 수 있는 Q 채널 가변 증폭기, I 채널 가변 증폭기의 출력 신호를 적분하는 I 채널 적분기, Q 채널 가변 증폭기의 출력 신호를 적분하는 Q 채널 적분기, I 채널 적분기의 출력 신호를 디지털 신호로 변환하는 I 채널 ADC, Q 채널 적분기의 출력 신호를 디지털 신호로 변환하는 Q 채널 ADC, I 및 Q 채널 ADC의 출력 신호로부터 수신 신호의 지연을 측정하여 지연신호를 출력하는 기저대역 처리기, 기준 클락을 입력받아 주파수는 동일하고 위상은 서로 다른 복수개 즉 N개의 DLL 클락들을 출력하는 DLL, N개의 DLL 클락들 중에서 상기 지연신호를 이용하여 만든 클락 선택 신호에 의하여 선택되는 하나의 DLL 클락인 먹스 클락을 출력하는 클락 먹스, 및 로드 신호가 발생하는 경우에는 상기 지연신호를 이용하여 만든 병렬 입력 신호가 복수개 즉 M개의 레지스터에 로딩되고, 상기 로드 신호가 발생하지 아니하는 경우에는 상기 먹스 클락에 의하여 상기 M개의 레지스터가 원형 쉬프트 연산을 수행하며, 상기 M개의 레지스터 중 한 레지스터의 출력 신호를 트리거 신호로 출력하는 제 1 쉬프트 레지스터로 구성된 가변 지연기, 및 가변 지연기에서 출력되는 트리거 신호로부터 I/Q 펄스 신호를 만드는 트리거 펄스 발생기를 포함하는 UWB 수신기를 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어 져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.
도 1은 본 발명의 제 1 실시예에 의한 가변 지연기를 이용한 UWB 수신기의 계통도(block diagram)이다.
도 1에서, UWB 수신기는 증폭기(110), 트리거 펄스 발생기(triggered pulse generator)(180)의 출력 신호인 I/Q 펄스 신호를 증폭기(110)의 출력 신호와 곱하여 출력하는 I/Q 믹서(120), 가변 증폭기(130), 적분기(140), 아날로그-디지털 변환기(analog to digital converter, 이하 ADC라 함)(150), 기저대역 처리기(baseband processor)(160), 본 발명의 1 실시예에 의한 가변 지연기(programmable delayer)(170) 및 가변 지연기(170)로부터 출력되는 트리거 신호로부터 I/Q 펄스 신호를 만드는 트리거 펄스 발생기(triggered pulse generator)(180)를 포함한다.
UWB 수신기는 트리거 펄스 발생기(180)에서 출력되는 I/Q 펄스 신호와 증폭기(110)의 출력신호가 서로 동기가 이루어지면 정상적인 수신을 수행하게 된다. 이를 위해서 기저대역 처리기(160)에서 가변 지연기(170)에 지연 신호를 가하여 I/Q 펄스 신호의 타이밍을 조절함으로써, I/Q 펄스 신호와 I/Q 믹서(120)로 입력되는 증폭기(110) 출력신호가 동기를 이루도록 제어한다. 동기가 이루어지면 적분기(140)의 출력 값이 상관 관계(correlation) 값에 해당하게 되고, 중심주파수의 위상을 검출하여 수신할 수 있게 된다. 가변증폭기(130)는 적분기(140)의 출력이 ADC(150)의 입력 범위 안에 존재하도록 이득을 조절한다. ADC(150)는 펄스 신호의 주기로 샘플링을 수행한다.
도 2는 본 발명의 제 1 실시예에 의한 가변 지연기이다.
도 2에서, 가변 지연기는 기준 클락(CLK_REF)을 입력받아 위상이 서로 다른 복수개의 DLL 클락(CLK0 내지 CLKn)을 출력하는 DLL(delay locked loop)(210), 상기 복수개의 DLL 클락(CLK0 내지 CLKn) 중에서 클락 선택 신호에 의하여 선택되는 하나의 DLL 클락인 먹스 클락(CLK)을 출력하는 클락 먹스(clock mux)(220) 및 복수개의 레지스터들을 포함하고, 로드 신호가 발생하는 경우에는 병렬 입력 신호가 상기 복수개의 레지스터에 로딩되고, 로드 신호가 발생하지 아니하는 경우에는 먹스 클락(CLK)에 의하여 원형 쉬프트(circular shift) 연산을 수행하는 쉬프트 레지스터(shift register)(240)를 포함한다. 또한, 가변 지연기는 기저대역 처리기(미도시)로부터 출력되는 지연 신호로부터 상기 클락 선택 신호를 만드는 먹스 제어기(mux controller)(230) 및 기저대역 처리기(미도시)로부터 출력되는 지연 신호로부터 상기 병렬 입력 신호 및 상기 로드 신호를 만드는 쉬프트 레지스터 제어기(shift register controller)(250)를 추가로 포함할 수도 있다.
본 가변 지연기는 이와 같은 방식으로 동작하여, DLL(210) 및 클락 먹스(220)에 의하여 지연이 미세하게 조정되고, 쉬프트 레지스터(230)에 의하여 지연이 크게 조정된다. 또한, 본 가변 지연기는 이와 같이 구성되어 100 내지 200ps의 해상도(resolution)를 가지며 동시에 수십 ns의 범위까지 지연을 쉽게 만들어 낼 수 있다. 물론 이 수치는 기술의 발전에 의하여 충분히 바뀔 수 있다. 또한 본 가변 지연기는 DLL을 사용함으로써 제조 공정에 따른 편차 없이 정확한 지연을 만들 수 있다는 장점이 있다.
도 3은 본 발명의 제 1 실시예에 의한 가변 지연기에 사용될 수 있는 DLL과 클락 먹스를 상세히 설명하기 위한 계통도이다.
도 3에서, DLL(210)은 복수개 즉 n 개의 지연회로를 포함하고, 각 지연회로의 지연은 루프 필터(213)의 출력 전압에 의하여 제어되며, 기준 클락(CLK_REF)을 입력 받아 이 클락과 각각 위상이 다른 n 개의 DLL 클락(CLK0 내지 CLKn)과 기준 클락(CLK_REF)이 n개의 지연회로만큼 지연된 지연 클락을 출력하는 전압 제어 지연선(voltage controlled delay line)(214), 기준 클락(CLK_REF) 및 상기 지연 클락의 위상차를 비교하여 그 결과에 따라 전하 펌프(212)를 제어하는 신호를 출력하는 위상 검출기(phase detector)(211), 위상 검출기(211)의 제어 신호에 따라서 루프 필터(213)에 양의 전하 또는 음의 전하를 공급하는 전하 펌프(charge pump)(212), 및 전하 펌프(212)에서 공급되는 전하를 축적하여 그 축적된 전하량에 따른 전압을 출력하는 루프 필터(213)를 포함한다. 위상 검출기(211), 전하 펌프(212) 및 루프 필터(213)에 의하여 전압 제어 지연선(211)의 지연이 1 기준 클락(CLK_REF)에 해당하게끔 조절됨으로써, DLL(210)에서 출력되는 n 개의 DLL 클락(CLK0 내지 CLKn)은 각각 위상이 2π/n 씩 차이가 나게 된다.
클락 먹스(220)는 DLL(210)에서 출력되는 n 개의 DLL 클락(CLK0 내지 CLKn) 중에서 n개의 클락 선택 신호(A0 내지 An)에 해당하는 DLL 클락인 먹스 클락(CLK)을 출력한다.
도 4는 본 발명의 제 1 실시예에 의한 가변 지연기에 사용될 수 있는 먹스 제어기를 상세히 설명하기 위한 도면이다.
도 4에서, 먹스 제어기는 a 비트의 신호(T0 내지 Tn)를 입력받아 a 비트의 신호(T0 내지 Tn)에 상응하는 1 비트의 논리값이 '1'이고 나머지 비트의 논리값은 '0'인 n 비트(n = 2a)의 신호(D0 내지 Dn)를 출력하는 디코더(231), 디코더(231) 출력 신호(D0 내지 Dn)가 클락 선택 신호(A0 내지 An)와 동일하면 '1'을 출력하고, 동일하지 아니하면 '0'을 출력하는 비교기(232), 클락 신호(CLK)와 비교기 출력 신호를 입력 받아 AND 연산을 수행하는 AND 연산기(233), 원형 쉬프트를 수행하되, 리셋(reset) 신호에 의하여 1개의 레지스터만이 '1'을 출력하도록 설계된 n개의 레지스터(234 내지 238)를 포함한다. 상기 비교기(232) 및 상기 AND 연산기(233)를 합하여 넓은 의미의 비교기라 볼 수도 있다.
a가 3이고, n이 8인 경우에, 초기에는 T0~T2이 '000'이고, A0~A7 이 '10000000'이였다가, 갑자기 T0~T2이 '010'로 변경된 경우를 가정하여 보자. 먼저, D0~D7이 '00100000'로 변경되나, A0~A7은 '10000000'를 유지하므로 비교기의 출력이 '1'이 되므로 복수개의 레지스터는 1회 우측으로 쉬프트 연산을 수행하게 된다. 그 후에는 D0~D7이 '00100000'를 유지하고, A0~A7은 '01000000'가 되므로 역시 비교기의 출력이 '1'이 되므로 복수개의 레지스터는 1회 우측으로 쉬프트 연산을 수행하게 된다. 그 후에는 D0~D7이 '00100000'를 유지하고, A0~A7은 '00100000'가 되므로 비교기의 출력이 '0'이 되므로 복수개의 레지스터는 쉬프트 연산을 수행하지 아니하게 된다. 이와 같은 방식으로 동작하여 클락 선택 신호(A0 내지 An)를 제어한다.
도 5는 상기한 설명에 의하여 클락 선택 신호(A0 내지 An)가 '10000000'에서 '00100000'로 변화할때 먹스 클락(CLK)의 변화하는 것을 나타내는 도면이다. 도 5에서 초기에는 먹스 클락(CLK)이 일정한 주기를 유지하다가, 클락 선택 신호(A0 내지 An)가 '10000000'에서 '01000000'로 변화할 때, 및 '01000000'에서 '00100000'로 변화할 때에는 먹스 클락(CLK)의 주기가 늘어나고 즉 지연되고, 그 후에는 다시 먹스 클락(CLK)이 일정한 주기를 유지함을 알 수 있다.
도 6은 본 발명의 제 1 실시예에 의한 가변 지연기에 사용될 수 있는 쉬프트 레지스터 및 쉬프트 레지스터 제어기를 상세히 설명하기 위한 도면이다.
도 6에서, 쉬프트 레지스터(240)는 로드 신호가 발생하는 경우에는 병렬 입력 신호(Pi0 내지 Pim)가 복수개의 레지스터(Q0 내지 Qm)으로 입력되고, 로드 신호가 발생하지 아니하는 경우에는 매 클락 신호(CLK)마다 복수개의 레지스터는 쉬프트 연산을 수행하되 최상위 레지스터(Qm)의 출력은 직렬 입력(Si)을 통하여 최하위 레지스터(Q0)로 입력되는 방식으로 동작한다.
쉬프트 레지스터 제어기(250)는 기저대역 처리기(미도시)로부터 출력되는 지연 신호(Ta+1 내지 Tb)를 이용하여 병렬 입력 신호(Pi0 내지 Pim )를 만드는 디코더(251) 및 주기적으로 로드 신호를 발생시키는 로드 신호 발생기(252)를 포함한다. 병렬 입력 신호(Pi0 내지 Pim)에서 '1'의 개수는 단수개일 수도 있으나 복수개일 수도 있다.
주기적으로 발생하는 로드신호에 의하여 로딩되는 병렬 입력 신호(Pi0 내지 Pim)의 '1'의 개수를 조절함으로써 쉬프트 레지스터에서 출력되는 출력 트리거(EN0)의 주파수를 조절할 수 있으며, '1'의 위치를 조절함으로써 트리거 신호(EN0)의 지연을 먹스 클락(CLK)의 정수배로 조절할 수 있다. 주파수를 조절하는 경우에는 디코더(251)는 주파수를 제어할 수 있는 신호를 추가적으로 더 입력받을 수 있다.
본 발명에 의한 가변 지연기 및 UWB 수신기는 DLL을 사용함으로써, 제조 공정에 따른 편차가 없는 정확학 지연을 만들 수 있다는 장점이 있다.
본 발명에 의한 가변 지연기 및 UWB의 수신기는 높은 행상도와 넓은 동작영역을 가지는 장점이 있다.
도 1은 본 발명의 제 1 실시예에 의한 가변 지연기를 이용한 UWB 수신기의 계통도(block diagram)이다.
도 2는 본 발명의 제 1 실시예에 의한 가변 지연기이다.
도 3은 본 발명의 제 1 실시예에 의한 가변 지연기에 사용될 수 있는 DLL과 클락 먹스를 상세히 설명하기 위한 계통도이다.
도 4는 본 발명의 제 1 실시예에 의한 가변 지연기에 사용될 수 있는 먹스 제어기를 상세히 설명하기 위한 도면이다.
도 5는 먹스 제어기 출력신호가 변화하는 경우, 클락 먹스의 출력 클락 신호의 변화를 나타내는 시간도이다.
도 6은 본 발명의 제 1 실시예에 의한 가변 지연기에 사용될 수 있는 쉬프트 레지스터 및 쉬프트 레지스터 제어기를 상세히 설명하기 위한 도면이다.

Claims (8)

  1. 기준 클락으로부터 트리거 신호를 만드는 가변 지연기에 있어서,
    상기 기준 클락을 입력받아 주파수는 동일하고 위상은 서로 다른 복수개 즉 N개의 DLL 클락들을 출력하는 DLL;
    상기 N개의 DLL 클락들 중에서 클락 선택 신호에 의하여 선택되는 하나의 DLL 클락인 먹스 클락을 출력하는 클락 먹스;
    로드 신호가 발생하는 경우에는 병렬 입력 신호가 복수개 즉 M개의 레지스터에 로딩되고, 상기 로드 신호가 발생하지 아니하는 경우에는 상기 먹스 클락에 의하여 상기 M개의 레지스터가 원형 쉬프트 연산을 수행하며, 상기 M개의 레지스터 중 한 레지스터의 출력 신호가 상기 트리거 신호인 제 1 쉬프트 레지스터를 포함하는 것을 특징으로 하는 가변 지연기.
  2. 제 1 항에 있어서,
    상기 DLL은
    전압 제어 지연선, 위상 검출기, 전하 펌프 및 루프 필터를 포함하고 있으며,
    상기 전압 제어 지연선은 상기 루프 필터의 출력 전압에 의하여 지연이 제어되는 N개의 지연회로를 포함하고, 상기 기준 클락을 입력받아 상기 N개의 DLL 클락 및 N개의 지연회로를 경유한 지연 클락을 출력하며,
    상기 위상 검출기는 상기 기준 클락과 상기 지연 클락을 비교하여 그 결과에 따라 상기 전하 펌프를 제어하는 신호를 출력하며,
    상기 전하 펌프는 상기 위상 검출기 출력 신호에 따라서 상기 루프 필터에 양의 전하 또는 음의 전하를 공급하며,
    상기 루프 필터는 상기 전하 펌프에서 공급되는 전하를 축적하고 그 축적된 전하량에 의하여 결정되는 전압을 출력하는 것을 특징으로 하는 가변 지연기.
  3. 제 1 항에 있어서,
    복수 비트 즉 X 비트로 구성된 제 1 지연 신호를 입력받아 N 비트로 구성된 상기 클락 선택 신호를 출력하되, 상기 N은 2의 X승에 해당하고, 상기 클락 선택 신호의 N 비트 중에서 상기 제 1 지연 신호에 의하여 결정되는 1 비트는 제 1 논리값을 가지고, 나머지 N-1 비트는 제 2 논리값을 가지는 먹스 제어기를 추가적으로 포함하는 것을 특징으로 하는 가변 지연기.
  4. 제 1 항에 있어서,
    복수 비트 즉 X 비트로 구성된 제 1 지연 신호를 입력받아 N 비트로 구성된 제 1 디코더 출력 신호를 출력하되, 상기 N은 2의 X승에 해당하고, 상기 제 1 디코더 출력 신호의 N 비트 중에서 상기 제 1 지연 신호에 의하여 결정되는 1 비트는 제 1 논리값을 가지고, 나머지 N-1 비트는 제 2 논리값을 가지는 제 1 디코더;
    상기 제 1 디코더 출력 신호가 상기 클락 선택 신호와 동일한 경우에만 상기 먹스 클락을 출력하는 비교기; 및
    리셋 신호가 발생하는 경우에는 N 개의 레지스터 중에서 1 개의 레지스터만이 제 1 논리값을 출력하고 N-1 개의 레지스터는 제 2 논리값을 출력하도록 설정되고, 리셋 신호가 발생하지 아니하는 경우에는 상기 비교기의 출력 신호에 의하여 상기 N 개의 레지스터는 원형 쉬프트 연산을 수행하며, 상기 N 개의 레지스터 출력이 상기 클락 선택 신호인 제 2 쉬프트 레지스터로 구성된 먹스 제어기를 추가적으로 포함하는 것을 특징으로 하는 가변 지연기.
  5. 제 1 항에 있어서,
    복수 비트 즉 Y 비트로 구성된 제 2 지연 신호를 입력받아 M 비트로 구성된 상기 병렬 입력 신호를 출력하되, 상기 M은 2의 Y승에 해당하고, 상기 병렬 입력 신호의 M 비트 중에서 상기 제 2 지연 신호에 의하여 결정되는 1 비트는 제 1 논리값을 가지고, 나머지 M-1 비트는 제 2 논리값을 가지는 제 2 디코더; 및
    상기 먹스 클락을 입력받아 주기적으로 상기 로드 신호를 출력하는 로드 발생기로 구성된 쉬프트 레지스터 제어기를 추가적으로 포함하는 것을 특징으로 하는 가변 지연기.
  6. 제 1 항에 있어서,
    복수 비트 즉 Y 비트로 구성된 제 2 지연 신호 및 주파수 결정 신호를 입력받아 제 1 논리값과 제 2 논리값을 가지는 M 비트로 구성된 상기 병렬 입력 신호를 출력하되, 상기 병렬 입력 신호의 M 비트 중에서 제 1 논리값을 가지는 비트의 개수는 상기 주파수 결정 신호에 의하여 결정되고, 제 1 논리값을 가지는 비트의 위치는 상기 제 2 지연 신호에 의하여 결정되는 제 2 디코더; 및
    상기 먹스 클락을 입력받아 주기적으로 상기 로드 신호를 출력하는 로드 발생기로 구성된 쉬프트 레지스터 제어기를 추가적으로 포함하는 것을 특징으로 하는 가변 지연기.
  7. 안테나;
    안테나의 출력 신호를 증폭하는 증폭기;
    증폭기의 출력 신호에 I 채널 펄스 신호를 곱하는 I 채널 믹서;
    증폭기의 출력 신호에 Q 채널 펄스 신호를 곱하는 Q 채널 믹서;
    I 채널 믹서 출력 신호를 증폭하되 그 이득을 변경시킬 수 있는 I 채널 가변 증폭기;
    Q 채널 믹서 출력 신호를 증폭하되 그 이득을 변경시킬 수 있는 Q 채널 가변 증폭기;
    I 채널 가변 증폭기의 출력 신호를 적분하는 I 채널 적분기;
    Q 채널 가변 증폭기의 출력 신호를 적분하는 Q 채널 적분기;
    I 채널 적분기의 출력 신호를 디지털 신호로 변환하는 I 채널 ADC;
    Q 채널 적분기의 출력 신호를 디지털 신호로 변환하는 Q 채널 ADC;
    I 및 Q 채널 ADC의 출력 신호로부터 수신 신호의 지연을 측정하여 지연신호를 출력하는 기저대역 처리기;
    기준 클락을 입력받아 주파수는 동일하고 위상은 서로 다른 복수개 즉 N개의 DLL 클락들을 출력하는 DLL, 상기 N개의 DLL 클락들 중에서 상기 지연신호를 이용하여 만든 클락 선택 신호에 의하여 선택되는 하나의 DLL 클락인 먹스 클락을 출력하는 클락 먹스, 및 로드 신호가 발생하는 경우에는 상기 지연신호를 이용하여 만든 병렬 입력 신호가 복수개 즉 M개의 레지스터에 로딩되고, 상기 로드 신호가 발생하지 아니하는 경우에는 상기 먹스 클락에 의하여 상기 M개의 레지스터가 원형 쉬프트 연산을 수행하며, 상기 M개의 레지스터 중 한 레지스터의 출력 신호를 트리거 신호로 출력하는 제 1 쉬프트 레지스터로 구성된 가변 지연기; 및
    가변 지연기에서 출력되는 트리거 신호로부터 I/Q 펄스 신호를 만드는 트리거 펄스 발생기를 포함하는 것을 특징으로 하는 UWB 수신기;
  8. 제 7 항에 있어서,
    상기 DLL은
    전압 제어 지연선, 위상 검출기, 전하 펌프 및 루프 필터를 포함하고 있으며,
    상기 전압 제어 지연선은 상기 루프 필터의 출력 전압에 의하여 지연이 제어되는 N개의 지연회로를 포함하고, 상기 기준 클락을 입력받아 상기 N개의 DLL 클락 및 N개의 지연회로를 경유한 지연 클락을 출력하며,
    상기 위상 검출기는 상기 기준 클락과 상기 지연 클락을 비교하여 그 결과에 따라 상기 전하 펌프를 제어하는 신호를 출력하며,
    상기 전하 펌프는 상기 위상 검출기 출력 신호에 따라서 상기 루프 필터에 양의 전하 또는 음의 전하를 공급하며,
    상기 루프 필터는 상기 전하 펌프에서 공급되는 전하를 축적하고 그 축적된 전하량에 의하여 결정되는 전압을 출력하는 것을 특징으로 하는 UWB 수신기.
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