KR100519706B1 - Cascode amplifier - Google Patents
Cascode amplifier Download PDFInfo
- Publication number
- KR100519706B1 KR100519706B1 KR10-1998-0043817A KR19980043817A KR100519706B1 KR 100519706 B1 KR100519706 B1 KR 100519706B1 KR 19980043817 A KR19980043817 A KR 19980043817A KR 100519706 B1 KR100519706 B1 KR 100519706B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- amplifier
- active region
- disposed
- substrate
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45085—Long tailed pairs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
III-V 기판 상에 일체형 회로로서 형성된 캐스코드 증폭기를 개시한다. 기판은 그 표면의 측방향으로 간격을 두고 있는 한 쌍의 활성영역을 따라 형성된 한 쌍의 긴 활성영역을 갖는다. 각각의 활성영역에는 그 내부에 복수의 전기적으로 상호 접속된 트랜지스터 셀이 형성되어 있다. 활성영역 중 제1 활성영역에 형성된 트랜지스터 셀은 공통 이미터 배열로 상호 접속되고, 활성영역 중 제2 활성영역에 형성된 복수의 트랜지스터 셀은 공통 베이스 배열로 상호 접속되어 있다. 복수의 제1 저항이 기판의 표면 상에 배설되고, 각각의 저항은 접지 전위에 결합하도록 되어 있는 제1 전극과 제1 활성영역에 형성된 대응하는 한 쌍의 인접한 트랜지스터 셀의 이미터 영역에 접속된 제2 전극을 구비한다. 제1 활성영역 내의 각각의 트랜지스터 셀이 제2 활성영역 내의 대응하는 하나의 트랜지스터 셀의 이미터 영역에 접속된 컬렉터 영역을 구비한다. 제2 활성영역 내의 트랜지스터 셀의 컬렉터 영역이 기판의 표면 상에 배설되어 증폭기용 출력을 제공하는 출력 버스에 접속된다. 일체형으로 기판 상에 형성된 접지 커패시터는 접지되어 있는 제1 플레이트 및 제2 영역 내의 트랜지스터 셀의 베이스 영역을 전기적으로 복수의 저항에 상호 접속시키는 제2 플레이트를 구비한다.A cascode amplifier formed as an integrated circuit on a III-V substrate is disclosed. The substrate has a pair of long active regions formed along a pair of active regions spaced laterally of the surface. Each active region has a plurality of electrically interconnected transistor cells formed therein. The transistor cells formed in the first active region of the active region are interconnected in a common emitter array and the plurality of transistor cells formed in the second active region of the active region are interconnected in a common base arrangement. A plurality of first resistors are disposed on the surface of the substrate, each resistor having a first electrode adapted to be coupled to a ground potential and a second electrode coupled to an emitter region of a corresponding pair of adjacent transistor cells formed in the first active region And a second electrode. Each transistor cell in the first active region has a collector region connected to an emitter region of a corresponding one of the transistor cells in the second active region. The collector region of the transistor cell in the second active region is connected to an output bus that is disposed on the surface of the substrate and provides an output for the amplifier. The grounded capacitor formed integrally on the substrate has a first plate that is grounded and a second plate that electrically interconnects the base regions of the transistor cells in the second region to a plurality of resistors.
Description
본 발명은 캐스코드 증폭기에 관한 것이고, 보다 구체적으로는 케이블 텔레비전 신호를 증폭하기에 적합한 형태의 증폭기에 관한 것이다.The present invention relates to a cascode amplifier, and more particularly to an amplifier of a type suitable for amplifying a cable television signal.
종래의 기술에서 알려져 있는 바와 같이, 케이블을 통해 텔레비전 신호를 전송하는데 있어서, 전송 경로를 따라 여러 지점에서 증폭기가 소요된다. 이러한 목적에 사용되는 증폭기의 한 형태가 도 1에 도시된다. 상기 증폭기는 두 쌍의 실리콘 트랜지스터(12, 14)를 포함한다. 각각의 트랜지서터 쌍은 캐스코드(cascode)형태로 연결된다. 두 쌍의 트랜지스터는 입력 변압기(16)에 의해 구동되고 그 두 쌍의 트랜지스터의 출력은 출력 변압기(19)에 연결된다. 두 쌍의 트랜지스터(12, 14)는 바이어스되어 선형인 A 급 푸시풀 형태로 작동한다. 이 형태의 증폭기는 50MHz 내지 550MHz에서 이용가능하고 작동한다.As is known in the prior art, in transmitting television signals over a cable, amplifiers are needed at various points along the transmission path. One type of amplifier used for this purpose is shown in Fig. The amplifier includes two pairs of silicon transistors (12, 14). Each transducer pair is connected in a cascode form. The two pairs of transistors are driven by an input transformer 16 and the outputs of the two pairs of transistors are connected to an output transformer 19. The two pairs of transistors 12, 14 are biased and operate in a linear Class A push-pull configuration. This type of amplifier is available and operates from 50 MHz to 550 MHz.
장래에는 최소한 110개의 비동기 아날로그 신호를 이송하는 시스템에서 상한대역이 1000MHz까지 증가할 것으로 기대된다. 그러한 시스템에서는 상호변조 왜곡이 최소화되지 않으면 안된다. 출력 트랜지스터당 요구되는 피크 전력이 1db 압축점(compression point)에서 1.9watt가 될 것이고, 요구되는 이득(gain)이 18∼20db가 될 것으로 예상된다. 또한, 증폭기는 경제적으로 실용성이 있어야 한다.In the future, it is expected that the upper band will increase to 1000 MHz in a system that transmits at least 110 asynchronous analog signals. In such a system, intermodulation distortion must be minimized. The peak power required per output transistor will be 1.9 watts at a 1 db compression point and the required gain is expected to be 18 to 20 db. In addition, the amplifier must be economically viable.
본 발명의 하나의 특징에 의하면, 캐스코드 증폭기가 제공된다. 상기 증폭기는 기판상에서 집적회로로서 형성된다. 기판은 그 표면에서 측방향으로 간격을 두고 있는 한 쌍의 영역을 따라 형성된 한 쌍의 긴 활성영역을 가진다. 각각의 상기 활성영역 내에는 복수의 전기적으로 상호 접속된 트랜지스터 셀이 형성되어 있다. 상기 활성영역의 첫째의 것(제1 활성영역)에 있는 트랜지스터 셀은 공통 이미터 배열(common emitter configuration)로 상호 접속되고, 상기 활성영역의 둘째의 것(제2 활성영역)에 있는 복수의 트랜지스터 셀은 공통 베이스 배열(common base configuration)로 상호 접속된다. 기판표면상에 복수의 제1 저항이 배설(配設)된다. 각각의 상기 저항은 접지 전위에 결합하도록 되어 있는 제1 전극과, 상기 제1 활성영역에 형성된 대응하는 한 쌍의 인접한 트랜지스터 셀의 이미터 영역에 접속된 제2 전극을 구비한다.According to one aspect of the present invention, a cascode amplifier is provided. The amplifier is formed as an integrated circuit on a substrate. The substrate has a pair of long active regions formed along a pair of regions spaced laterally from the surface. A plurality of electrically interconnected transistor cells are formed in each of the active regions. The transistor cells in the first one of the active regions (the first active region) are interconnected in a common emitter configuration and the plurality of transistors in the second one of the active regions (the second active region) The cells are interconnected in a common base configuration. A plurality of first resistors are disposed (disposed) on the substrate surface. Each of the resistors has a first electrode adapted to couple to a ground potential and a second electrode connected to an emitter region of a corresponding pair of adjacent transistor cells formed in the first active region.
본 발명의 또 다른 특징에 의하면, 상기 제1 활성영역내의 각각의 상기 트랜지스터 셀이 상기 제2 활성영역내의 대응하는 트랜지스터 셀의 이미터 영역에 접속된 컬렉터 영역을 구비한다. 상기 제2 활성영역내의 트랜지스터 셀의 상기 컬렉터 영역은 기판의 표면 상에 배설된 공통 출력 버스에 접속되어 증폭기용 출력을 제공한다.According to a further feature of the invention, each transistor cell in the first active region has a collector region connected to an emitter region of a corresponding transistor cell in the second active region. The collector region of the transistor cell in the second active region is connected to a common output bus disposed on the surface of the substrate to provide an output for the amplifier.
본 발명의 또 다른 특징에 의하면, 커패시터가 기판 상에 형성된다. 상기 커패시터는 접지에 결합하도록 되어 있는 제1, 즉 하측 플레이트를 구비하는 커패시터와 상기 제2 영역내의 트랜지스터 셀의 베이스 영역에 결합된 제2, 즉 상측 플레이트를 구비한다.According to another aspect of the present invention, a capacitor is formed on a substrate. The capacitor includes a capacitor having a first, lower plate adapted to couple to ground, and a second, upper plate coupled to a base region of the transistor cell in the second region.
본 발명의 또 다른 특징에 의하면, 복수의 제2 저항이 기판의 표면 상에 형성된다. 상기 제2 저항은 상기 제2 활성영역내의 트랜지스터 셀의 베이스 영역과 상기 커패시터의 상측 플레이트 사이에서 전기적으로 접속된다.According to another aspect of the present invention, a plurality of second resistors are formed on the surface of the substrate. The second resistor is electrically connected between the base region of the transistor cell in the second active region and the top plate of the capacitor.
본 발명의 또 다른 특징에 의하면, 상기 커패시터의 상측 플레이트가 상기 제1 및 제2 활성영역 사이에서 상기 기판의 표면부 상에 배설되는 긴 도전층을 포함한다. 상기 도전층은 버스를 제공한다. 상기 제2 저항의 제1 전극이 상기 버스를 따라 연속적으로 접속된다. 상기 버스는 상기 제2 활성영역내의 트랜지스터 셀의 베이스 영역으로 직류 전원을 결합하도록 되어 있는 접점 패드에서 종결한다.According to another aspect of the present invention, an upper plate of the capacitor includes a long conductive layer disposed on the surface portion of the substrate between the first and second active regions. The conductive layer provides a bus. A first electrode of the second resistor is connected continuously along the bus. The bus terminates at a contact pad adapted to couple a DC power source to a base region of a transistor cell in the second active area.
본 발명의 또 다른 특징에 의하면, 제2 도전층이 상기 최초로 언급한 도전층의 하측에 유전체적으로 분리되어 배설됨으로써 상기 커패시터에 대하여 제2 플레이트를 제공한다. 바람직한 실시예에서, 상기 제2 도전층이 기판을 통하여 상기 제2 도전층으로부터 접지면 도체(ground plane conductor)로 통과하는 도전성 비아(conductive via)에 의해 기판의 저면(底面) 상에 배설된 접지면 도체에 접속된다.According to still another aspect of the present invention, the second conductive layer is separately provided under the first-mentioned conductive layer to provide a second plate to the capacitor. In a preferred embodiment, the second conductive layer is grounded on a bottom surface of the substrate by a conductive via which the second conductive layer passes from the second conductive layer to the ground plane conductor through the substrate, And is connected to the planar conductor.
본 발명의 또 다른 특징에 의하면, 제2 버스가 상기 도전층에 평행하게 배설되어 상기 제2 저항의 제1 전극이 상기 제2 버스를 따라 연속적으로 접속된다. 상기 제2 활성영역내의 트랜지스터 셀의 베이스 전극은 또한 상기 제2 버스를 따라 연속적으로 접속됨으로써 상기 베이스 전극을 상기 제2 트랜지스터의 제1 전극에 전기적으로 상호 접속시킨다. 상기 제2 저항의 제2 전극은 최초에 언급한 도전층; 즉, 상기 최초에 언급한 버스를 따라 상기 커패시터의 상측 플레이트에 연속적으로 접속된다. 따라서, 상기 제2 활성영역내의 트랜지스터 셀의 베이스 전극은 상기 복수의 제2 저항을 통하여 상기 커패시터의 상측 플레이트에 접속된다.According to still another aspect of the present invention, a second bus is disposed parallel to the conductive layer, and a first electrode of the second resistor is continuously connected along the second bus. The base electrode of the transistor cell in the second active region is also continuously connected along the second bus to electrically interconnect the base electrode to the first electrode of the second transistor. The second electrode of the second resistor comprises the first conductive layer; That is, to the upper plate of the capacitor along the first mentioned bus. Thus, the base electrode of the transistor cell in the second active region is connected to the top plate of the capacitor through the plurality of second resistors.
본 발명의 또 다른 특징에 의하면, 상기 복수의 제2 저항이 상기 긴 도전층과 상기 제2 활성영역 사이에서 기판의 표면영역 상에 배설된다.According to still another aspect of the present invention, the plurality of second resistors are disposed on the surface region of the substrate between the elongate conductive layer and the second active region.
본 발명의 또 다른 특징에 의하면, 복수의 도전성 비아 접점(conductive via contact)이 상기 기판의 긴 영역내에 형성된다. 상기 제1 활성영역은 상기 긴 도전성 비아 접점영역과 상기 도전층들 사이에 배설된다. 상기 도전성 비아 접점은 상기 제1 저항의 제1 전극에 전기적으로 접속된다.According to another aspect of the present invention, a plurality of conductive via contacts are formed in the long region of the substrate. The first active region is disposed between the long conductive via contact region and the conductive layers. And the conductive via contact is electrically connected to the first electrode of the first resistor.
본 발명의 또 다른 특징에 의하면, 제3의 긴 버스(elongated bus)가 상기 제1 활성영역과 상기 긴 도전성 비아 접점영역 사이에 배설되어 상기 제1 활성영역내의 복수의 트랜지스터 셀의 베이스 영역을 전기적으로 접속한다. 바람직한 실시예에서, 상기 제1 활성영역내의 트렌지스터 셀의 베이스 영역이 상기 제3의 긴 버스를 따라 연속하여 전기적으로 접속된다.According to still another aspect of the present invention, a third elongated bus is disposed between the first active region and the long conductive via contact region to electrically connect the base region of the plurality of transistor cells in the first active region to an electrical . In a preferred embodiment, the base region of the transistor cell in the first active region is electrically connected successively along the third long bus.
복수의 제3 저항이 기판의 표면상에 배설된다. 상기 복수의 제3 저항은 상기 버스, 상기 제1 및 제2 활성영역에 대하여 수직으로, 상기 도전성 비아 접점의 인접한 쌍들 사이에 배설된다. 상기 제3 저항은 증폭기의 입력에 결합하도록 형성된 제1 진극과 상기 제3의 긴 버스를 따라 연속하여 전기적으로 접속된 제2 진극을 구비한다.A plurality of third resistors are disposed on the surface of the substrate. The plurality of third resistors are disposed between adjacent pairs of the conductive via contacts perpendicular to the bus, the first and second active regions. The third resistor has a first excitation formed to be coupled to the input of the amplifier and a second excitation electrically connected in series along the third long bus.
본 발명의 또 다른 특징에 의하면, 복수의 브리지가 기판의 표면 상에 배설된다. 상기 브리지는 상기 제3의 긴 버스 위로 통과하여 상기 복수의 제1 저항을 상기 제1 활성영역내의 트랜지스터 셀의 이미터 영역에 전기적으로 접속시킨다.According to another aspect of the present invention, a plurality of bridges are disposed on the surface of the substrate. The bridge passes over the third long bus to electrically connect the plurality of first resistors to the emitter regions of the transistor cells in the first active region.
본 발명의 또 다른 특징에 의하면, 복수의 제2 브리지가 기판의 표면 상에 배설된다. 상기 복수의 제2 브리지는 상기 도전층, 상기 최초에 언급한 버스 및 상기 제2 도전성 버스 위로 통과하고, 상기 제2 활성영역내의 트랜지스터 셀의 이미터 영역을 상기 제1 활성영역내의 트랜지스터 셀의 상기 컬렉터 영역에 상호 접속시킨다.According to another aspect of the present invention, a plurality of second bridges are disposed on the surface of the substrate. Wherein the plurality of second bridges pass over the conductive layer, the first-mentioned bus and the second conductive bus, and the emitter region of the transistor cell in the second active region is connected to the first To the collector region.
본 발명의 또 다른 특징에 의하면, 각각의 제2 브리지는 상기 제1 활성영역내의 하나의 트랜지스터 셀의 컬렉터 영역을 상기 제2 활성영역내의 트랜지스터 셀의 인접한 쌍의 이미터 영역에 전기적으로 접속시킨다.According to a further feature of the invention, each second bridge electrically connects the collector region of one transistor cell in the first active region to the emitter region of an adjacent pair of transistor cells in the second active region.
본 발명 자체와 본 발명의 상기한 목적 및 그 밖의 목적은 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 더욱 명백해질 것이다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects of the present invention will become more apparent from the following detailed description of the present invention when taken in conjunction with the accompanying drawings.
도 2a 및 2b를 참조하면, 증폭기(20)가 캐스코드 배열로 접속된 한 쌍의 트랜지스터(24, 28)를 구비하고 있다. 도 2b에서 개략적으로 도시된 바와 같이, 상기 증폭기(20)는 III-V 단결정 기판(40) 상에 모노리식(monolithic) 직접회로로서 형성되어 있다. 여기에서, 상기 기판(40)은 갈륨 비소이다. 트랜지스터(24, 28)는 헤테로 접합 바이폴러 트랜지스터이고, 도 4c에 보다 명료하게 도시되어 있고, 여기서는 일반적으로 300 내지 500옹스트롬인 박층의 AlGaAs 또는 InGaP 헤테로 접합 이미터층 영역을 구비하여 이미터 베이스 접합 패시베이션층에 대한 선택적인 에칭이 가능하다. 바람직하게는 InGaP 이미터 영역이 사용된다. 상기 컬렉터 영역의 두께는 여기에서 1 마이크로미터이다.Referring to Figures 2a and 2b, an amplifier 20 is provided with a pair of transistors 24, 28 connected in a cascode arrangement. 2B, the amplifier 20 is formed as a monolithic integrated circuit on the III-V monocrystalline substrate 40. The monolithic integrated circuit 40 is a monolithic integrated circuit. Here, the substrate 40 is gallium arsenide. Transistors 24 and 28 are heterojunction bipolar transistors and are shown more clearly in FIG. 4c, wherein a thin layer of AlGaAs or InGaP heterojunction emitter layers, typically 300 to 500 angstroms thick, Selective etching for the layer is possible. Preferably, an InGaP emitter region is used. The thickness of the collector region is here 1 micrometer.
제1 트랜지스터(24)는 도시된 바와 같이, 제1 저항(26)을 통하여 접지면 도체(37)(도전성 비아 접점(27)에 의해 기판(40)의 저면상에 형성된 것)에 접속된 이미터 영역을 갖는다. 상기 제1 트랜지스터(24)의 컬렉터 영역은 도시된 바와 같이, 제2 트랜지스터(28)의 이미터 영역에 접속된다. 상기 제2 트랜지스터(28)의 베이스 영역은 도시된 바와 같이. 제2 저항(30) 및 직렬로 연결된 커패시터(32)를 통하여 상기 접지면 도체(37)에 접속된다. 상기 제2 트랜지스터(28)의 컬렉터 영역은 증폭기(20)용 출력(34)을 제공한다. 상기 제1 트랜지스터(24)의 베이스 영역은 도시된 바와 같이, 제3 저항(38)을 통하여 증폭기(20)의 입력(36)에 접속된다.The first transistor 24 is connected to the ground plane conductor 37 (formed on the bottom surface of the substrate 40 by the conductive via contact 27) through a first resistor 26, . The collector region of the first transistor 24 is connected to the emitter region of the second transistor 28, as shown. The base region of the second transistor 28, as shown. Is connected to the ground plane conductor (37) through a second resistor (30) and a capacitor (32) connected in series. The collector region of the second transistor (28) provides an output (34) for the amplifier (20). The base region of the first transistor 24 is connected to the input 36 of the amplifier 20 via a third resistor 38, as shown.
다시 도 2a 및 2b를 참조하면, 버스(42)가 도시되지 않은 외부 직류 전원에 결합하는 트랜지스터(28)의 베이스 영역에 접속되어 증폭기(20)를 A 급 동작으로 바이어스함을 알 수 있다. 또 하나의 버스(44)는 커패시터(32)의 상측 플레이트(Pu)에 접속되고; 커패시터의 하측 플레이트(PL)는 기판(40)을 관통하는 비아 도체(via conductor)(39)에 의해 접지면 도체(37)에 접속된다. 상기 버스(44)는 집적회로 기판(40)의 외부에, 도시되지 않은 추가의 대형 커패시터가 상기 커패시터(32)에 접속이 가능하게 한다. 기판(40) 상에 형성된 커패시터(32)는 상대적으로 소형일 수 있고 접지에 대한 고주파 경로를 제공하는 데 사용된다. 주지하는 바와 같이, 유도 리액턴스(inductive reactance)를 갖는 상기 버스(44)에 의해 더 큰 용량의 커패시터가 결합될 수 있어서 상대적으로 낮은 주파수 대역을 바이패스 할 수 있게 한다.Referring again to FIGS. 2A and 2B, it can be seen that the bus 42 is connected to the base region of the transistor 28 which couples to an external DC power source, not shown, and biases the amplifier 20 in Class A operation. Another bus 44 is connected to the upper plate P u of the capacitor 32; The lower plate P L of the capacitor is connected to the ground plane conductor 37 by a via conductor 39 passing through the substrate 40. The bus 44 allows external large capacitors, not shown, to be connected to the capacitors 32 on the exterior of the integrated circuit substrate 40. The capacitor 32 formed on the substrate 40 can be relatively small and is used to provide a high frequency path to ground. As is known, a larger capacity capacitor can be coupled by the bus 44 with inductive reactance, allowing bypassing of a relatively lower frequency band.
도 3a 및 3b를 참조하면, 기판(40)은 그 상측 표면(54)의 측방향(側方向)으로 간격을 두고 있는 한 쌍의 영역을 따라 형성된 한 쌍의 긴 활성영역(50, 52)(도 3b)을 구비하고 있다. 각각의 상기 활성영역(50, 52)에는 그 안에 예를 들면 도시된 바와 같이 24개씩의 전기적으로 상호 접속된 트랜지스터 셀들(241∼2424, 281∼2824)이 형성되어 있다. 상기 제1 활성영역(50)내의 트랜지스터 셀(241∼2424)은 도 2a 및 2b에서의 제1 트랜지스터(24)를 형성하고 따라서 상기 트랜지스터 셀(241∼2424)은 공통 이미터 배열로 상호 접속된다. 상기 제2 활성영역(52)내의, 예를 들면 도시된 바와 같이, 24개의 트랜지스터 셀(281∼2824)은 제2 트랜지스터(28)(도 2a 및 2b)를 형성하고 따라서 공통 베이스 배열로 상호 접속된다. 상기 셀들(241∼2424, 281∼2824)에 관하여는 발명의 명칭 "헤테로 접합 바이폴러 트랜지스터"로 1997년 4월 11일자에 Alderstein 등에 의해 공동 출원되고 본 발명의 양수인에게 양도된 미합중국 특허출원 제08/827,851호에 설명되어 있으며, 그 총체적인 요지가 본 발명의 참고로서 결합되어 있다.3A and 3B, the substrate 40 includes a pair of elongated active areas 50, 52 (formed along a pair of laterally spaced regions of the upper surface 54 3B). In each of the active regions 50 and 52, for example, twenty-four electrically interconnected transistor cells 24 1 to 24 24 and 28 1 to 28 24 are formed as shown in the figure. The transistor cells 24 1 to 24 24 in the first active region 50 form the first transistor 24 in FIGS. 2A and 2B and thus the transistor cells 24 1 to 24 24 are connected in common emitter arrangement Lt; / RTI > In the second active region 52, for example, as shown, twenty-four-transistor cell (28 1-28 24) has a second transistor 28 to form a common base, and therefore the array (Fig. 2a and 2b) Respectively. The cells (24, 24 1-24, 28 1-28 24) with respect to the title of the invention "heterojunction bipolar transistor", assigned to the United States of America to the joint application is the assignee of the present invention by Alderstein on April 11, 1997 Patent application No. 08 / 827,851, the entirety of which is incorporated herein by reference.
복수의, 본 실시예와 같이 예를 들면 도시된 13개의, 제1 저항(261∼2613)이 제1 저항(26)(도 2a 및 2b)을 형성하고 기판(40)의 상측 표면(54) 상에 배설된다. 상기 제1 저항(261∼2613)은 기판(40)을 관통하는 도전성 바이어스(vias)(271∼275)를 통해 접지면 도체(37)에 결합하게 되어 있는 제1 전극과, 상기 제1 활성영역(50)내의 트랜지스터 셀(241∼2424)의 이미터 영역에 접속된 제2 전극을 구비한다. (상기 접지면 도체(37)는 접지 전위에 결합하게 되어 있다.)A plurality of first resistors 26 1 to 26 13 shown for example in the present embodiment form first resistors 26 (Figs. 2A and 2B) and are formed on the upper surface of the substrate 40 54). The first resistors 26 1 to 26 13 include a first electrode coupled to the ground plane conductor 37 through conductive vias 27 1 to 27 5 passing through the substrate 40, And a second electrode connected to an emitter region of the transistor cells 24 1 to 24 24 in the first active region 50. (The ground plane conductor 37 is adapted to be coupled to the ground potential).
보다 구체적으로, 상기 제1 저항(261, 2613)의 제2 전극은 도 3b에서 트랜지스터 셀(241) 및 저항(261)에 대하여 개략적으로 도시된 바와 같이, 각각 상기 트랜지스터 셀(241, 2424)의 이미터 영역에 접속된다. 상기 제1 저항(262∼2612)의 각각은 앞에서 설명한 바와 같이, 접지 전위에 결합하게 되어 있는 제1 전극을 구비한다. 각각의 상기 제1 저항(262∼2612)의 제2 전극은 인접한 트랜지스터 셀(241∼2423)의 대응하는 쌍의 이미터 영역에 접속된다. 따라서, 한 쌍의 인접한 트랜지스터 셀(242, 243)의 이미터 영역은 공통 저항(262)에 접속되고; 한 쌍의 인접한 트랜지스터 셀(244, 245)의 이미터 영역은 공통 저항(263)에 접속되고; 한 쌍의 인접한 트랜지스터 셀(246, 247)의 이미터 영역은 공통 저항(264)에 접속되고; …한 쌍의 인접한 트랜지스터 셀(2422, 2423)의 이미터 영역은 공통 저항(2612)에 접속된다. 따라서, 도 3a에 도시된 바와 같이, 저항(261) 및 저항(2613)의 크기(즉, 표면적)는 각각의 저항(262∼2612)의 크기(즉, 표면적)의 절반이다.More specifically, the second electrodes of the first resistors 26 1 , 26 13 are connected to the transistor cells 24 1 and 26 2 , respectively, as schematically shown for transistor cell 24 1 and resistor 26 1 in FIG. 1, is connected to the emitter region 24 of 24). Each of the first resistors 26 2 to 26 12 has a first electrode adapted to be coupled to a ground potential, as described above. A second electrode of each of the first resistors 26 2 to 26 12 is connected to a corresponding pair of emitter regions of adjacent transistor cells 24 1 to 24 23 . Thus, the emitter regions of a pair of adjacent transistor cells 24 2 , 24 3 are connected to a common resistor 26 2 ; The emitter region of the pair of the adjacent transistor cells (24 4, 24 5) are connected to a common resistor (26 3); The emitter region of the pair of the adjacent transistor cells (24 6, 24 7) are connected to a common resistor (26 4); ... The emitter regions of a pair of adjacent transistor cells 24 22 , 24 23 are connected to a common resistor 26 12 . 3A, the size (i.e., surface area) of the resistor 26 1 and the resistor 26 13 is half the size (i.e., surface area) of each of the resistors 26 2 to 26 12 .
상기 제1 활성영역(50)내의 트랜지스터 셀(241∼2424) 각각은 상기 제2 활성영역(52)내의 트랜지스터 셀(281∼2824) 중의 대응하는 것의 이미터 영역에 접속된 컬렉터 영역을 구비한다. 상기 제2 활성영역(52)내의 트랜지스터 셀(281∼2824)의 컬렉터 영역은 기판(40)의 상측 표면(54) 상에 배설된 공통 출력 버스(34)에 접속되어 증폭기(20)용 출력(34)을 제공한다.Each of the transistor cells 24 1 to 24 24 in the first active region 50 is connected to a collector region 282 connected to an emitter region of a corresponding one of the transistor cells 28 1 to 28 24 in the second active region 52, Respectively. The collector regions of the transistor cells 28 1 to 28 24 in the second active region 52 are connected to a common output bus 34 disposed on the upper surface 54 of the substrate 40, And provides an output 34.
커패시터(32)가 기판(40)상에 형성된다. 상기 커패시터(32)는 도 4d에 도시된 바와 같이, 도전성 비아(271∼275)와 유사한 방식으로 기판(40)을 관통하는 도전성 비아(39)를 통하여 접지면 도체(37)에 결합하게 되어 있는 제1, 즉 하측 또는 저면 플레이트(PL)와, 제2 활성영역(52)내의 트랜지스터 셀(281∼2824)의 베이스 영역에 전기적으로 접속되는 제2, 즉 상측 플레이트(PU)를 구비한다. 보다 구체적으로, 커패시터(32)의 플레이트(PL, PU)는 전기적으로 분리된 긴 도전층(33, 35)이고, 그 중 하측 도전층(33)은 도 4d에 더욱 명확히 도시된 바와 같이, 상측 도전층(35)보다 약간 크다. 도 4d에서 상측 플레이트(PU)(즉, 도전층(35)) 및 하측 플레이트(PL)(즉, 도전층(33))는 본 예의 경우 질화규소(silicon nitride)인 유전층(29)에 의해 절연되어 있음을 알 수 있다. 또한, 상기 하측 플레이트(PL)(즉, 도전층(33))가 기판(40)을 통하여 커패시터(32)의 저면 플레이트(PL)의 바닥으로부터 기판(40)의 저면상에 형성된 접지면 도체(37)로 통과하는 복수의, 본 예의 경우 6개의, 원형 경사진 비아 도체(via conductor)(39)에 의해 기판(40)의 저면 상에 형성된 접지면 도체(37)에 접속됨을 알 수 있으며, 도 4d에는 도전성 바이어스(39)의 단지 예시적인 것이 나타나 있다. 상측 도전층(35)은 버스(44)를 제공한다. 버스(44)는 긴 형상의 버스임을 알 수 있다.A capacitor (32) is formed on the substrate (40). The capacitor 32 is coupled to the ground plane conductor 37 via conductive vias 39 penetrating the substrate 40 in a manner similar to the conductive vias 27 1 to 27 5 , the first, that is, the lower or bottom surface of the plate (P L) and a second, i.e., the upper plate and electrically connected to the base region of the transistor cells (28 1-28 24) in the active region (52) (P U in . More specifically, the plates P L , P U of the capacitors 32 are electrically separated long conductive layers 33, 35, of which the lower conductive layer 33, as more clearly shown in FIG. , And slightly larger than the upper conductive layer 35. 4D, the upper plate P U (i.e., conductive layer 35) and the lower plate P L (i.e., conductive layer 33) are formed by a dielectric layer 29, which in this case is silicon nitride It can be seen that it is insulated. The lower plate P L (that is, the conductive layer 33) is connected to the ground surface (not shown) formed on the lower surface of the substrate 40 from the bottom of the bottom plate P L of the capacitor 32 through the substrate 40 Is connected to the ground plane conductor 37 formed on the bottom surface of the substrate 40 by a plurality of, in this case, six, circular, inclined via conductors 39 passing through the conductors 37 And FIG. 4d shows only an exemplary conductive bias 39. The upper conductive layer 35 provides a bus 44. It can be seen that the bus 44 is a long shape bus.
도 4a 및 4b를 참조하면, 복수의, 본 예의 경우 13개의, 제2 저항(301∼3013)이 제2 저항(30)(도 2a 및 2b)을 형성하고 기판(40)의 상측 표면(54) 상에 배설된다. 상기 제2 저항(301∼3013)은 커패시터(32)의 상측 플레이트(PU)에 전기적으로 접속된(즉, 긴 버스(44)를 따라 연속적으로 접속된) 제1 전극과, 버스(42)를 따라 연속하여 전기적으로 접속된 제2 전극을 구비한다. 상기 버스(42)는 버스(44) 및 긴 활성영역(50, 52)과 평행하게 배설된 긴 버스이다. 또한 제2 활성영역(52)내의 트랜지스터 셀(281∼2824)의 베이스 영역이 버스(42)를 따라 연속적으로 접속된다. 따라서, 트랜지스터 셀(281∼2824)의 베이스 영역이 버스(42)에 의해 전기적으로 상호 접속된다. 따라서, 버스(42)는 복수의 제2 저항(301∼3012)을 통해 트랜지스터 셀(281∼2824)의 베이스 영역과 커패시터(32)의 상측 플레이트(PU) 사이에 전기적인 접속을 제공한다.Referring to Figures 4A and 4B, a plurality of, in this example thirteen, second resistors 30 1 to 30 13 form a second resistor 30 (Figures 2A and 2B) (Not shown). The second resistors 30 1 to 30 13 are connected to a first electrode electrically connected to the upper plate PU of the capacitor 32 (that is, connected continuously along the long bus 44) And a second electrode electrically connected in series along the first electrode. The bus 42 is a long bus arranged parallel to the bus 44 and the long active areas 50 and 52. And the base regions of the transistor cells 28 1 to 28 24 in the second active region 52 are continuously connected along the bus 42. Thus, the base regions of the transistor cells 28 1 - 28 24 are electrically interconnected by the bus 42. The bus 42 is electrically connected between the base region of the transistor cells 28 1 to 28 24 and the upper plate P U of the capacitor 32 via a plurality of second resistors 30 1 to 30 12 .
또한, 도 3a를 참조하면, 복수의, 본 예의 경우 15개의, 도전성 비아 접점(271∼275)이 기판(40)을 통하여 기판(40)의 긴 영역(60) 내의 접지면 도체(37)에 대하여 형성되어 도 2a 및 2b에 도시된 접지 접점(27)을 제공한다. 따라서, 앞에서 언급한 바와 같이, 상기 비아(271-275)는 도 4d에 나타낸 비아(39)와 유사하다. 제1 활성영역(50)은 도 3a에 나타낸 바와 같이 긴 영역(60)과 도전층(33, 35) 사이에 배설된다. 도전성 비아 접점(271-275)은 제1 저항(261-2613)의 제1 전극에 전기적으로 접속된다. 제1 저항(261-2613)은 앞에서 참조한 공동 특허출원에 설명되어 있는 바와 같이 안정저항(ballast resistor)이다.3A, a plurality of conductive via contacts 27 1 to 27 5 in this example case are connected to a ground plane conductor 37 (Fig. 3A) in the long region 60 of the substrate 40 through the substrate 40 To provide the ground contact 27 shown in Figures 2A and 2B. Thus, as noted above, the vias 27 1 -2 27 5 are similar to the vias 39 shown in FIG. 4D. The first active region 50 is disposed between the long region 60 and the conductive layers 33 and 35 as shown in FIG. 3A. The conductive via contacts 27 1 -27 5 are electrically connected to the first electrodes of the first resistors 26 1 -26 13 . The first resistors 26 1 - 26 13 are ballast resistors as described in the co-pending application referred to above.
보다 구체적으로, 도전성 비아 접점(271)은 도 3a에 나타낸 바와 같이 저항(261, 262)의 제1 전극에 접속된다. 도전성 비아 접점(272)은 저항(263, 264, 265)의 제1 전극에 접속된다. 도전성 비아 접점(273)은 저항(266, 267, 268)의 제1 전극에 접속된다. 도전성 비아 접점(275)은 저항(2612, 2613)의 제1 전극에 접속된다. 따라서, 복수의 도전성 비아 접점(271)의 각각은 제1 저항(261∼2613)의 제1 전극에 접속된다.More specifically, the conductive via contact 27 1 is connected to the first electrode of the resistors 26 1 and 26 2 as shown in FIG. 3A. The conductive via contact 27 2 is connected to the first electrode of the resistors 26 3 , 26 4 and 26 5 . The conductive via contact 27 3 is connected to the first electrode of the resistors 26 6 , 26 7 and 26 8 . The conductive via contact 27 5 is connected to the first electrode of the resistors 26 12 and 26 13 . Therefore, each of the plurality of conductive via contacts 27 1 is connected to the first electrode of the first resistors 26 1 to 26 13 .
도 3b를 참조하면, 제1 활성영역(50)과 긴 도전성 비아 접점영역(60) 사이에 긴 버스(62)가 배설되어 있다. 제3의 복수, 여기서는 4개의 저항(381∼384)이 기판(40)의 상측 표면(54) 상에 배설되어 도 2a 및 2b에 도시된 제3 저항(38)을 제공한다. 상기 복수의 제3 저항(381∼384)은 도 3a에 나타낸 바와 같이, 긴 제1 및 제2 활성영역(50, 52)에 수직으로 도전성 비아 접점(conductive via contacts)(271∼275)의 인접한 쌍들 사이에 배설된다. 제3 저항(381∼384)의 각각은 증폭기(20)의 입력 패드(36)에 결합하게 되어 있는 제1 전극과 버스(62)에 접속된 제2 전극을 구비한다. (도면에서 상기 입력 패드(36)가 도시되지 않은 개별적인 도선에 의해 기판(40) 외부의 신호 패드로 공급되는 분리된 패드로 나타나 있으나, 상기 패드(36)는 기판(40) 상에 단일 패드로 형성될 수도 있다.) 제1 활성영역(50)내의 트랜지스터 셀(241∼2424)의 베이스 영역도 또한 상기 버스(62)에 전기적으로 접속된다. 따라서, 저3 저항(381∼384)은 트랜지스터 셀(241∼2424)의 베이스 영역에 전기적으로 접속된다.Referring to FIG. 3B, a long bus 62 is disposed between the first active region 50 and the long conductive via contact region 60. A third plurality, here four resistors 38 1 to 38 4 , are disposed on the upper surface 54 of the substrate 40 to provide the third resistor 38 shown in Figures 2a and 2b. The plurality of third resistors 38 1 to 38 4 are electrically connected to conductive via contacts 27 1 to 27 5 vertically to the long first and second active regions 50 and 52, 5 ). ≪ / RTI > Each of the third resistors 38 1 to 38 4 has a first electrode coupled to the input pad 36 of the amplifier 20 and a second electrode connected to the bus 62. (In the figure, the input pad 36 is shown as a separate pad that is fed to a signal pad external to the substrate 40 by a separate lead, not shown, but the pad 36 may be a single pad The base region of the transistor cells 24 1 to 24 24 in the first active region 50 is also electrically connected to the bus 62. Thus, the low three resistors 38 1 to 38 4 are electrically connected to the base regions of the transistor cells 24 1 to 24 24 .
도 3b를 참조하면, 복수의, 여기서는 11개의 브리지(801∼8011)가 기판(40)의 상측 표면(54) 상에 배설된다. 각각의 브리지(801∼8011)는, 도 3b에 도시된 바와 같이, 버스(62) 위로 통과하고 제3 저항(261∼2613)중 하나의 제2 전극을 제1 활성영역(50)내의 트랜지스터 셀(241∼2424)의 이미터 영역에 전기적으로 접속시키는 에어-브리지(air-bridge)이다. 긴 버스(42)가 최초에 언급한 버스(62)와 평행하게 배설되고 제2 활성영역내의 트랜지스터 셀(281∼2824)의 베이스 영역을 전기적으로 접속한다. 복수의, 여기서는 12개인 제2 브리지(821∼8212)가 기판(40)의 상측 표면(54) 상에 배설된다. 복수의 제2 브리지(821∼8212)의 각각은 커패시터(32)를 형성하는 중첩한 도전층(33, 35) 및 버스(42) 위를 통과하여 제2 활성영역(52)내의 트랜지스터 셀(281∼2824)중 하나의 이미터 영역을 제1 활성영역(50)내의 대응하는 트랜지스터 셀(241∼2424)(도 3a)의 컬렉터 영역에 상호 접속시키는 에어-브리지이다.Referring to FIG. 3B, a plurality of, here, 11 bridges 80 1 to 80 11 are disposed on the upper surface 54 of the substrate 40. Each bridge 80 1 to 80 11 passes over the bus 62 and connects the second electrode of one of the third resistors 26 1 to 26 13 to the first active area 50 Bridge 242 electrically connected to the emitter regions of the transistor cells 24 1 to 24 24 within the transistor cells 24 1 to 24 24 . The long bus 42 is disposed parallel to the bus 62 initially mentioned and electrically connects the base regions of the transistor cells 28 1 to 28 24 in the second active region. A plurality of, in this case are arranged on the 12-second bridge (82 1-82 12) the upper surface of the substrate 40 (54). Each of the plurality of second bridges 82 1 to 82 12 includes an overlying conductive layer 33 and 35 forming a capacitor 32 and a second conductive layer 33 on the bus 42, Bridge interconnecting one of the emitter regions 28 1 to 28 24 to the collector region of the corresponding transistor cell 24 1 to 24 24 (FIG. 3A) in the first active region 50.
도 4a, 4b 및 4c를 참조하면, 예시적인 헤테로 접합 바이폴러 트랜지스터 셀(241∼2424)의 인접 쌍, 여기서는 트랜지스터 셀(246, 247)이 도시되어 있다. 따라서, 앞에서 언급한 바와 같이, 트랜지스터 셀(246, 247)이 III-IV 재료, 여기서는 반절연성(semi-insulating) 갈륨 비소를 소재로 한 단결정의 반절연성 기판(40)상에 형성된다. 각각의 트랜지스터 셀(246, 247)은 갈륨 비소층(40) 기판의 비교적 높은 제1 도전율형 불순물(dopant), 여기서는 상측 표면에 배설된 N+형 도전율 갈륨 비소를 갖는 III-V 서브컬렉터층(81)을 포함한다. 제1형 도전율 불순물, 여기서는 N형 도전율 갈륨 비소를 갖는 III-V 컬렉터층(83)이 도시된 바와 같이, 기판(40)의 상측 표면의 측방향으로 간격을 둔 부분에 배설된다. 상기 N형 도전율 갈륨 비소 컬렉터층(83)은 도시된 바와 같이, 서브컬렉터층(81)의 부분에 배설된다. 제1형 도전율 불순물의 도전율 타입과 반대로 비교적 높은 제2 도전율 불순물(즉, 여기서는 P+형 도전율)을 갖는 III-V, 여기서는 갈륨 비소 베이스층(84)이 컬렉터층(83)의 표면상에서 에피택시얼 방식으로 성장한다. 예를 들면 여기서는 알루미늄 갈륨 비소 또는 인듐 갈륨 인의 III-V 이미터 영역(86)은 베이스 영역층(84)상에 에피택시얼 방식으로 형성되어 III-V 이미터 영역(86)과 베이스 영역층(84) 사이에 헤테로 접합을 제공한다. 상기 이미터 영역(86)은 N형 도전율을 갖는다. 이미터 영역(86) 상에는 이미터 전극(88)이 배설된다. 도시된 바와 같이, 도면 번호가 부여되지 않은 질화규소 유전재료가 이미터 전극(88) 및 이미터 영역(86)의 대략 외벽에 배설된다.Referring to Figs. 4A, 4B and 4C, adjacent pairs of exemplary heterojunction bipolar transistor cells 24 1 - 24 24 , here transistor cells 24 6 , 24 7 , are shown. Thus, it is formed over the transistor cells (24 6, 24 7) a III-IV materials, in which a semi-insulating (semi-insulating) semi-insulating substrate 40 of a single-crystal GaAs as a material as mentioned earlier. Each of the transistor cells (24 6, 24 7) is a GaAs layer 40, a relatively high first electric conductivity of the substrate-type impurity (dopant), in this case III-V sub has a N + type conductivity gallium arsenide disposed on the upper surface collector layer (81). A III-V collector layer 83 having a first type conductivity impurity, here an N type conductivity gallium arsenide, is disposed on a laterally spaced portion of the upper surface of the substrate 40 as shown. The N-type conductivity gallium arsenide collector layer 83 is disposed on a portion of the subcollector layer 81 as shown. III-V, here a gallium arsenide base layer 84 having a relatively high second conductivity impurity (i.e., P + type conductivity) as opposed to a conductivity type of the first type conductivity impurity, is formed on the surface of the collector layer 83 by an epitaxial Growth. For example, here, the III-V emitter region 86 of aluminum gallium arsenide or indium gallium phosphorus is formed in an epitaxial manner on the base region layer 84 to form the III-V emitter region 86 and the base region layer Lt; RTI ID = 0.0 > 84. ≪ / RTI > The emitter region 86 has an N-type conductivity. An emitter electrode 88 is disposed on the emitter region 86. As shown, unpatterned silicon nitride dielectric material is deposited on the substantially outer walls of the emitter electrode 88 and the emitter region 86.
컬렉터 전극(90a, 90b)(도 4b, 4c)가 도시된 바와 같이 각각 트랜지스터 셀(246, 247)용 옴 접촉(ohmic contact)금속(94)을 통해 서브컬렉터층(81)에 전기적으로 접속된다. 도시된 바와 같이, 베이스 전극(92)이 옴 접촉금속(86)을 통해 베이스층(84)에 전기적으로 접속된다. 베이스 전극(92)은 컬렉터 전극(90)과 이미터 전극(88) 사이에서 캐리어의 흐름을 제어하도록 되어 있다. 도 4a에 더욱 명확히 도시된 바와 같이, 컬렉터 전극(90b)은 에어브리지(824)에 접속됨을 알 수 있다. 또한 도 4c에 명확히 도시된 바와 같이, 이미터 전극(88)은 에어브리지(803)에 접속된다. 또한 도시된 바와 같이, 상기 에어브리지(803)는 저항(264)의 하나의 전극에 접속되고 저항(264)의 다른 전극은 비아 접점(272)에 접속된다. 또한, 상기 에어브리지(803)는 각각의 트랜지스터 셀(246, 247)용으로 사용되는 한 쌍의 베이스 전극(92)중의 하나 및 버스(62) 위로 통과한다. 또한, 도 4b에 도시된 바와 같이, 버스(62)는 저항(381, 382)의 하나의 전극에 접속된다.Electrically connected to the collector electrode (90a, 90b) (Fig. 4b, 4c) has a respective transistor cells (24 6, 24 7) ohmic contacts (ohmic contact) metal sub-collector layer 81 through 94 for, as shown Respectively. As shown, the base electrode 92 is electrically connected to the base layer 84 through ohmic contact metal 86. The base electrode 92 is adapted to control the flow of carriers between the collector electrode 90 and the emitter electrode 88. As more clearly shown in Figure 4a, the collector electrode (90b) may be seen that connected to the air bridge (82 4). 4C, the emitter electrode 88 is connected to the air bridge 80 3 . Also as shown, the air bridge (80 3) of the other electrode is connected to one electrode of the resistor (26, 4) resistance (26 4) is connected to the via-contact (27 2). The air bridge 80 3 also passes over one of the pair of base electrodes 92 used for each transistor cell 24 6 , 24 7 and the bus 62. Further, as shown in FIG. 4B, the bus 62 is connected to one electrode of the resistors 38 1 and 38 2 .
도 4a를 참조하면, 상측 플레이트(PU)(즉, 도전층(35))가 저항(304, 305)의 하나의 전극에 전기적으로 접속된다. 저항(304, 305)의 다른 전극은 버스(42)에 접속되는 것으로 나타나 있다. 또한, 트랜지스터 셀(287, 288)의 베이스 전극(100)이 버스(42)에 접속된다. 또한 트랜지스터 셀(281∼2824)은 도 4c에 도시된 트랜지스터 셀(246, 247)과 대체로 동일하다. 예시적인 한 쌍의 인접 셀(287, 288)의 컬렉터 전극(102)은 출력 버스(24)에 접속된다.4A, an upper plate P U (i.e., conductive layer 35) is electrically connected to one electrode of the resistors 30 4 and 30 5 . The other electrodes of the resistors 30 4 and 30 5 are shown connected to the bus 42. Also, the base electrode 100 of the transistor cells 28 7 and 28 8 is connected to the bus 42. The transistor cells 28 1 to 28 24 are also substantially identical to the transistor cells 24 6 and 24 7 shown in FIG. 4C. The collector electrode 102 of an exemplary pair of adjacent cells 28 7 and 28 8 is connected to an output bus 24.
각각의 셀(246, 247, 287, 286)(도 4a)은 한 쌍의 베이스 전극(92, 100)(도 4b)을, 도시한 바와 같이, 이미터 전극(88, 104)의 각 측면상에 하나씩 갖는다. 또한, 트랜지스터 셀(241∼2424, 281∼2824)은 도 4c에서 예시적인 셀(246, 247)에 대하여 도시한 바와 같이, 메사 구조(mesa structure)이다. 베이스 전극(92, 100) 및 컬렉터 전극(90, 102)은 기판(40) 상에 배설되고 기판(40)으로부터 짧은 에어브리지로서의 메사의 모서리 위로 통과하는 형성부에 의해 손가락 형상, 즉 긴 베이스 및 컬렉터 전극에 접속된다.Each of the cells 24 6 , 24 7 , 28 7 and 28 6 (FIG. 4A) connects a pair of base electrodes 92 and 100 (FIG. 4B) to emitter electrodes 88 and 104, Lt; / RTI > In addition, the transistor cells 24 1 to 24 24 , 28 1 to 28 24 are mesa structures, as shown for the exemplary cells 24 6 and 24 7 in FIG. 4C. The base electrodes 92 and 100 and the collector electrodes 90 and 102 are arranged on the substrate 40 and are formed by fingers that form over the edges of the mesa as short air bridges from the substrate 40, Collector electrode.
이미터 전극(88, 100)도 역시 손가락 형상(즉, 긴 형상)이며, 도시된 바와 같이, 에어브리지(803) 및 셀(287, 288)용 에어브리지(110)에 의해 한 쌍의 트랜지스터 셀(246, 247) 사이에 배설된 이미터 패드(108)에 전기적으로 접속된다.The emitter electrodes 88 and 100 are also finger shaped (i.e., elongated), and as shown, a pair of air bridges 80 3 and air bridges 110 for cells 28 7 and 28 8 of transistor cells (24 6, 24 7) is electrically connected to the emitter pads (108) disposed between.
이상과 다른 실시예가 첨부된 청구의 범위의 정신과 범위내에 포함된다.The foregoing and other embodiments are within the spirit and scope of the appended claims.
본 발명에 의하여 케이블 텔레비전 신호의 증폭에 적합하고 경제적으로 실용성이 있는 캐스코드 증폭기가 제공된다.The present invention provides a cascode amplifier which is suitable for amplification of a cable television signal and which is economically practical.
도 1은 종래기술에 따른 증폭기의 개략선도이고;1 is a schematic diagram of an amplifier according to the prior art;
도 2a 및 2b는 각각 본 발명에 따른 증폭기의 개략선도와 스케치도이고;Figures 2a and 2b are schematic diagrams and sketches of an amplifier according to the invention, respectively;
도 3a는 도 2a 및 2b의 증폭기의 평면도이고;Figure 3a is a plan view of the amplifier of Figures 2a and 2b;
도 3b는 도 3a의 증폭기의 개략선도이고;Figure 3b is a schematic diagram of the amplifier of Figure 3a;
도 4a는 도 3a의 증폭기의 일부에 대한 도식형 평면도로서, 상기 부분은 상기 증폭기에서 사용되고 도 2a 및 2b에서의 증폭기용 공통의 베이스 트랜지스터를 제공하도록 형성된 한 쌍의 인접한 트랜지스터셀을 나타내고;Figure 4a is a schematic top view of a portion of the amplifier of Figure 3a showing a pair of adjacent transistor cells that are used in the amplifier and are configured to provide a common base transistor for the amplifier in Figures 2a and 2b;
도 4b는 도 3a의 증폭기의 일부에 대한 도식형 평면도로서, 상기 부분은 상기 증폭기에서 사용되고 공통의 이미터 트랜지스터를 제공하도록 형성된 한 쌍의 인접한 트랜지스터셀을 나타내고;Figure 4b is a schematic top view of a portion of the amplifier of Figure 3a, wherein the portions represent a pair of adjacent transistor cells that are used in the amplifier and are configured to provide a common emitter transistor;
도 4c는 도 4b에 나타낸 증폭기의 부분에 대한 단면도로서, 상기 단면은 도 4b의 4C-4C 선을 따라 절취된 것이고;4C is a cross-sectional view of a portion of the amplifier shown in FIG. 4B, taken along line 4C-4C of FIG. 4B;
도 4d는 도 3a의 증폭기에 사용된 커패시터의 일부에 대한 도식형 단면도로서, 상기 단면은 도 4a의 4D-4D 선을 따라 절취된 것이다.4D is a schematic cross-sectional view of a portion of the capacitor used in the amplifier of FIG. 3A, taken along line 4D-4D of FIG. 4A.
Claims (37)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0043817A KR100519706B1 (en) | 1998-10-20 | 1998-10-20 | Cascode amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0043817A KR100519706B1 (en) | 1998-10-20 | 1998-10-20 | Cascode amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000026322A KR20000026322A (en) | 2000-05-15 |
| KR100519706B1 true KR100519706B1 (en) | 2005-12-12 |
Family
ID=19554611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0043817A KR100519706B1 (en) | 1998-10-20 | 1998-10-20 | Cascode amplifier |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100519706B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900015148A (en) * | 1989-03-09 | 1990-10-26 | 미다 가쓰시게 | Semiconductor device |
| KR0115030Y1 (en) * | 1994-09-13 | 1998-10-01 | 문정환 | High frequency amplifier |
-
1998
- 1998-10-20 KR KR10-1998-0043817A patent/KR100519706B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900015148A (en) * | 1989-03-09 | 1990-10-26 | 미다 가쓰시게 | Semiconductor device |
| KR0115030Y1 (en) * | 1994-09-13 | 1998-10-01 | 문정환 | High frequency amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000026322A (en) | 2000-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6121842A (en) | Cascode amplifier | |
| US5084750A (en) | Push-pull heterojunction bipolar transistor | |
| US5528209A (en) | Monolithic microwave integrated circuit and method | |
| EP2053660B1 (en) | Semiconductor device with a plurality of active regions and interdigitated source, drain and gate electrodes | |
| US5283452A (en) | Distributed cell monolithic mircowave integrated circuit (MMIC) field-effect transistor (FET) amplifier | |
| US4595881A (en) | Distributed amplifier using dual-gate GaAs FET's | |
| US6081006A (en) | Reduced size field effect transistor | |
| US7067857B2 (en) | Semiconductor device having led out conductor layers, manufacturing method of the same, and semiconductor module | |
| EP0544387B1 (en) | High gain monolithic microwave integrated circuit amplifier | |
| US4298879A (en) | Field effect transistor | |
| US5373185A (en) | Multilayer vertical transistor having an overlay electrode connected to the top layer of the transistor and to the transistor substrate | |
| US6636118B1 (en) | High-frequency power amplification module and radio communication device | |
| CN112564646A (en) | Unit assembly and power amplifier module | |
| CN1327523C (en) | Power amplifier with base stripe and collector stripe | |
| EP0494625B1 (en) | Semiconductor device for improving high-frequency characteristics and avoiding chip cracking | |
| US6034383A (en) | High power density microwave HBT with uniform signal distribution | |
| KR100519706B1 (en) | Cascode amplifier | |
| US5274342A (en) | Microwave monolithic integrated circuit (MMIC) including distributed cascode bipolar transistor amplifier unit | |
| KR860000971B1 (en) | Microwave field effect transistor | |
| US6249013B1 (en) | Microwave-millimeter wave circuit device and method for manufacturing the same | |
| US4975659A (en) | Amplifier package using vertical power transistors with ungrounded common terminals | |
| US5317173A (en) | HBT differential pair chip for quasi-optic amplifiers | |
| JP4084475B2 (en) | Cascode amplifier | |
| US4646028A (en) | GaAs monolithic medium power amplifier | |
| JP2554672B2 (en) | Field effect type semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120907 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130906 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140901 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150827 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160831 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180903 Year of fee payment: 14 |
|
| EXPY | Expiration of term |