KR100510652B1 - Method for bit-splitting of Digital Light Processing system - Google Patents
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Abstract
본 발명은 DLP (Digital Light Processing)시스템에서의 비트 플레인(bit plane) 분할 방법을 개선하여 화질을 향상시킬 수 있도록한 디엘피 시스템의 비트 플레인 분할 방법에 관한 것으로, 2N -1개로 구분되는 intensity를 갖는 N 비트(N=1,2,3,...,N) DLP 시스템의 비트 분할에 있어서, 첫 번째 비트 분할에 2N -1개로 구분되는 비트 플레인의 중앙 영역(m)을 사용하고, 두 번째 비트, 세 번째 비트 분할을 첫 번째 영역,2N -1 번째 영역의 어느 하나씩을 사용하고, 4,5,6,.....,2N -1번째 비트 분할을 사용되지 않은 영역들의 중간 위치에 있는 영역을 선택하여 순차적으로 분할하고, 사용하고자 하는 영역이 이미 사용된 영역과 인접하는 경우에는 비트 분할에 사용된 영역들의 인접되는 개수가 최소화되는 영역을 선택하여 비트 분할에 사용하는 것을 특징으로 한다.The invention DLP (Digital Light Processing) system, a bit-plane (bit plane) relates to a bit-plane resolution method of a di LP system so as to improve the image quality by improving the resolution method, intensity, separated pieces of the 2 N -1 N bits with N (N = 1,2,3, ..., N) For the bit division of a DLP system, use the central region (m) of the bit plane divided into 2 N -1 for the first bit division Use one of the first region, 2 N -1st region, the second bit, the third bit division, and use 4,5,6, ....., 2 N -1 1st division Select the area in the middle of the areas and divide them sequentially.If the area you want to use is adjacent to the area already used, select the area where the adjacent number of areas used for bit division is minimized and use it for bit division. Characterized in that.
Description
본 발명은 DLP (Digital Light Processing)시스템에 관한 것으로, 특히 비트 플레인(bit plane) 분할 방법을 개선하여 화질을 향상시킬 수 있도록한 디엘피 시스템의 비트 플레인 분할 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital light processing (DLP) system, and more particularly, to a bit plane splitting method of a DLP system capable of improving image quality by improving a bit plane splitting method.
현재 주로 사용 중인 LCD, CRT 디바이스보다 콘트라스트(Contrast)가 뛰어나며 광학적 구조가 크게 간단하여 세트의 크기와 무게를 줄일 수 있는 장점이 있기 때문에 디엘피 디바이스(DLP Device)는 현재 차세대 프로젝션 TV, 프로젝터용 디바이스로 주목받고 있다.DLP devices are the next generation of projection TV and projector devices because they have better contrast than LCD and CRT devices that are currently being used, and the optical structure is much simpler to reduce the size and weight of the set. It is attracting attention as.
DLP 시스템은 램프(RAMP)에서 나오는 빛을 수많은 작은 거울로 반사시켜 이를 디스플레이하는 장치로써, 거울 하나 하나가 픽셀 역할을 하는 것이고, 이 거울들이 구성되는 DMD(Digital Micromirror Device)를 포함한다.The DLP system reflects light from a lamp (RAMP) into a number of small mirrors and displays them. Each mirror serves as a pixel, and includes a digital micromirror device (DMD) in which the mirrors are configured.
이하, 첨부된 도면을 참고하여 종래 기술의 DLP 시스템에 관하여 설명하면 다음과 같다.Hereinafter, a DLP system according to the related art will be described with reference to the accompanying drawings.
도 1은 일반적인 DLP 시스템에서의 계조와 색상 제어를 위한 개략적인 구성도이고, 도 2는 DLP 시스템의 픽셀값에 따른 비트 플레인 구성을 나타낸 포맷도이다.1 is a schematic configuration diagram for grayscale and color control in a general DLP system, and FIG. 2 is a format diagram illustrating a bit plane configuration according to pixel values of a DLP system.
DLP 디바이스는 램프에서 나온 빛을 MEMS(Micro Electro Mechanical System) 기술을 이용하여 제작된 극히 미세한 거울을 이용해 반사하여 각각의 거울에 해당되는 픽셀의 밝기를 제어하게 된다.The DLP device reflects light from the lamp using an extremely fine mirror made using MEMS (Micro Electro Mechanical System) technology to control the brightness of the pixel corresponding to each mirror.
이 때 빛의 밝기만으로는 색상을 표현할 수 없기 때문에 거울에서 반사되어 나온 빛은 컬러 휠(Color Wheel)을 통과하는 것에 의해 계조와 색상을 모두 가지게 된다.At this time, since the brightness of the light alone cannot express the color, the light reflected from the mirror passes through the color wheel and has both gradation and color.
컬러 휠은 R,G,B 또는 R,G,B,W(White)로 구성되고 거울에서 반사되어 나온 빛이 R,G,B 또는 R,G,B,W의 어느 부분을 통과하느냐에 따라 해당 색을 표현하게 된다.The color wheel is composed of R, G, B or R, G, B, W (White), depending on which part of R, G, B or R, G, B, W passes the light reflected from the mirror. It will express the color.
이러한 R,G,B 또는 R,G,B,W가 하나의 컬러 휠에 모두 포함되는 것이 1 판식 컬러 휠이고, 각각의 컬러 휠이 분리 구성되는 것을 3판식 컬러 휠이라고 한다. One of these R, G, B, or R, G, B, W is included in one color wheel is a one-plate color wheel, each color wheel is configured to be a three-plate color wheel.
도 1에서 도시하지 않았지만, 라이트 소오스(Light Source)와 DMD의 사이에 컬러 휠이 위치한다.Although not shown in FIG. 1, a color wheel is positioned between the light source and the DMD.
DMD의 각도에 따라 "Flat State","Off State","On State"로 구분할 수 있는데, "Flat State"는 DMD의 각도가 0°인 상태로 Light Source에서 나온 빛이 어떠한 영향도 미치지 않는 상태이다.According to the angle of DMD, it can be classified into “Flat State”, “Off State”, and “On State”. In “Flat State”, the angle of DMD is 0 ° and the light from the light source has no effect. to be.
그리고 "On State"는 DMD의 각도가 10°인 상태 즉, Light Source에서 나온 빛이 DMD를 통해 프로젝션 렌즈(projection lens)를 통해 화면에 출력되는 상태이다.And "On State" is a state in which the angle of the DMD is 10 °, that is, the light from the light source is output to the screen through the projection lens through the DMD.
그리고 "Off State"는 DMD의 각도가 -10°인 상태로써 세트 내부의 온도가 올라가는 것을 막기 위하여 빛이 방열판(도시하지 않음) 쪽으로 들어가도록 하는 상태이다."Off State" is a state in which the angle of the DMD is -10 ° so that the light enters the heat sink (not shown) to prevent the temperature inside the set from rising.
DLP 디바이스는 비트 플레인(Bit Plane)이라는 특정 비디오 포맷(Video Format)으로 비디오 신호를 포맷팅시킨 후에 DMD(Digital Micromirror Device) 패널에 LVDS(Low Voltage Differential Signalling) 신호 형태로 전달되게 된다.The DLP device formats the video signal into a specific video format called a bit plane and then delivers it to the Digital Micromirror Device (DMD) panel as a Low Voltage Differential Signaling (LVDS) signal.
비트 플레인(Bit Plane)은 PWM(Pulse Width Modulation)형태로 표현된다.The bit plane is expressed in the form of pulse width modulation (PWM).
예를 들어, 도 2에서와 같이, 5bit DLP 시스템의 경우에 각 픽셀은 5bit 넘버로 표현되게 된다.For example, as shown in FIG. 2, in the case of a 5-bit DLP system, each pixel is represented by a 5-bit number.
픽셀값 1은 Full Lumen Output의 1/31(3.2%)값이 되며, 픽셀값 16은 Full Lumen Output의 16/31(51.6%), 픽셀값26은 26/31(84%)이 된다.The pixel value 1 is 1/31 (3.2%) of the full lumen output, the pixel value 16 is 16/31 (51.6%) of the full lumen output, and the pixel value 26 is 26/31 (84%).
즉, 거울(Mirror)이 빛을 반사한 뒤 리셋되는 시간 즉, 리프레쉬 타임(Refresh Time)동안의 미러 듀티 사이클(mirror Duty Cycle)이 Light Intensity를 결정하게 된다. That is, the mirror duty cycle during the refresh time, that is, the time when the mirror reflects light and is reset, determines the light intensity.
여기서, 주어진 Bit당 소모되는 시간은 다음과 같이 계산될 수 있다.Here, the time consumed per given Bit can be calculated as follows.
여기서, b는 주어진 비트, F는 프레임율(Frame Rate), n은 리프레쉬 구간 동안 비트 b가 나타나는 회수, B는 총 비트 수를 의미한다.Here, b denotes a given bit, F denotes a frame rate, n denotes the number of bits b appears during the refresh period, and B denotes the total number of bits.
예를 들어, 0번 째 Bit의 경우 프레임율이 60Hz이고, 리프레쉬 구간 동안 Bit b가 나타나는 회수가 1이라면 0번 째 Bit에 소모되는 시간은 다음과 같이 계산된다.For example, in the case of the 0th bit, if the frame rate is 60Hz and the number of times the bit b appears during the refresh period is 1, the time consumed in the 0th bit is calculated as follows.
즉, 5.37*10-4초가 걸리게 된다.That is, 5.37 * 10 -4 seconds.
인간의 눈은 원하는 빛의 세기(Intensity)를 얻기 위해서 잔상이 남아 있어야 한다. 즉 망막이 빛의 세기(Intensity)를 모두 얻기 위해서는 약 1/60초 이상의 시간이 필요하게 된다.The human eye must have afterimages to achieve the desired intensity of light. That is, the retina needs about 1/60 seconds or more to obtain all the intensity of light.
DLP시스템에서 PWM(Pulse Width Modulation) 구동을 하게 되는 경우에는 이와 같이 망막의 잔상 효과로 인해 Contour Noise가 발생하게 된다.In case of driving PWM (Pulse Width Modulation) in DLP system, Contour Noise occurs due to the afterimage effect of retina.
이하에서 종래 기술의 DLP 시스템에서의 비트 플레인 분할 및 망막 잔상 효과에 의한 contour Noise 발생에 관하여 설명하면 다음과 같다.Hereinafter, generation of contour noise due to bit plane splitting and retinal afterimage effects in a DLP system of the related art will be described.
도 3a와 도 3b는 4 비트 DLP 시스템에서의 망막 잔상 효과에 의한 contour Noise 발생을 설명하기 위한 구성도이다.3A and 3B are diagrams for explaining the generation of contour noise due to the retinal afterimage effect in a 4-bit DLP system.
그리고 도 4a는 비트 분할을 하지 않은 비트 플레인 구성도이고, 도 4b는 종래 기술의 리프레쉬 구간에서의 비트 분할(Bit-Splits)을 한 비트 플레인 구성도이다.4A is a diagram of a bit plane without bit division, and FIG. 4B is a diagram of a bit plane with bit splitting in the refresh period of the prior art.
4 비트 DLP시스템에서 어느 한 픽셀이 7/15(47%)의 Intensity를 갖고 있다고 하면, 이 때의 PWM은 7/15이므로 도 3a에서와 같은 구조를 갖는다.If one pixel has 7/15 (47%) intensity in a 4-bit DLP system, the PWM at this time is 7/15, and thus has the same structure as in FIG. 3A.
여기서, (가) 부분이 실제 미러를 On시키는 PWM 부분이다.Here, part (a) is a PWM part which actually turns on the mirror.
그런데 도 3b의 t1부분에서 이 픽셀의 Intensity가 8/15(53%)를 갖게 되어 망막의 잔상 효과로 인해 브라이트 플래시(Bright Flash)가 발생하게 된다.However, the intensity of the pixel is 8/15 (53%) in the t1 part of FIG. 3B, and the bright flash is generated due to the afterimage effect of the retina.
이는 7/15만큼의 Intensity가 잔상으로 아직 남아 있기 때문에 8/15만큼의 Intensity에 7/15만큼의 Intensity가 더해져 실제 밝기인 8/15의 Intensity보다 훨씬 큰 Intensity로 망막이 인지하게 됨에 기인한다.This is due to the fact that the retina is perceived to be much larger than the intensity of 8/15, which is 7/15, since 7/15 intensity still remains as an afterimage, and 7/15 intensity is added to 8/15 intensity.
이와 같은 브라이트 플래시는 얼굴의 윤곽이나 노을이 지는 하늘과 같은 계조가 부드럽게 변하는 화면에서 자주 발견된다.Bright flashes like this are often found on screens where the gradation changes smoothly, such as the outline of a face or the setting sun.
즉, 이와 같은 부드러운 계조를 갖는 부분이 왜곡되어 해당 부분이 계조가 크게 다른 것처럼 보이게 된다.That is, the portion having such a smooth gradation is distorted, so that the portion appears to be greatly different in gradation.
이와 같은 화면의 왜곡을 없애기 위해서는 비트 분할(Bit-Splitting) 즉, 비트 플레인(Bit Plane)을 여러 개의 분할된 비트로 나누어 리프레쉬 구간(Refresh Time)동안 넓게 배치하는 기술이 필요하게 된다.In order to eliminate such distortion of the screen, a technique of bit-spliting, that is, dividing a bit plane into a plurality of divided bits and disposing them widely during a refresh time is required.
종래 기술의 비트 분할 배치는 다음과 같이 이루어진다.The bit division arrangement of the prior art is made as follows.
도 4a의 비트 플레인은 비트 분할을 하지 않은 Intensity 구조를 나타내고 있다.The bit plane of FIG. 4A shows an intensity structure without bit division.
이와 같이 비트 분할을 하지 않은 경우에는 상기에서 설명한 바와 같이 브라이트 플래시에 의해 Contour Noise를 유발시키게 된다.As described above, when the bit division is not performed, contour noise is caused by the bright flash as described above.
이와 같은 Contour Noise의 유발 요인을 제거하기 위한 방법으로 도 4b에서와 같이 비트 분할을 하게 된다.As a method for removing such a cause of contour noise, bit division is performed as shown in FIG. 4B.
그러나 도 4b에서와 같은 비트 분할을 한 비트 플레인 구조는 Contour Noise는 완전히 제거되지 않는다. However, in the bit plane structure in which bit division is performed as in FIG. 4B, the contour noise is not completely removed.
즉, 비트 분할에 사용된 영역들이 가급적 인접하지 않도록 하여야만 Contour Noise를 완전히 제거할 수 있으나 이를 전혀 고려하지 않고 비트 분할을 하기 때문에 Contour Noise의 제거에는 한계가 있다.That is, contour noise can be completely removed only if the regions used for bit division are not as close as possible, but there is a limit in eliminating contour noise since bit division is not considered at all.
그러나 이와 같은 종래 기술의 DLP 시스템에서의 비트 플레인 분할 방법에 있어서는 다음과 같은 문제점이 있다. However, the bit plane splitting method in the prior art DLP system has the following problems.
종래 기술의 비트 플레인 구조에서는 Intensity가 집중되는 영역에서의 망막의 잔상 효과로 인해 브라이트 플래시(Bright Flash)가 발생하게 된다.In the bit plane structure of the prior art, a bright flash is generated due to the afterimage effect of the retina in a region where the intensity is concentrated.
이와 같은 브라이트 플래시에 의해 부드러운 계조를 갖는 부분이 왜곡되어 해당 부분이 계조가 크게 다른 것처럼 보이게 된다.Such bright flash distorts portions having a smooth gradation, so that the portions appear to be significantly different in gradation.
이는 화질 저하의 주요 원인이 된다.This is a major cause of image quality deterioration.
본 발명은 이와 같은 종래 기술의 DLP 시스템의 문제를 해결하기 위한 것으로, 비트 플레인(bit plane) 분할 방법을 개선하여 화질을 향상시킬 수 있도록한 디엘피 시스템의 비트 플레인 분할 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art DLP system, to provide a bit plane segmentation method of the DLP system to improve the image quality by improving the bit plane segmentation method. have.
이와 같은 목적을 달성하기 위한 본 발명에 따른 디엘피 시스템의 비트 플레인 분할 방법은 2N -1개로 구분되는 intensity를 갖는 N 비트(N=1,2,3,...,N) DLP 시스템의 비트 분할에 있어서, 첫 번째 비트 분할에 2N -1개로 구분되는 비트 플레인의 중앙 영역(m)을 사용하고, 두 번째 비트, 세 번째 비트 분할을 첫 번째 영역,2N -1 번째 영역의 어느 하나씩을 사용하고, 4,5,6,.....,2N -1번째 비트 분할을 사용되지 않은 영역들의 중간 위치에 있는 영역을 선택하여 순차적으로 분할하고,사용하고자 하는 영역이 이미 사용된 영역과 인접하는 경우에는 비트 분할에 사용된 영역들의 인접되는 개수가 최소화되는 영역을 선택하여 비트 분할에 사용하는 것을 특징으로 한다.In order to achieve the above object, a bit plane splitting method of a DLP system according to the present invention includes an N-bit (N = 1,2,3, ..., N) DLP system having an intensity divided by 2 N −1. For bit division, use the center region (m) of the bit plane divided into 2 N -1 for the first bit division, and the second bit, the third bit division for the first region, and the 2 N -1 region Use one by one, and divide 4,5,6, ....., 2 N -1st bit division sequentially by selecting the area in the middle of unused areas, and use the area you want to use. In the case of adjoining the divided region, an area in which an adjacent number of regions used for bit division is minimized is selected and used for bit division.
이하, 첨부된 도면을 참고하여 본 발명에 따른 디엘피 시스템의 비트 플레인 분할 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a bit plane splitting method of a DLP system according to the present invention will be described in detail with reference to the accompanying drawings.
도 5a내지 도 5o는 본 발명에 따른 DLP 시스템의 비트 분할 방법을 나타낸 비트 플레인 구성도이다.5A to 5O are block diagrams illustrating bit splitting methods of a DLP system according to the present invention.
본 발명은 프로젝션 TV나 프로젝터(Projector)에서 차세대 패널로 각광받는 DLP 시스템의 Contour Noise를 없애기 위한 것으로, 비트 플레인(Bit Plane)을 비트 분할에 사용되는 영역이 이미 분할에 사용된 영역에 최대한 인접하지 않도록 적절하게 분할하여 화질을 향상시키기 위한 것이다.The present invention is to eliminate the contour noise of the DLP system, which is spotlighted as a next-generation panel in a projection TV or a projector. This is to improve image quality by dividing properly.
본 발명의 비트 분할은 Contour Noise를 완전히 제거하기 위하여 다음의 원칙에 의해 이루어진다.Bit division of the present invention is performed by the following principle to completely remove contour noise.
N 비트 DLP시스템에서 비트 분할(Bit-Splitting)을 수행함에 있어 전체 Intensity는 2N -1개까지 구분 가능한데, 전체 비트 플레인의 중앙에 위치하는 중앙 영역(m)을 기준으로 각각의 영역을 구분하면 다음과 같다.In performing bit-spliting in N-bit DLP system, the total intensity can be divided into 2 N -1. When each area is divided based on the center area (m) located in the center of the whole bit plane, As follows.
즉, 1,2,3,...,(m-2),(m-1),(m),(m+1),(m+2),...,(2N -2),(2N -1)으로 구분할 수 있다.That is, 1,2,3, ..., (m-2), (m-1), (m), (m + 1), (m + 2), ..., (2 N -2) , (2 N -1).
여기서, 중앙 영역(m)을 기준으로 좌우로 동일 개수의 영역을 갖는다.Here, the same number of areas are provided to the left and right with respect to the center area m.
첫째, 첫 번째 비트 분할에는 반드시 비트 플레인의 중앙 영역(m)을 사용한다.First, the first bit division must use the center region (m) of the bit plane.
둘째, 두 번째, 세 번째 비트 분할에는 반드시 중앙 영역(m)에서 가장 먼 곳에 위치한 영역 즉, 제 1 영역, (2N -1)번째 영역의 어느 하나씩을 선택하여 비트 분할을 한다.Second, in the second and third bit divisions, bit division is selected by selecting one of the regions located farthest from the central region m, that is, the first region and the ( 2N- 1) th region.
셋째, 네 번째 비트 분할부터 마지막 번째(2N -1) 비트 분할시 에는 비트 분할에 사용되지 않은 영역들의 중간에 위치한 영역들을 선택하여 비트 분할을 한다.Third, when the fourth bit split from the last bit split (2 N -1), the bits are divided by selecting regions located in the middle of regions not used for bit splitting.
이는 비트 분할에 사용할 영역이 이미 비트 분할에 사용된 영역들과 최대한 이격되는 위치에 있는 영역이 선택 사용되도록 하기 위한 것이다.This is for selecting and using an area where the area to be used for bit division is as far as possible from the areas already used for bit division.
넷째, 상기한 세 번째 원칙을 이용한 비트 분할시에 비트 분할에 사용하고자 하는 영역이 이미 사용된 영역과 인접하는 경우에는(미사용 영역이 이미 사용된 영역과 인접된 영역만이 남아 있는 경우) 이미 사용된 영역과의 인접 개수가 작은 부분의 영역을 비트 분할에 사용한다.Fourth, if the area to be used for bit division is adjacent to the area already used when bit division using the above-mentioned third principle (only the unused area is adjacent to the area already used) The area of the part with the smallest number of adjacent areas is used for bit division.
이와 같은 원칙을 이용하여 4 비트 DLP 시스템의 비트 분할을 설명하면 다음과 같다.Using this principle, bit division of a 4-bit DLP system is described as follows.
이 경우에는 비트 플레인의 전체 Intensity는 2N -1개 즉, 15개까지 구분 가능하다.In this case, the total intensity of the bit plane can be distinguished from 2 N -1, that is, 15.
만약, 1/15(6.7%)의 Intensity를 갖는 픽셀이라면 도 5a에서와 같이 중앙 영역(m)이 되는 제 8 영역을 사용하여 비트 분할을 한다.If the pixel has an intensity of 1/15 (6.7%), bit division is performed using the eighth region, which is the center region m, as shown in FIG. 5A.
그리고 2/15(13.3%) 의 Intensity를 갖는 픽셀이라면 도 5b에서와 같이 제 1 영역을 비트 분할에 사용한다.If the pixel has an Intensity of 2/15 (13.3%), the first region is used for bit division as shown in FIG. 5B.
마찬가지로 3/15(20%)부터 15/15(100%)까지의 Intensity를 갖는 픽셀도 각각 도 5c내지 도 5o에서와 같이, 제 15 영역,제 4 영역,제 12 영역,제 6 영역,제 10 영역,제 3 영역,제 13 영역,제 7 영역,제 11 영역,제 5 영역,제 14 영역,제 2 영역,제 9 영역의 순서대로 사용하여 비트 분할을 한다. Likewise, pixels having an intensity from 3/15 (20%) to 15/15 (100%) also have the 15th region, the 4th region, the 12th region, the 6th region, and the 1st region as shown in FIGS. The bit division is performed by using the order of the tenth, third, thirteenth, seventh, eleventh, fifth, fourteenth, second, and ninth regions.
이와 같이, 첫 번째 비트는 비트 플레인의 중앙 영역(m)이 되는 제 8 영역에 위치하고, 두 번째 비트는 비트 플레인의 최우측 또는 최좌측이 되는 제 1 영역 또는 제 15 영역에 위치된다.As such, the first bit is located in the eighth region, which is the central region m of the bit plane, and the second bit is located in the first region or the fifteenth region, which is the rightmost or leftmost region of the bit plane.
마찬가지로, 세 번째 비트는 두 번째 비트의 비트 분할에 사용되지 않은 비트 플레인의 최좌측 또는 최우측이 되는 제 15 영역 또는 제 1 영역에 위치한다.Similarly, the third bit is located in the fifteenth region or the first region, which is the leftmost or rightmost side of the bit plane not used for bit division of the second bit.
그리고 네 번째 비트는 비트 플레인의 중앙 영역(m)과 최우측의 중간 영역 또는 중앙 영역(m)과 최좌측의 중간 영역에 위치된다.The fourth bit is located in the middle region m and the rightmost middle region or the middle region m and the leftmost middle region of the bit plane.
그리고 다섯 번째 비트는 네 번째 비트의 비트 분할에 사용되지 않은 비트 플레인의 중앙 영역(m)과 최좌측의 중간 영역 또는 중앙 영역(m)과 최우측의 중간 영역에 위치된다.And the fifth bit is located in the middle region m and the leftmost middle region or the middle region m and the rightmost middle region of the bit plane which are not used for bit division of the fourth bit.
이와 같은 방식으로 모든 비트의 분할을 수행한다.In this way, all bits are divided.
이와 같은 비트 분할 방법은 4 비트 이상의 DLP시스템에도 그대로 적용 가능하다. This bit division method can be applied to a DLP system of 4 bits or more as it is.
또한, 도 5a내지 도 5o에 나타낸 본 발명의 비트 분할 실시예에서는 다음의 세분적인 기준에 의해 수행된다.In addition, in the bit division embodiment of the present invention shown in Figs. 5A to 5O, the following subdivision criteria are performed.
즉, 최종적으로 첫 번째 영역 그리고 2N -1 번째 영역에 인접한 영역을 순차적으로 비트 분할에 사용한 후에 중앙 영역(m)을 기준으로 우측으로 인접한 영역(m+1)을 비트 분할에 사용한다.That is, after finally using the region adjacent to the first region and the 2 N -1 th region sequentially for bit division, the region adjacent to the right side m + 1 based on the center region m is used for bit division.
그리고 비트 분할에 있어서, 두 번째 비트 분할부터 2N -2 번째 비트 분할은 짝수번째(2,4,6,...) 비트 분할이 이루어지는 영역에 대칭되는 위치의 영역에 홀수번째(3,5,7,..) 비트 분할을 한다.In the bit division, the 2 N- 2 th bit division from the second bit division is an odd number (3, 5) in an area symmetrical with the area where the even (2, 4, 6, ...) bit division is made. , 7, ..) Bit division is performed.
만약, 대칭되는 영역이 연속 인접되는 사용된 영역들의 개수가 최소화되도록 하는 영역이 아닌 경우에는 다른 영역을 비트 분할에 사용한다.If the symmetric area is not the area that minimizes the number of consecutive adjacent used areas, another area is used for bit division.
이와 같은 본 발명의 비트 분할에 있어서 가장 중요한 원칙은 비트 분할에 사용할 영역을 이미 사용된 영역에서 최대한 멀리 이격된 부분의 영역을 선택하는 것이다.In the bit division of the present invention as described above, the most important principle is to select the area of the part spaced apart as far as possible from the area already used for the bit division.
이는 비트 분할에 사용된 영역들의 밀집도를 최대한 낮게 하여 브라이트 플래시에 의한 Contour Noise를 완전히 제거하기 위한 것이다.This is to completely eliminate the contour noise caused by the bright flash by minimizing the density of the areas used for the bit division.
이와 같은 본 발명에 따른 디엘피 시스템의 비트 플레인 분할 방법은 다음과 같은 효과가 있다.The bit plane splitting method of the DLP system according to the present invention has the following effects.
DLP시스템에서 사용되는 PWM 구동방식에서 비트 플레인(Bit Plane)을 비트 분할하는 과정에서 비트 분할에 사용된 영역들의 밀집도를 최대한 낮게한다.In the PWM driving method used in the DLP system, the density of the regions used for the bit division is minimized as much as possible during the bit division of the bit plane.
이는 브라이트 플래시에 의한 Contour Noise를 완전히 제거하여 화질을 향상시키는 효과를 갖는다. This has the effect of improving the image quality by completely removing the contour noise caused by the bright flash.
도 1은 일반적인 DLP 시스템에서의 계조와 색상 제어를 위한 개략적인 구성도1 is a schematic configuration diagram for grayscale and color control in a general DLP system
도 2는 DLP 시스템의 픽셀값에 따른 비트 플레인 구성을 나타낸 포맷도2 is a format diagram illustrating a bit plane configuration according to pixel values of a DLP system;
도 3a와 도 3b는 4 비트 DLP 시스템에서의 망막 잔상 효과에 의한 contour Noise 발생을 설명하기 위한 구성도3A and 3B are diagrams for explaining the generation of contour noise due to the retinal afterimage effect in a 4-bit DLP system.
도 4a는 비트 분할을 하지 않은 비트 플레인 구성도4A is a bit plane configuration diagram without bit division
도 4b는 종래 기술의 리프레쉬 구간에서의 비트 분할(Bit-Splits)을 한 비트 플레인 구성도FIG. 4B is a diagram of a bit plane configuration using bit splitting in a refresh period of a prior art. FIG.
도 5a내지 도 5o는 본 발명에 따른 DLP 시스템의 비트 분할 방법을 나타낸 비트 플레인 구성도5A to 5O are block diagrams illustrating a bit splitting method of a DLP system according to the present invention.
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KR19980075500A (en) * | 1997-03-31 | 1998-11-16 | 배순훈 | Data interface method in PDIP |
US5969710A (en) * | 1995-08-31 | 1999-10-19 | Texas Instruments Incorporated | Bit-splitting for pulse width modulated spatial light modulator |
US6232963B1 (en) * | 1997-09-30 | 2001-05-15 | Texas Instruments Incorporated | Modulated-amplitude illumination for spatial light modulator |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960002119A (en) * | 1994-06-13 | 1996-01-26 | 윌리엄 이. 힐러 | Pulse Width Modulation for Spatial Light Modulators with Split Reset Addressing |
US5969710A (en) * | 1995-08-31 | 1999-10-19 | Texas Instruments Incorporated | Bit-splitting for pulse width modulated spatial light modulator |
KR19980075500A (en) * | 1997-03-31 | 1998-11-16 | 배순훈 | Data interface method in PDIP |
US6232963B1 (en) * | 1997-09-30 | 2001-05-15 | Texas Instruments Incorporated | Modulated-amplitude illumination for spatial light modulator |
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