KR100507521B1

KR100507521B1 - Dc offset cancelling apparatus in orthogonal frequency division multipexing and method thereof

Info

Publication number: KR100507521B1
Application number: KR10-2003-0092314A
Authority: KR
Inventors: 이용수; 박윤옥; 유창완; 김준우; 김대호
Original assignee: 삼성전자주식회사; 한국전자통신연구원; 에스케이 텔레콤주식회사; 주식회사 케이티프리텔; 하나로텔레콤 주식회사; 주식회사 케이티
Priority date: 2003-12-17
Filing date: 2003-12-17
Publication date: 2005-08-17
Also published as: KR20050060632A

Abstract

본 발명은 직교 주파수 분할 다중 시스템으로 입력된 신호의 디씨 오프셋(DC offset)을 제거하는 장치 및 그 방법에 관한 것이다.The present invention relates to an apparatus and method for removing a DC offset of a signal input to an orthogonal frequency division multiplexing system.

본 발명에서는, 외부로부터 입력된 신호를 디지털 신호로 각각 변환한 후, 디지털 신호를 일정 구간(1024 프리앰블) 단위로 레지스터(register)에 누적시킨다. 이후, 누적시킨 디지털 신호의 평균값을 구하여 디지털 신호의 디씨 오프셋(DC Offset)을 각각 산출한다. 이때, 직교 주파수 분할 다중 시스템의 비트 에러율을 최소화할 수 있는 트렁케이션 비트(11비트)를 이용하여 디씨 오프셋을 산출한다. 이후, 산출한 디씨 오프셋이 0이 일정 값을 갖는 디씨 오프셋을 PDM(Pulse Density Modulation) 신호 형태로 출력시키며, 출력된 PDM 신호에 대해 특정 주파수 이하의 신호를 통과시킨다. 이후, 통과한 PDM 신호의 크기 레벨을 일정 레벨 이동시켜 앞서 입력된 신호 이후에 입력되는 신호에 각각 결합시킨다. 이를 통하여, 직교 주파수 분할 다중 시스템의 성능 향상을 이룰 수 있다.In the present invention, after converting a signal input from the outside into a digital signal, respectively, the digital signal is accumulated in a register in units of predetermined intervals (1024 preambles). Thereafter, the average value of the accumulated digital signals is obtained to calculate DC offsets of the digital signals. At this time, the DC offset is calculated using truncation bits (11 bits) that can minimize the bit error rate of the orthogonal frequency division multiplexing system. Thereafter, the calculated DC offset outputs a DC offset having a predetermined value of 0 in the form of a pulse density modulation (PDM) signal, and passes a signal below a specific frequency with respect to the output PDM signal. Thereafter, the magnitude level of the passed PDM signal is shifted by a certain level, and then coupled to the signal input after the previously input signal. Through this, it is possible to achieve the performance improvement of the orthogonal frequency division multiplexing system.

Description

DC offset elimination device and its method in orthogonal frequency division multiplexing system {DC OFFSET CANCELLING APPARATUS IN ORTHOGONAL FREQUENCY DIVISION MULTIPEXING AND METHOD THEREOF}

본 발명은 직교 주파수 분할 다중(Orthogonal Frequency Division Multiplexing) 시스템에 관한 것으로서, 보다 상세하게는 직교 주파수 분할 다중 시스템의 디씨 오프셋(DC Offset) 제거 장치 및 그 방법에 관한 것이다.The present invention relates to an orthogonal frequency division multiplexing system, and more particularly, to an apparatus and method for removing a DC offset of an orthogonal frequency division multiplexing system.

일반적으로, 직교 주파수 분할 다중(OFDM) 시스템에서는 훈련 심볼 구간에서만 자동 이득 조절과 디씨 오프셋 계산을 수행할 수 있는데, 종래에는 이러한 자동 이득 조절과 디씨 오프셋 계산을 순차적으로 수행하였으며, 이하 종래의 자동 이득 조절과 디씨 오프셋 계산에 관해 설명한다.In general, in an orthogonal frequency division multiplexing (OFDM) system, automatic gain adjustment and DC offset calculation can be performed only in a training symbol interval, and in the related art, the automatic gain adjustment and DC offset calculation are sequentially performed. The adjustment and calculation of the DC offset are explained.

도 1은 직교 주파수 분할 다중 시스템의 하나인 IEEE 802.11a WLAN의 프리앰블 구조도이다.1 is a preamble structure diagram of an IEEE 802.11a WLAN, which is one of orthogonal frequency division multiplexing systems.

도 1에 도시된 바와 같이, 직교 주파수 분할 다중(OFDM) 시스템의 하나인 IEEE 802.11a의 프리앰블은 짧은 훈련 심볼(Short Training Sequence)과 긴 훈련 심볼(Long Training Sequence)을 포함한다. 이 중, 짧은 훈련 심볼은 신호 인식, 자동 이득 조절, 개략적인 주파수 오프셋(Coarse Frequency Offset) 추정 등의 용도로 사용되고, 긴 훈련 심볼은 정밀한 심볼 동기 획득 및 정밀한 주파수 오프셋(Fine Frequency Offset) 추정의 용도로 사용된다. As shown in FIG. 1, the preamble of IEEE 802.11a, which is one of orthogonal frequency division multiplexing (OFDM) systems, includes a short training symbol and a long training symbol. Among these, short training symbols are used for signal recognition, automatic gain control, coarse frequency offset estimation, etc., and long training symbols are used for precise symbol synchronization acquisition and fine frequency offset estimation. Used as

이들 훈련 심볼은 전력이 정규화(normalize)되어 있는데 반해, 데이터 심볼은 임의의 데이터가 역 에프에프티(IFFT)된 결과이므로 그 에너지 값이 일정하지 않다. 이러한 이유로 자동 이득 조절은 프리앰블 구간의 훈련 심볼들을 이용해서 수행되어야 한다. While these training symbols are power normalized, the data symbols are the result of arbitrary data being IFFT, so their energy values are not constant. For this reason, automatic gain adjustment should be performed using training symbols in the preamble interval.

이러한 종래 기술로는 한국 특허공개번호 제2002-090562호 "직교 주파수 분할 다중화 신호의 자동 이득 조정 장치 및 그 장치를 이용한 자동 이득 조정 방법"이 있으며, 디지털 방식의 자동 이득 조정 장치를 사용하여 2단계 자동 이득 조정을 수행하는 것을 특징으로 하고 있으나, 여기에서는 자동 이득 조절 장치에서의 디씨 오프셋의 영향에 대해서는 기재되어 있지 않다는 문제점이 있다.Such a conventional technique includes Korean Patent Publication No. 2002-090562, "Automatic Gain Adjusting Device for Orthogonal Frequency Division Multiplexed Signal and Automatic Gain Adjusting Method Using the Device," and the second step using a digital automatic gain adjusting device. Although it is characterized by performing automatic gain adjustment, there is a problem that the influence of the DC offset in the automatic gain adjustment device is not described.

한편, 일반적인 OFDM 시스템에서의 자동 이득 조절 장치는 입력되는 I, Q 데이터의 에너지를 구하여 평균을 취한 뒤 자동 이득 조절 장치가 보상해야 하는 dB 값으로 변환하여 기준값과의 차를 피드백함으로써 훈련 심볼 내에서의 이득 조절을 수행한다. 이때, 짧은 훈련 심볼은 주파수 오프셋 계산을 위하여 여러 개의 반복되는 구간으로 나뉘게 되며, 각 구간의 평균값은 0이 된다. On the other hand, the automatic gain control device in a typical OFDM system calculates the average energy of input I and Q data, averages it, converts it to the dB value that the automatic gain control device needs to compensate, and feeds back the difference from the reference value in the training symbol. Perform gain adjustment. At this time, the short training symbol is divided into a number of repeated sections for the frequency offset calculation, the average value of each section is zero.

한편, 긴 훈련 심볼은 전치 순환(Cyclic Prefix)을 제외하면 두 개의 반복된 구간으로 나뉘게 되는데, 그 각 구간의 평균값은 0이 된다. 전치 순환 구간의 평균값은 0이 된다는 보장이 없으며, 실제로 IEEE 802.11a의 경우에서도 긴 훈련 심볼의 전치 순환 구간의 평균값은 0이 아니라 상당히 큰 값을 가진다. On the other hand, the long training symbol is divided into two repeated intervals except for the cyclic prefix, and the average value of each interval is zero. There is no guarantee that the mean value of the transpose interval is zero, and in fact, even in the case of IEEE 802.11a, the mean value of the transpose interval of the long training symbol has a rather large value, not zero.

반면, 훈련 심볼 외의 데이터 심볼은 임의의 값들이 역 에프에프티(IFFT)된 결과이므로 일정 구간의 평균값이 일정하지 않으며 상당히 큰 값으로 나온다. 따라서, 디씨 오프셋을 계산하여 제거하는 일도 훈련 심볼 구간에서 수행되어야 한다.On the other hand, the data symbols other than the training symbols are the result of arbitrary values being inversely FFT, so the average value of a certain interval is not constant and is quite large. Therefore, calculating and removing the DC offset should also be performed in the training symbol interval.

또한, 일반적인 OFDM 시스템에서 디씨 오프셋을 찾는 장치는 입력되는 I, Q 데이터를 각각 일정 구간 누적하여 평균을 취함으로써 간단히 디씨 오프셋을 찾는다. In addition, in a typical OFDM system, a device for finding a DC offset simply finds a DC offset by accumulating the input I and Q data for a predetermined interval and taking an average.

이러한 일반적인 OFDM 시스템은 디씨 오프셋을 무시할 수 있는 작은 값으로 가정하고 상기한 자동 이득 조절을 수행한 다음에 디씨 오프셋을 계산하여 제거하는데, 이것은 초기 동기 획득 과정에서 정확도가 감소한다는 문제점이 있다. Such a general OFDM system assumes that the DC offset is a small value that can be ignored, and performs the above-described automatic gain adjustment, and then calculates and removes the DC offset, which has a problem in that accuracy is reduced during initial synchronization acquisition.

특히, 향후 저가의 수신 시스템용으로 연구되고 있는 직접 변환 방법{Direct Conversion : 중간 주파수(IF)를 사용하지 않고 라디오 주파수(RF)에서 기저대역 (Baseband Frequency)으로 바로 변환하는 방법}을 사용하면 디씨 오프셋 문제가 더 심각해진다.In particular, direct conversion methods, which are being studied for low-cost reception systems in the future (Direct Conversion: a method of directly converting from radio frequency (RF) to baseband frequency without using an intermediate frequency (IF)), are used. The offset problem is more serious.

또한, 무선 랜에서는 디씨 오프셋의 영향을 받지 않기 위하여 디씨 주파수에 해당하는 서브 캐리어(sub-carrier)에 정보를 싣지 않고 있는데, 주파수 영역에서는 이러한 방법만으로도 충분하지만, 초기 동기 및 자동 이득 조절 등 시간 영역에서 수행되는 작업의 경우에는 정확도가 감소한다는 문제점이 있다.In addition, in the WLAN, information is not loaded on a sub-carrier corresponding to a DC frequency in order to not be affected by a DC offset. In the frequency domain, such a method is sufficient, but time domain such as initial synchronization and automatic gain adjustment is sufficient. In the case of the operation performed in the problem that the accuracy is reduced.

본 발명이 이루고자 하는 기술적 과제는 이러한 문제점을 해결하기 위한 것으로서, 직교 주파수 분할 다중 시스템의 비트 에러률을 최소화할 수 있는 트렁케이션 비트 수를 이용하여 각 신호의 디씨 오프셋을 산출한 후 제거함으로써, 직교 주파수 분할 다중 시스템의 성능 향상을 이룰 수 있는 직교 주파수 분할 다중 시스템의 디씨 오프셋 제거 장치 및 그 방법을 제공하기 위한 것이다.The technical problem to be solved by the present invention is to solve this problem, by calculating and removing the DC offset of each signal using the number of truncation bits that can minimize the bit error rate of the orthogonal frequency division multiplexing system, Disclosed is an apparatus and method for canceling a DC offset in an orthogonal frequency division multiple system that can achieve performance improvement of a frequency division multiple system.

이러한 목적을 달성하기 위한 본 발명의 특징에 따른 직교 주파수 분할 다중 시스템의 디씨 오프셋 제거 장치는, 입력 신호를 일정 구간 레지스터(register)에 누적시키는 제1 덧셈기; 상기 레지스터에 누적시킨 입력 신호의 평균값을 구하여 상기 입력 신호의 디씨 오프셋(DC Offset)을 산출하는 트렁케이션부; 상기 산출한 디씨 오프셋을 레지스터에 누적시키는 제2 덧셈기; 상기 누적시킨 디씨 오프셋이 일정 값을 가지면, 일정 값을 갖는 디씨 오프셋을 PDM(Pulse Density Modulation) 신호 형태로 출력시키는 비교기; 및 상기 출력시킨 PDM 신호의 크기 레벨을 일정 레벨 이동하여 상기 입력 신호 이후에 수신되는 입력 신호로 피드백하는 레벨 쉬프터를 포함한다.According to an aspect of the present invention, there is provided an apparatus for canceling a DC offset in an orthogonal frequency division multiplexing system, the apparatus including: a first adder for accumulating an input signal in a predetermined period register; A truncation unit calculating a DC offset of the input signal by obtaining an average value of the input signals accumulated in the register; A second adder for accumulating the calculated DC offset in a register; A comparator configured to output a DC offset having a predetermined value in the form of a pulse density modulation (PDM) signal when the accumulated DC offset has a predetermined value; And a level shifter shifting the magnitude level of the output PDM signal by a predetermined level and feeding back the input signal received after the input signal.

이때, 상기 트렁케이션부는, 상기 직교 주파수 분할 다중 시스템의 비트 에러율(Bit Error Rate)을 최소화하는 트렁케이션(Truncation) 비트를 이용하여 상기 입력 신호의 디씨 오프셋을 산출하는 것을 특징으로 하며, 산출한 트렁케이션 비트는 11비트이다.In this case, the truncation unit may calculate a DC offset of the input signal using a truncation bit that minimizes a bit error rate of the orthogonal frequency division multiplexing system. The application bit is 11 bits.

또한, 본 발명의 특징에 따른 직교 주파수 분할 다중 시스템의 디씨 오프셋 제거 방법은, a)입력 신호를 일정 구간 레지스터(register)에 누적시키는 단계; b)상기 레지스터에 누적시킨 입력 신호의 평균값을 구하여 상기 입력 신호의 디씨 오프셋(DC Offset)을 산출하는 단계; c)상기 산출한 디씨 오프셋이 일정 값을 가지면, 상기 디씨 오프셋을 PDM(Pulse Density Modulation) 신호 형태로 출력시키는 단계; 및 d)상기 출력시킨 PDM 신호의 크기 레벨을 일정 레벨 이동하여 상기 입력 신호 이후에 수신되는 입력 신호로 피드백하는 단계를 포함한다.In addition, a method of removing a DC offset of an orthogonal frequency division multiplexing system according to an aspect of the present invention includes: a) accumulating an input signal in a predetermined period register; b) calculating a DC offset of the input signal by obtaining an average value of the input signals accumulated in the register; c) outputting the DC offset in the form of a Pulse Density Modulation (PDM) signal if the calculated DC offset has a predetermined value; And d) moving a magnitude level of the output PDM signal by a predetermined level to feed back an input signal received after the input signal.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention. Like parts are designated by like reference numerals throughout the specification.

도 2는 본 발명의 실시예에 따른 직교 주파수 분할 다중 시스템의 디씨 오프셋 제거 장치의 세부적인 구성을 도시한 도면이다. FIG. 2 is a diagram illustrating a detailed configuration of a DC offset removing apparatus of an orthogonal frequency division multiplexing system according to an embodiment of the present invention.

도 2에 도시되어 있듯이, 본 발명의 실시예에 따른 직교 주파수 분할 다중 시스템의 디씨 오프셋 제거 장치(100)는 I 신호에 대한 디씨 오프셋 제거 장치(110)와 Q 신호에 대한 디씨 오프셋 제거 장치(120)를 포함한다.As shown in FIG. 2, the DC offset removing apparatus 100 of an orthogonal frequency division multiplexing system according to an embodiment of the present invention includes a DC offset removing apparatus 110 for an I signal and a DC offset removing apparatus 120 for a Q signal. ).

자세히 설명하면, I 신호에 대한 디씨 오프셋 제거 장치(110)는 ADC(111)와 두 개의 제1 및 제2 덧셈기(112, 114), 트렁케이션부(113), 비교기(115), 저역 통과 필터(LPF, 116) 및 레벨 쉬프터(Level Shifter, 117)를 포함한다. 그리고, Q 신호에 대한 디씨 오프셋 제거 장치(120)는 ADC(121)와 두 개의 제1 및 제2 덧셈기(122, 124), 트렁케이션부(123), 비교기(125), 저역 통과 필터(LPF, 126) 및 레벨 쉬프터(Level Shifter, 127)를 포함한다. In detail, the DC offset eliminator 110 for the I signal includes an ADC 111 and two first and second adders 112 and 114, a truncation unit 113, a comparator 115, and a low pass filter. (LPF, 116) and Level Shifter (117). In addition, the DC offset eliminator 120 for the Q signal includes an ADC 121 and two first and second adders 122 and 124, a truncation unit 123, a comparator 125, and a low pass filter (LPF). 126) and a level shifter (127).

먼저, I 신호에 대한 디씨 오프셋 제거 장치(110)의 ADC(111)는 아날로그 I 신호를 디지털 I 신호로 변환하여 출력한다.First, the ADC 111 of the DC offset eliminator 110 for an I signal converts an analog I signal into a digital I signal and outputs the digital I signal.

제1 덧셈기(112)는 ADC(111)로부터 출력되는 디지털 I 신호를 1024 비트 프리앰블(preamble) 단위로 레지스터(register, a)에 누적시킨다. The first adder 112 accumulates the digital I signal output from the ADC 111 in a register (a) in units of 1024 bits preamble.

트렁케이션부(113)는 레지스터(a)에 누적된 디지털 I 신호의 평균값을 구하여 디지털 I 신호의 디씨 오프셋을 구한다. 이때, 트렁케이션부(113)는 직교 주파수 분할 다중 시스템의 비트 에러율을 최소화할 수 있는 트렁케이션 비트 수를 이용하여 디씨 오프셋을 구하는데, 이는 수 차례의 시뮬레이션을 통해 구한 결과치로서, 본 발명의 실시예에서는 11비트를 이용한다.The truncation unit 113 obtains a DC offset of the digital I signal by obtaining an average value of the digital I signals accumulated in the register (a). In this case, the truncation unit 113 obtains a DC offset by using the number of truncation bits that can minimize the bit error rate of the orthogonal frequency division multiplexing system, which is a result obtained through several simulations. In the example, 11 bits are used.

하지만 이는, 본 발명에 한정되는 것이 아니라, 경우에 따라서는 그 외 다른 비트를 트렁케이션 비트 수로 이용할 수 있다.However, this is not limited to the present invention, and in some cases, other bits may be used as the number of truncation bits.

즉, 트렁케이션부(113)는 누적된 디지털 I 신호의 최하위 11비트를 잘라낸다. That is, the truncation section 113 cuts out the least significant 11 bits of the accumulated digital I signal.

제2 덧셈기(114)는 트렁케이션부(113)로부터 출력되는 디지털 I 신호 디씨 오프셋을 레지스터(b)에 누적시킨다.The second adder 114 accumulates the digital I signal DC offset output from the truncation unit 113 in the register b.

비교기(115)는 레지스터(b)에 누적시킨 디지털 I 신호의 디씨 오프셋이 0이 아닌, 일정 값(+ 또는 -)을 가지는지 비교한다. 그리고, 비교기(115)는 비교 결과에 따른 최종값을 PDM(Pulse Density Modulation, 이하 'PDM' 이라 함) 신호로 출력시킨다.The comparator 115 compares whether the DC offset of the digital I signal accumulated in the register (b) has a constant value (+ or-) other than zero. The comparator 115 outputs a final value according to the comparison result as a PDM (Pulse Density Modulation) signal.

저역 통과 필터(LPF, 116)는 비교기(115)로부터 출력되는 PDM 신호에 대해 특정 주파수 이하의 신호를 통과시킨다.The low pass filter (LPF) 116 passes a signal below a specific frequency for the PDM signal output from the comparator 115.

레벨 쉬프터(Level Shifter, 117)는 저역 통과 필터(116)로부터 출력되는 PDM 신호의 크기 레벨을 일정 레벨 이동시킨다. 그리고, 레벨 쉬프터(117)는 일정 레벨 이동한 PDM 신호를 앞서 입력된 아날로그 I 신호 이후에 입력되는 아날로그 I 신호와 결합시켜 디씨 오프셋이 제거될 수 있도록 한다. The level shifter 117 shifts the magnitude level of the PDM signal output from the low pass filter 116 by a predetermined level. The level shifter 117 combines the PDM signal shifted by a certain level with the analog I signal input after the analog I signal previously input so that the DC offset can be removed.

다음으로, Q 신호에 대한 디씨 오프셋 제거 장치(120)의 ADC(121)는 아날로그 Q 신호를 디지털 Q 신호로 변환하여 출력한다.Next, the ADC 121 of the DC offset eliminator 120 for the Q signal converts the analog Q signal into a digital Q signal and outputs the digital Q signal.

제1 덧셈기(122)는 ADC(121)로부터 출력되는 디지털 Q 신호를 1024 비트 프리앰블(preamble) 단위로 레지스터(register, a)에 누적시킨다. The first adder 122 accumulates the digital Q signal output from the ADC 121 in registers a in units of 1024 bits preamble.

트렁케이션부(123)는 레지스터(a)에 누적된 디지털 Q 신호의 평균값을 구하여 디지털 Q 신호의 디씨 오프셋을 구한다. 이때, 트렁케이션부(123)는 디씨 오프셋을 구함에 있어, 10비트가 아닌 11비트를 이용하여 디씨 오프셋을 구한다. 이는 수 차례의 시뮬레이션을 통해 구한 결과치로서, 이는 곧 직교 주파수 분할 다중 시스템의 성능을 향상시킨다. The truncation unit 123 obtains a DC offset of the digital Q signal by obtaining an average value of the digital Q signals accumulated in the register (a). At this time, the truncation unit 123 calculates the DC offset using 11 bits instead of 10 bits in obtaining the DC offset. This is the result of several simulations, which improves the performance of an orthogonal frequency division multiplexing system.

제2 덧셈기(124)는 트렁케이션부(123)로부터 출력되는 디지털 Q 신호 디씨 오프셋을 레지스터(b)에 누적시킨다.The second adder 124 accumulates the digital Q signal DC offset output from the truncation unit 123 in the register b.

비교기(125)는 레지스터(b)에 누적시킨 디지털 Q 신호의 디씨 오프셋이 0이 아닌, 일정 값(+ 또는 -)을 가지는지 비교한다. 그리고, 비교기(125)는 비교 결과에 따른 최종값을 PDM 신호로 출력시킨다.The comparator 125 compares whether the DC offset of the digital Q signal accumulated in the register (b) has a predetermined value (+ or-) other than zero. The comparator 125 outputs the final value according to the comparison result as a PDM signal.

저역 통과 필터(LPF, 126)는 비교기(125)로부터 출력되는 PDM 신호에 대해 특정 주파수 이하의 신호를 통과시킨다.The low pass filter (LPF) 126 passes a signal below a specific frequency for the PDM signal output from the comparator 125.

레벨 쉬프터(Level ShQfter, 127)는 저역 통과 필터(126)로부터 출력되는 PDM 신호의 크기 레벨을 일정 레벨 이동시킨다. 그리고, 레벨 쉬프터(117)는 일정 레벨 이동한 PDM 신호를 앞서 입력된 아날로그 I 신호 이후에 입력되는 아날로그 I 신호와 결합시켜 디씨 오프셋이 제거될 수 있도록 한다. The Level ShQfter 127 shifts the magnitude level of the PDM signal output from the low pass filter 126 by a predetermined level. The level shifter 117 combines the PDM signal shifted by a certain level with the analog I signal input after the analog I signal previously input so that the DC offset can be removed.

그러면, 이러한 구성을 이루는 직교 주파수 분할 다중 시스템의 디씨 오프셋 제거 장치의 동작 과정에 대해 알아본다.Next, the operation process of the DC offset canceling device of the orthogonal frequency division multiplexing system which constitutes such a configuration will be described.

도 3은 본 발명의 실시예에 따른 직교 주파수 분할 다중 시스템의 디씨 오프셋 제거 장치의 동작 과정을 순차적으로 도시한 도면이다.3 is a diagram sequentially illustrating an operation process of a DC offset removing apparatus of an orthogonal frequency division multiplexing system according to an exemplary embodiment of the present invention.

도 3에 도시되어 있듯이, 먼저 I 신호에 대한 디씨 오프셋 제거 과정에 대해 언급하면, I 신호에 대한 ADC(111)는 외부로부터 입력되는 아날로그 I 신호를 디지털 I 신호로 변환하여 출력한다(S310). As shown in FIG. 3, referring first to the DC offset removing process for the I signal, the ADC 111 for the I signal converts an analog I signal input from the outside into a digital I signal and outputs it (S310).

그러면, 제1 덧셈기(112)는 ADC(111)로부터 출력되는 디지털 I 신호를 1024 비트 프리앰블(preamble) 단위로 레지스터(register, a)에 누적시킨다(S311). 일반적으로 2048 비트의 프리앰블 단위로 누적시키나, 본 발명의 실시예에서는 1024 비트의 프리앰블 단위로 누적시킨다. Then, the first adder 112 accumulates the digital I signal output from the ADC 111 in a register (a) in units of 1024 bits preamble (S311). In general, it accumulates in units of 2048 bits of preamble, but in the embodiment of the present invention, accumulates in units of 1024 bits of preamble.

이후, 트렁케이션부(113)는 레지스터(a)에 누적된 디지털 I 신호의 평균값을 구하여 디지털 I 신호의 디씨 오프셋을 구한다(S312). 이때, 트렁케이션부(113)는 직교 주파수 분할 다중 시스템의 성능 향상을 이룰 수 있는 최적의 트렁케이션 비트 수를 이용하여 디지털 Q 신호의 디씨 오프셋을 산출한다.Thereafter, the truncation unit 113 obtains a DC offset of the digital I signal by obtaining an average value of the digital I signals accumulated in the register (a) (S312). In this case, the truncation unit 113 calculates the DC offset of the digital Q signal by using an optimal number of truncation bits that can improve the performance of the orthogonal frequency division multiplexing system.

즉, 본 발명의 실시예에서는 일반적으로 사용하던 10비트의 트렁케이션 비트 수가 아닌 11비트의 트렁케이션 비트 수를 이용하여 디씨 오프셋을 구한다. 이는 수 차례의 시뮬레이션을 통해 구한 결과치로서, 직교 주파수 분할 다중 시스템의 성능을 향상시킨다. 이러한 시뮬레이션 결과에 대한 표시예가 첨부한 도 4이다.That is, in the embodiment of the present invention, the DC offset is obtained by using the number of truncation bits of 11 bits rather than the number of truncation bits of 10 bits. This results from several simulations, which improves the performance of an orthogonal frequency division multiplexing system. A display example of such a simulation result is shown in FIG. 4.

도 4는 본 발명의 실시예에 따른 트렁케이션 비트 수에 대한 비트 에러율을 도시한 그래프도이다.4 is a graph illustrating a bit error rate with respect to the number of truncation bits according to an embodiment of the present invention.

도 4에 도시되어 있듯이, 트렁케이션 비트 수가 11비트일 때 직교 주파수 분할 다중 시스템의 비트 에러율이 최저, 즉 성능이 가장 좋음을 알 수 있다.As shown in FIG. 4, it can be seen that when the number of truncation bits is 11 bits, the bit error rate of the orthogonal frequency division multiplexing system is the lowest, that is, the best performance.

이후, 제2 덧셈기(114)는 트렁케이션부(113)로부터 출력되는 디지털 I 신호 디씨 오프셋을 레지스터(b)에 누적시키며, 비교기(115)는 레지스터(b)에 누적시킨 디지털 I 신호의 디씨 오프셋이 0이 아닌, 일정 값(+ 또는 -)을 가지는지 비교한다 (S313). Thereafter, the second adder 114 accumulates the digital I signal DC offset output from the truncation unit 113 in the register b, and the comparator 115 accumulates the DC offset of the digital I signal accumulated in the register b. This value is compared to have a predetermined value (+ or-) other than 0 (S313).

그리고, 비교기(115)는 비교 결과에 따른 최종값을 PDM 신호로 출력시킨다(S314).The comparator 115 outputs the final value according to the comparison result as a PDM signal (S314).

이후, 저역 통과 필터(LPF, 116)는 비교기(115)로부터 출력되는 PDM 신호에 대해 특정 주파수 이하의 신호만을 통과(S315)시키며, 레벨 쉬프터(Level Shifter, 117)는 저역 통과 필터(116)로부터 출력되는 PDM 신호의 크기 레벨을 일정 레벨 이동시킨다(S316). Thereafter, the low pass filter (LPF) 116 passes only a signal below a specific frequency with respect to the PDM signal output from the comparator 115 (S315), and the level shifter 117 passes from the low pass filter 116. The magnitude level of the output PDM signal is shifted by a predetermined level (S316).

그리고, 레벨 쉬프터(117)는 일정 레벨 이동한 PDM 신호를 앞서 입력된 아날로그 I 신호 이후에 입력되는 아날로그 I 신호와 결합시켜 디씨 오프셋이 제거될 수 있도록 한다. The level shifter 117 combines the PDM signal shifted by a certain level with the analog I signal input after the analog I signal previously input so that the DC offset can be removed.

한편, Q 신호에 대한 ADC(121)는 외부로부터 입력되는 아날로그 Q 신호를 디지털 Q 신호로 변환하여 출력한다(S320). Meanwhile, the ADC 121 for the Q signal converts an analog Q signal input from the outside into a digital Q signal and outputs it (S320).

그러면, 제1 덧셈기(122)는 ADC(121)로부터 출력되는 디지털 Q 신호를 1024 비트 프리앰블(preamble) 단위로 레지스터(regQster, a)에 누적시킨다(S321). 일반적으로 2048 비트의 프리앰블 단위로 누적시키나, 본 발명의 실시예에서는 1024 비트의 프리앰블 단위로 누적시킨다. Then, the first adder 122 accumulates the digital Q signal output from the ADC 121 in the registers regQster and a in units of 1024 bits preamble (S321). In general, it accumulates in units of 2048 bits of preamble, but in the embodiment of the present invention, accumulates in units of 1024 bits of preamble.

이후, 트렁케이션부(123)는 레지스터(a)에 누적된 디지털 Q 신호의 평균값을 구하여 디지털 Q 신호의 디씨 오프셋을 구한다(S322). 이때, 트렁케이션부(123)는 직교 주파수 분할 다중 시스템의 성능 향상을 이룰 수 있는 최적의 트렁케이션 비트 수를 이용하여 디지털 Q 신호의 디씨 오프셋을 산출한다.Thereafter, the truncation unit 123 obtains a DC offset of the digital Q signal by obtaining an average value of the digital Q signals accumulated in the register (a). In this case, the truncation unit 123 calculates the DC offset of the digital Q signal by using an optimal number of truncation bits that can improve the performance of the orthogonal frequency division multiplexing system.

즉, 본 발명의 실시예에서는 일반적으로 사용하던 10비트의 트렁케이션 비트 수가 아닌 11비트의 트렁케이션 비트 수를 이용하여 디씨 오프셋을 구한다. 이는 수 차례의 시뮬레이션을 통해 구한 결과치로서, 직교 주파수 분할 다중 시스템의 성능을 향상시킨다. That is, in the embodiment of the present invention, the DC offset is obtained by using the number of truncation bits of 11 bits rather than the number of truncation bits of 10 bits. This results from several simulations, which improves the performance of an orthogonal frequency division multiplexing system.

이후, 제2 덧셈기(124)는 트렁케이션부(123)로부터 출력되는 디지털 Q 신호 디씨 오프셋을 레지스터(b)에 누적시키며, 비교기(125)는 레지스터(b)에 누적시킨 디지털 Q 신호의 디씨 오프셋이 0이 아닌, 일정 값(+ 또는 -)을 가지는지 비교한다(S323).Thereafter, the second adder 124 accumulates the digital Q signal DC offset output from the truncation unit 123 in the register b, and the comparator 125 accumulates the DC offset of the digital Q signal accumulated in the register b. The comparison is made to have a predetermined value (+ or-) other than 0 (S323).

그리고, 비교기(125)는 비교 결과에 따른 최종값을 PDM 신호로 출력시킨다 (S324). 이후, 저역 통과 필터(126)는 비교기(125)로부터 출력되는 PDM 신호에 대해 특정 주파수 이하의 신호만을 통과(S325)시키며, 레벨 쉬프터(Level ShQfter, 127)는 저역 통과 필터(126)로부터 출력되는 PDM 신호의 크기 레벨을 일정 레벨 이동시킨다(S326). The comparator 125 outputs the final value according to the comparison result as a PDM signal (S324). Thereafter, the low pass filter 126 passes only a signal below a specific frequency with respect to the PDM signal output from the comparator 125 (S325), and the level shifter (Level ShQfter) 127 is output from the low pass filter 126. The magnitude level of the PDM signal is shifted by a certain level (S326).

그리고, 레벨 쉬프터(127)는 일정 레벨 이동한 PDM 신호를 앞서 입력된 아날로그 Q 신호 이후에 입력되는 아날로그 Q 신호와 결합시켜 디씨 오프셋이 제거될 수 있도록 한다. In addition, the level shifter 127 combines the PDM signal shifted by a certain level with the analog Q signal input after the analog Q signal previously input so that the DC offset can be removed.

이처럼, 본 발명의 실시예에 따른 직교 주파수 분할 다중 시스템의 디씨 오프셋 제거 장치 및 그 방법은 직교 주파수 분할 다중 시스템의 비트 에러률을 최소화할 수 있는 트렁케이션 비트 수를 이용하여 각 신호의 디씨 오프셋을 산출한 후 제거함으로써, 직교 주파수 분할 시스템의 성능 향상을 이룰 수 있다.As such, the apparatus and method for canceling a DC offset of an orthogonal frequency division multiplexing system according to an embodiment of the present invention adjust the DC offset of each signal using the number of truncation bits that can minimize the bit error rate of the orthogonal frequency division multiplexing system. By calculating and then removing, the performance of the orthogonal frequency division system can be improved.

도면과 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The drawings and detailed description of the invention are exemplary only, and are used for the purpose of illustrating the invention only, and are not intended to be limiting or to limit the scope of the invention described in the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

본 발명에 따른 직교 주파수 분할 다중 시스템의 디씨 오프셋 제거 장치 및 그 방법은 직교 주파수 분할 다중 시스템의 비트 에러률을 최소화할 수 있는 트렁케이션 비트 수를 이용하여 각 신호의 디씨 오프셋을 산출한 후 제거함으로써, 직교 주파수 분할 다중 시스템의 성능 향상을 이룰 수 있는 효과가 있다.An apparatus and method for canceling a DC offset of an orthogonal frequency division multiplexing system according to the present invention by calculating and removing the DC offset of each signal by using the number of truncation bits that can minimize the bit error rate of the orthogonal frequency division multiplexing system Therefore, there is an effect that can improve the performance of the orthogonal frequency division multiplexing system.

Claims

An apparatus for removing a DC offset of a signal input to an orthogonal frequency division multiplexing system,

A first adder for accumulating an input signal in a predetermined period register;

A truncation unit calculating a DC offset of the input signal by obtaining an average value of the input signals accumulated in the register;

A second adder for accumulating the calculated DC offset in a register;

A comparator configured to output a DC offset having a predetermined value in the form of a pulse density modulation (PDM) signal when the accumulated DC offset has a predetermined value; And

A level shifter which shifts the magnitude level of the output PDM signal by a predetermined level and feeds back an input signal received after the input signal

DC offset elimination device of the orthogonal frequency division multiple system comprising a.

According to claim 1,

The truncation unit,

And a DC offset of the input signal is calculated using truncation bits for minimizing a bit error rate of the orthogonal frequency division multiplexing system.

The method of claim 2,

And said truncation bits comprise 11 bits.

According to claim 1,

The first adder,

And a DC offset removing device of an orthogonal frequency division multiplexing system, wherein the input signal is accumulated in units of 1024 bits preamble.

According to claim 1,

An analog digital converter (ADC) for converting the input signal into a digital signal and inputting the digital signal to the first adder; And

A low pass filter positioned between the comparator and a level shifter to filter the output signal of the comparator

DC offset removal apparatus of the orthogonal frequency division multiplexing system further comprising.

In the method for removing the DC offset of the signal input to the orthogonal frequency division multiplexing system,

a) accumulating an input signal in a predetermined period register;

b) calculating a DC offset of the input signal by obtaining an average value of the input signals accumulated in the register;

c) outputting the DC offset in the form of a Pulse Density Modulation (PDM) signal if the calculated DC offset has a predetermined value; And

d) shifting the magnitude level of the output PDM signal by a predetermined level to feed back an input signal received after the input signal;

DC offset removal method of an orthogonal frequency division multiple system comprising a.

The method of claim 6,

Step b),

Calculating a DC offset of the input signal using truncation bits for minimizing a bit error rate of the orthogonal frequency division multiplexing system;

The method of claim 7, wherein

And the truncation bit comprises 11 bits.

The method of claim 7, wherein

e) converting the input signal into a digital signal and accumulating in the register; And

f) filtering the PDM signal

DC offset removal method of the orthogonal frequency division multiplexing system further comprising.