KR100501900B1 - Parallel Data Interface between the baseband processor and MAC processor and method thereof - Google Patents

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KR100501900B1 KR10-2002-0082393A KR20020082393A KR100501900B1 KR 100501900 B1 KR100501900 B1 KR 100501900B1 KR 20020082393 A KR20020082393 A KR 20020082393A KR 100501900 B1 KR100501900 B1 KR 100501900B1
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Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야1. TECHNICAL FIELD OF THE INVENTION

본 발명은, 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치 및 그 방법에 관한 것임.The present invention relates to a parallel interfacing device between a Mac processor and a baseband processor and a method thereof.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

본 발명은, 상대적으로 저속으로 동작시킬 수 있고 버퍼의 크기를 최소화할 수 있는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치 및 그 방법을 제공하는데 그 목적이 있음.It is an object of the present invention to provide a parallel interfacing device and a method between a Mac processor and a baseband processor that can operate at a relatively low speed and minimize the size of a buffer.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

본 발명은, 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치에 있어서, 외부로부터 입력받은 MPDU 데이터의 길이 값(전송 길이 벡터)을 저장하기 위한 전송 길이 저장 수단; 외부로부터 입력받은 전송 레이트 값(전송 레이트 벡터)을 저장하기 위한 전송 레이트 저장 수단; 상기 전송 레이트 저장 수단으로부터 전달받은 전송 레이트 값에 따라 심볼당 전송할 데이터 수를 계산하여 인에이블 신호를 발생시키기 위한 심볼당 전송 데이터 비트수 생성 수단; 상기 맥 프로세서로부터의 송신 시작 신호에 의하여 동작을 시작하여 주사용 클럭을 카운팅하기 위한 클럭 카운팅 수단; 상기 클럭 카운팅 수단에서 발생된 신호에 따라 동작하여 OFDM 심볼 하나를 출력하는데 필요한 시간 간격으로 그 값을 증가시키기 위한 심볼 카운팅 수단; 상기 클럭 카운팅 수단, 상기 심볼 카운팅 수단, 및 상기 심볼당 전송 데이터 비트수 생성 수단에서 발생된 신호에 따라 송신 클럭을 발생시켜 상기 맥 프로세서로 전송하기 위한 송신 클럭 발생 수단; 상기 송신 클럭 발생 수단에서 발생시킨 송신 클럭을 카운팅하기 위한 송신 클럭 카운팅 수단; 상기 송신 클럭 카운팅 수단의 결과값과 전송 벡터를 통해 상기 전송 길이 저장 수단에 예약 저장된 전송 길이(MPDU의 길이)를 비교하여, 상기 송신 클럭 발생 수단의 동작을 정지시키기 위한 비교 수단; 상기 송신 클럭 발생 수단에서 전송한 송신 클럭에 따라 상기 맥 프로세서로부터 MPDU 데이터를 병렬로 전송받아 저장하기 위한 데이터 저장 수단; 및 상기 클럭 카운팅 수단, 상기 심볼 카운팅 수단, 및 상기 심볼당 전송 데이터 비트수 생성 수단에서 발생된 신호에 따라 상기 데이터 저장 수단을 제어하되, 입력된 전송 레이트에 의해서 계산된 심볼당 전송할 데이터 수에 해당하는 구간 만큼 쓰기 가능 신호를 발생시키고, 송신 클럭이 발생하는 것과 동기를 맞춰 상기 데이터 저장수단의 입력주소가 결정되도록 제어하기 위한 데이터 저장 제어 수단을 포함함.A parallel interfacing device between a Mac processor and a baseband processor, the apparatus comprising: transmission length storage means for storing a length value (transmission length vector) of MPDU data received from the outside; Transmission rate storage means for storing a transmission rate value (transmission rate vector) received from the outside; Transmission data bit number generation symbol per symbol for generating an enable signal by calculating the number of data to be transmitted per symbol according to the transmission rate value received from the transmission rate storage means; Clock counting means for starting an operation according to a transmission start signal from said Mac processor to count a clock for scanning; Symbol counting means for operating in accordance with the signal generated by the clock counting means and increasing the value at a time interval required to output one OFDM symbol; Transmission clock generating means for generating a transmission clock according to the signal generated by the clock counting means, the symbol counting means, and the transmission data bit number generating means per symbol and transmitting the same to the MAC processor; Transmission clock counting means for counting a transmission clock generated by said transmission clock generating means; Comparison means for stopping the operation of the transmission clock generating means by comparing the result value of the transmission clock counting means with the transmission length (length of the MPDU) reserved in the transmission length storage means through a transmission vector; Data storage means for receiving and storing MPDU data in parallel from the Mac processor according to the transmission clock transmitted from the transmission clock generation means; And controlling the data storage means according to a signal generated by the clock counting means, the symbol counting means, and the transmission data bit number generating means per symbol, and corresponding to the number of data to be transmitted per symbol calculated by the input transmission rate. And a data storage control means for generating a writable signal as much as an interval, and controlling the input address of the data storage means to be determined in synchronization with the generation of the transmission clock.

4. 발명의 중요한 용도4. Important uses of the invention

본 발명은, 베이스밴드 프로세서와 맥 프로세서를 포함하는 무선랜 시스템 등에 이용됨.The present invention is used in a wireless LAN system including a baseband processor and a Mac processor.

Description

맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치 및 그 방법{Parallel Data Interface between the baseband processor and MAC processor and method thereof} Parallel data interface between the baseband processor and MAC processor and method

본 발명은, 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치 및 그 방법에 관한 것으로, 더욱 상세하게는 무선랜 시스템에서 맥 프로세서와의 데이터 전달을 위한 베이스밴드 프로세서의 인터페이스에 있어서, 데이터 버스를 통한 병렬 인터페이스를 제공하여 상대적으로 저속으로 동작시킬 수 있고 버퍼의 크기를 최소화할 수 있는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치 및 그 방법에 관한 것이다.The present invention relates to a parallel interfacing device between a Mac processor and a baseband processor and a method thereof, and more particularly, in an interface of a baseband processor for data transfer with a Mac processor in a wireless LAN system, parallel over a data bus. The present invention relates to a parallel interfacing device between a Mac processor and a baseband processor that can provide an interface to operate at a relatively low speed and minimize a buffer size.

종래의 베이스밴드 프로세서와 맥 프로세서 간의 인터페이스는 직렬 인터페이스이며, 따라서 연속적으로 데이터가 송수신되는 인터페이스이다. 그런데, 현재와 같은 고속의 전송 레이트(Rate)를 지원하는 무선랜 시스템에서는 데이터 또한 고속으로 송수신됨을 의미하는데, 이와 같이 고속으로 송수신할 경우 상기 종래의 직렬 인터페이스는 안정성이 떨어지는 문제점이 있다. The interface between a conventional baseband processor and a Mac processor is a serial interface, and thus an interface through which data is continuously transmitted and received. By the way, in the present WLAN system that supports a high rate of transmission (Rate) means that the data is also transmitted and received at a high speed, the conventional serial interface has a problem of low stability when transmitting and receiving at a high speed.

또한, 연속적으로 데이터를 수신하는 직렬 인터페이스는, 직교주파수분할다중방식(Orthogonal Frequency Division Multiplexing ; OFDM)을 사용하여 병렬로 데이터를 전송하는 버스트 모뎀으로부터 데이터가 전달될 때, 최대 MPDU(Mac Prococol Data Unit) 길이 만큼의 데이터 버퍼가 필요하게 된다. 이것은 베이스밴드 프로세서의 성능 및 무선랜 시스템 전체의 성능을 저하시키게 된다.In addition, a serial interface that receives data continuously is a maximum of Mac Prococol Data Units when data is transferred from a burst modem that transmits data in parallel using Orthogonal Frequency Division Multiplexing (OFDM). This requires a data buffer of length. This will degrade the performance of the baseband processor and the overall WLAN system.

본 발명은, 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 상대적으로 저속으로 동작시킬 수 있고 버퍼의 크기를 최소화할 수 있는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치 및 그 방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems, and provides a parallel interfacing device and method between a Mac processor and a baseband processor that can operate at a relatively low speed and minimize the size of a buffer. There is this.

상기의 목적을 달성하기 위한 본 발명은, 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치에 있어서, 외부로부터 입력받은 MPDU(Mac Prococol Data Unit) 데이터의 길이 값(전송 길이 벡터)을 저장하기 위한 전송 길이 저장 수단; 외부로부터 입력받은 전송 레이트 값(전송 레이트 벡터)을 저장하기 위한 전송 레이트 저장 수단; 상기 전송 레이트 저장 수단으로부터 전달받은 전송 레이트 값에 따라 심볼당 전송할 데이터 수를 계산하여 인에이블 신호를 발생시키기 위한 심볼당 전송 데이터 비트수 생성 수단; 상기 맥 프로세서로부터의 송신 시작 신호에 의하여 동작을 시작하여 주사용 클럭을 카운팅하기 위한 클럭 카운팅 수단; 상기 클럭 카운팅 수단에서 발생된 신호에 따라 동작하여 직교 주파수 분할 다중(Orthogonal Frequency Division Multiplexing ; OFDM) 심볼 하나를 출력하는데 필요한 시간 간격으로 그 값을 증가시키기 위한 심볼 카운팅 수단; 상기 클럭 카운팅 수단, 상기 심볼 카운팅 수단, 및 상기 심볼당 전송 데이터 비트수 생성 수단에서 발생된 신호에 따라 송신 클럭을 발생시켜 상기 맥 프로세서로 전송하기 위한 송신 클럭 발생 수단; 상기 송신 클럭 발생 수단에서 발생시킨 송신 클럭을 카운팅하기 위한 송신 클럭 카운팅 수단; 상기 송신 클럭 카운팅 수단의 결과값과 전송 벡터를 통해 상기 전송 길이 저장 수단에 예약 저장된 전송 길이(MPDU의 길이)를 비교하여, 상기 송신 클럭 발생 수단의 동작을 정지시키기 위한 비교 수단; 상기 송신 클럭 발생 수단에서 전송한 송신 클럭에 따라 상기 맥 프로세서로부터 MPDU(Mac Prococol Data Unit) 데이터를 병렬로 전송받아 저장하기 위한 데이터 저장 수단; 및 상기 클럭 카운팅 수단, 상기 심볼 카운팅 수단, 및 상기 심볼당 전송 데이터 비트수 생성 수단에서 발생된 신호에 따라 상기 데이터 저장 수단을 제어하되, 입력된 전송 레이트에 의해서 계산된 심볼당 전송할 데이터 수에 해당하는 구간 만큼 쓰기 가능 신호를 발생시키고, 송신 클럭이 발생하는 것과 동기를 맞춰 상기 데이터 저장수단의 입력주소가 결정되도록 제어하기 위한 데이터 저장 제어 수단을 포함하여 이루어진 것을 특징으로 한다.In accordance with another aspect of the present invention, there is provided a parallel interfacing device between a Mac processor and a baseband processor, the transmission length for storing a length value (transmission length vector) of MPDU (Mac Prococol Data Unit) data received from the outside. Storage means; Transmission rate storage means for storing a transmission rate value (transmission rate vector) received from the outside; Transmission data bit number generation symbol per symbol for generating an enable signal by calculating the number of data to be transmitted per symbol according to the transmission rate value received from the transmission rate storage means; Clock counting means for starting an operation according to a transmission start signal from said Mac processor to count a clock for scanning; Symbol counting means for operating in accordance with a signal generated by the clock counting means and increasing the value at a time interval required to output one Orthogonal Frequency Division Multiplexing (OFDM) symbol; Transmission clock generating means for generating a transmission clock according to the signal generated by the clock counting means, the symbol counting means, and the transmission data bit number generating means per symbol and transmitting the same to the MAC processor; Transmission clock counting means for counting a transmission clock generated by said transmission clock generating means; Comparison means for stopping the operation of the transmission clock generating means by comparing the result value of the transmission clock counting means with the transmission length (length of the MPDU) reserved in the transmission length storage means through a transmission vector; Data storage means for receiving and receiving MPDU data in parallel from the Mac processor according to the transmission clock transmitted from the transmission clock generation means; And controlling the data storage means according to a signal generated by the clock counting means, the symbol counting means, and the transmission data bit number generating means per symbol, and corresponding to the number of data to be transmitted per symbol calculated by the input transmission rate. And a data storage control means for generating a writable signal as long as the interval, and controlling the input address of the data storage means to be determined in synchronization with the generation of the transmission clock.

한편, 본 발명은 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 방법에 있어서, 외부로부터 입력받은 전송 레이트(Rate) 벡터와 전송 길이 벡터를 전송 레이트 레지스터와 전송 길이 레지스터에 각각 저장하는 단계; 상기 맥 프로세서로부터 송신 시작 신호를 입력받아, 클럭 카운터, 심볼 카운터, 및 송신 클럭 카운터를 초기화하는 단계; 상기 클럭 카운터를 동작시키고, 상기 클럭 카운터의 값을 직교 주파수 분할 다중(Orthogonal Frequency Division Multiplexing ; OFDM) 심볼 구간에 해당하는 클럭 수와 비교하여, 그 결과에 따라 상기 심볼 카운터를 동작시키는 비교 단계; 송신 클럭 발생기가 상기 심볼 카운터, 상기 클럭 카운터, NDBPS 생성기, 및 비교기의 신호에 따라 송신 클럭을 발생/중지시키는 송신 클럭 발생/중지 단계; 및 상기 송신 클럭 발생기에서 발생한 송신 클럭을 상기 맥 프로세서에 전달하여 상기 맥 프로세서로부터 MPDU(Mac Prococol Data Unit) 데이터를 병렬로 전송받아 메모리 제어부의 제어에 의하여 메모리부에 저장하되, 입력된 전송 레이트에 의해서 계산된 심볼당 전송할 데이터 수에 해당하는 구간 만큼 상기 메모리 제어부에서 쓰기 가능 신호를 발생시키고, 송신 클럭이 발생하는 것과 동기를 맞춰 상기 메모리부의 입력주소가 결정되도록 제어하는 단계를 포함하여 이루어진 것을 특징으로 한다.The present invention provides a parallel interfacing method between a Mac processor and a baseband processor, the method comprising: storing a transmission rate vector and a transmission length vector received from an external device in a transmission rate register and a transmission length register, respectively; Receiving a transmission start signal from the Mac processor and initializing a clock counter, a symbol counter, and a transmission clock counter; Operating the clock counter, comparing a value of the clock counter with a clock number corresponding to an orthogonal frequency division multiplexing (OFDM) symbol interval, and operating the symbol counter according to the result; A transmit clock generation / stop step, wherein a transmit clock generator generates / stops a transmission clock in accordance with signals of the symbol counter, the clock counter, an N DBPS generator, and a comparator; And transmits the transmission clock generated by the transmission clock generator to the Mac processor, receives MPDU (Mac Prococol Data Unit) data in parallel from the Mac processor, and stores the data in a memory unit under the control of a memory controller. Generating a writable signal in the memory controller for a period corresponding to the number of data to be transmitted per symbol calculated by the control unit, and controlling the input address of the memory unit to be determined in synchronization with the generation of the transmission clock. It is done.

상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. The above objects, features and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명이 적용되는 베이스밴드 프로세서를 포함하는 무선랜 시스템의 구성예시도이다.1 is an exemplary configuration diagram of a WLAN system including a baseband processor to which the present invention is applied.

일반적으로, 무선랜 시스템은 크게 맥 프로세서(10), 베이스밴드 프로세서(11), 및 IF/RF부(12)를 포함하는데, 맥 프로세서(10)는 상위 계층과 물리적인 계층을 연결해 주며, 베이스밴드 프로세서(11)는 맥 프로세서(10)로부터 받은 데이터를 전송 가능한 형태로의 확장 변조, 동기 및 검파 과정을 처리하며, IF/RF부(12)는 중간주파수(IF : Intermediate Frequency)를 무선주파수(RF : Radio Frequency)로 변환시켜 준다. In general, a WLAN system generally includes a Mac processor 10, a baseband processor 11, and an IF / RF unit 12. The Mac processor 10 connects an upper layer and a physical layer. The band processor 11 processes extended modulation, synchronization, and detection processes in a form capable of transmitting data received from the Mac processor 10, and the IF / RF unit 12 converts an intermediate frequency (IF) into a radio frequency. Convert it to (RF: Radio Frequency).

이러한 무선랜 시스템의 송신 과정은 맥 프로세서(10)로부터 받은 MPDU(Mac Prococol Data Unit)를 베이스밴드 프로세서(11)에서 신호 처리한 후 IF/RF부(12)를 거쳐 안테나를 통해 송신한다. In the wireless LAN system, the base station processor 11 processes the MPDU (Mac Prococol Data Unit) received from the Mac processor 10 and transmits the signal through an antenna via the IF / RF unit 12.

다음으로, 수신과정은 안테나를 통해 수신된 신호를 IF/RF부(12)에서 베이스밴드 프로세서(11)에서 처리 가능한 디지털 형태로 변환하여 베이스밴드 프로세서(11)에 전달하고, 베이스밴드 프로세서(11)에서 신호 처리하여 MPDU(Mac Prococol Data Unit)의 형태로 맥 프로세서(10)에 전달한다. Next, the reception process converts the signal received through the antenna into a digital form that can be processed by the baseband processor 11 in the IF / RF unit 12 and transfers it to the baseband processor 11, the baseband processor 11 The signal is processed and transmitted to the Mac processor 10 in the form of an MPDU (Mac Prococol Data Unit).

도 2는 본 발명이 적용되는 베이스밴드 프로세서 송신부의 구성예시도이다.2 is an exemplary configuration diagram of a baseband processor transmitter to which the present invention is applied.

도 2에 도시된 바와 같이, 베이스밴드 프로세서의 송신부는 맥 프로세서(10)로부터 핸드쉐이킹 방식으로 MPDU(Mac Prococol Data Unit)를 전송 받는 송신 물리계층변환프로토콜(PLCP : Physical Layer Conversion Protocol) 제어부(21)와 신호처리 블록인 혼화기(22), 부호화기(23), 인터리버(24), 맵퍼(25) 및 역푸리에변환기(26), 프리앰플 생성기(27), 멀티플렉서(28), 및 보간필터(29)를 포함한다. As shown in FIG. 2, the transmitter of the baseband processor transmits a physical layer conversion protocol (PLCP) control unit 21 that receives a Mac Prococol Data Unit (MPDU) from the Mac processor 10 in a handshaking manner. ), A signal processing block, a mixer 22, an encoder 23, an interleaver 24, a mapper 25 and an inverse Fourier transformer 26, a preamp generator 27, a multiplexer 28, and an interpolation filter 29).

상기 송신 물리계층변환프로토콜(PLCP : Physical Layer Conversion Protocol) 제어부(21)는 맥 프로세서(10)의 매체접근제어계층(Media Access Control Layer) 데이터를 물리계층(Physical Layer) 데이터 형태로 변환시키고, 상기 데이터를 송신하기 위하여 제어신호를 생성하는 기능을 수행한다.The transmission physical layer conversion protocol (PLCP) control unit 21 converts the media access control layer (Media Access Control Layer) data of the Mac processor 10 into a physical layer data type, and It performs a function of generating a control signal to transmit data.

상기 프리앰블 생성기(27)는 송신 물리계층변환프로토콜(PLCP : Physical Layer Conversion Protocol) 제어부(21)로부터 제어 신호를 입력받아 프리앰블을 생성하고, 상기 생성된 프리앰블은 보간 필터(29)에 입력되어 수 클럭 이내에 송신 안테나를 통해서 전송되어진다. 또한, 프리앰블을 제외한 시그널 필드 및 데이터 필드에 해당하는 데이터는 일반적인 송신 신호처리 블록인 혼화기(22), 부호화기(23), 인터리버(24), 맵퍼(25), 역푸리에변환기(26) 등을 거쳐 상기 프리앰블 생성기(27)의 출력과 멀티플렉서(28)에서 멀티플렉싱되어 보간 필터(29)로 입력된다. The preamble generator 27 receives a control signal from a transmission physical layer conversion protocol (PLCP) control unit 21 to generate a preamble, and the generated preamble is input to an interpolation filter 29 to receive a plurality of clocks. Is transmitted via the transmit antenna within a few minutes. In addition, the data corresponding to the signal field and the data field excluding the preamble includes a mixer 22, an encoder 23, an interleaver 24, a mapper 25, an inverse Fourier transformer 26, and the like, which are general transmission signal processing blocks. The output of the preamble generator 27 and the multiplexer 28 are multiplexed and input to the interpolation filter 29.

도 3은 본 발명이 적용되는 맥 프로세서와 베이스밴드 프로세서 간의 인터페이스에 대한 일실시예 설명도이다.  3 is a diagram illustrating an embodiment of an interface between a Mac processor and a baseband processor to which the present invention is applied.

도 3에 도시된 바와 같이, 베이스밴드 프로세서(11)는 맥 프로세서(10)로부터 송신 시작 신호(TX_PE)를 받아서(301) 송신 모드로 전환하며, 전환이 완료되면 맥 프로세서(10)에 송신 준비 완료 신호(TX_RDY)를 전달하고(302) 송신 클럭을 발생시킨다(303). 그러면, 상기 송신 준비 완료 신호(TX_RDY)를 전달받은 맥 프로세서(10)는 상기 베이스밴드 프로세서(11)에서 발생된 송신 클럭을 이용하여 MPDU(Mac Prococol Data Unit) 데이터를 베이스밴드 프로세서(11)로 전송한다(304).As shown in FIG. 3, the baseband processor 11 receives the transmission start signal TX_PE from the Mac processor 10 (301), switches to the transmission mode, and prepares to transmit to the Mac processor 10 when the conversion is completed. The completion signal TX_RDY is transmitted (302) and a transmission clock is generated (303). Then, the Mac processor 10 receiving the transmission ready signal TX_RDY transmits MPDU data to the baseband processor 11 using the transmission clock generated by the baseband processor 11. Transmit (304).

도 4는 송신 물리계층변환프로토콜(PLCP : Physical Layer Conversion Protocol) 제어기 중 본 발명에 따른 병렬 인터페이싱 장치의 일실시예 구성도이다.4 is a block diagram of an embodiment of a parallel interfacing apparatus according to the present invention among a physical layer conversion protocol (PLCP) controller.

도 4에 도시된 바와 같이, 본 발명에 따른 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치는, 외부로부터 입력받은 MPDU(Mac Prococol Data Unit) 데이터의 전체 길이 값을 저장하기 위한 전송 길이 레지스터(404), 외부로부터 입력받은 전송 레이트 값을 저장하기 위한 전송 레이트 레지스터(401), 상기 전송 레이트 레지스터(401)로부터 전달받은 전송 레이트 값을 이용하여 심볼당 전송할 데이터 수(NDBPS : Number of Data Bits Per Symbol)를 계산하여 송신 클럭 발생기(407)와 메모리 제어부(406)에 인에이블 신호를 발생시키기 위한 NDBPS 생성기(402), 상기 맥 프로세서(10)로부터의 송신 시작 신호(301)에 의하여 동작을 시작하여 주사용 클럭을 카운팅하기 위한 클럭 카운터(403), 상기 클럭 카운터(403)에서 발생된 신호에 따라 동작하여 직교 주파수 분할 다중(Orthogonal Frequency Division Multiplexing ; OFDM) 심볼 하나를 출력하는데 필요한 시간 간격(예 : 4㎲)으로 그 값을 증가시키기 위한 심볼 카운터(405), 상기 클럭 카운터(403), 상기 심볼 카운터(405), 및 NDBPS 생성기(402)에서 발생된 신호에 따라 송신 클럭을 발생시켜 상기 맥 프로세서(10)로 전송하기 위한 송신 클럭 발생기(407), 상기 송신 클럭 발생기(407)에서 발생시킨 송신 클럭을 카운팅하기 위한 송신 클럭 카운터(410), 상기 송신 클럭 카운터(410)의 값과 상기 전송 길이 레지스터(404)의 값을 비교하여 상기 송신 클럭 발생기(407)의 동작을 정지시키기 위한 비교기(408), 상기 맥 프로세서(10)로부터 MPDU(Mac Prococol Data Unit) 데이터를 병렬로 전송받아 저장하기 위한 메모리부(409), 및 상기 클럭 카운터(403), 상기 심볼 카운터(405), 및 상기 NDBPS 생성기(402)에서 발생된 신호에 따라 상기 메모리부(409)를 제어하기 위한 메모리 제어부(406)를 포함한다.As shown in FIG. 4, a parallel interfacing device between a Mac processor and a baseband processor according to the present invention includes a transmission length register 404 for storing a total length value of MPDU (Mac Prococol Data Unit) data received from the outside. A transmission rate register 401 for storing a transmission rate value received from the outside and the number of data to be transmitted per symbol using the transmission rate value received from the transmission rate register 401 (N DBPS : Number of Data Bits Per Symbol N DBPS generator 402 for generating the enable signal to the transmission clock generator 407 and the memory control unit 406, and the operation is started by the transmission start signal 301 from the Mac processor 10. Orthogonal frequency division multiplexing by operating according to a signal generated by the clock counter 403 and the clock counter 403 for counting a scanning clock an onal frequency division multiplexing (OFDM) symbol counter 405, the clock counter 403, the symbol counter 405, and N for increasing the value by a time interval (e.g., 4 kHz) required to output one symbol. A transmission clock generator 407 for generating a transmission clock according to the signal generated by the DBPS generator 402 and transmitting it to the Mac processor 10, and a transmission for counting the transmission clock generated by the transmission clock generator 407. The comparator 408 and the Mac processor for stopping the operation of the transmit clock generator 407 by comparing a clock counter 410, a value of the transmit clock counter 410, and a value of the transfer length register 404. 10 is generated in the memory unit 409 for receiving and storing MPDU (Mac Prococol Data Unit) data in parallel, and the clock counter 403, the symbol counter 405, and the N DBPS generator 402. According to the signal It includes a memory controller 406 for controlling the group memory unit 409.

도 5는 종래 방법에 따른 맥 프로세서와 베이스밴드 프로세서 간의 직렬 인터페이스 신호의 타이밍도이다. 5 is a timing diagram of a serial interface signal between a Mac processor and a baseband processor according to a conventional method.

먼저, 맥 프로세서(10)로부터 송신 시작 신호(TX_PE)(501)를 수신한 베이스밴드 프로세서(11)는 송신 모드로 전환하여, 송신 모드 전환이 완료되면 상기 맥 프로세서(10)에게 송신 준비가 완료되었음을 알리는 송신 준비완료 신호(TX_RDY)(502)를 전송하고 송신 클럭을 발생시킨다. 그러면, 송신 준비완료 신호(TX_RDY)(502)를 전달받은 상기 맥 프로세서(10)는 상기 베이스밴드 프로세서(11)에서 발생된 송신 클럭(503)에 맞추어 MPDU(Mac Prococol Data Unit) 데이터(504)를 직렬로 1비트(bit)씩 베이스밴드 프로세서(11)로 전달한다.First, the baseband processor 11 that has received the transmission start signal (TX_PE) 501 from the Mac processor 10 switches to the transmission mode, and when the transmission mode switching is completed, the baseband processor 11 is ready to transmit to the Mac processor 10. A transmission ready signal (TX_RDY) 502 indicating that it is transmitted is transmitted, and a transmission clock is generated. Then, the Mac processor 10 that has received the transmission ready signal TX_RDY 502 receives MPDU (Mac Prococol Data Unit) data 504 in accordance with the transmission clock 503 generated by the baseband processor 11. Is transmitted serially to the baseband processor 11 by 1 bit.

도 6은 본 발명의 일실시예에 따른 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이스 신호의 타이밍도이다.6 is a timing diagram of a parallel interface signal between a Mac processor and a baseband processor according to an embodiment of the present invention.

먼저, 맥 프로세서(10)로부터 송신 시작 신호(TX_PE)(601)를 수신한 베이스밴드 프로세서(11)는 송신 모드로 전환하여, 송신 모드 전환이 완료되면 상기 맥 프로세서(10)에게 송신 준비가 완료되었음을 알리는 송신 준비완료 신호(TX_RDY)(602)를 전송하고, 송신 클럭(603)을 발생시킨다. 이 때, 발생되는 송신 클럭(603)은 MPDU(Mac Prococol Data Unit) 데이터(604) 전달을 위한 버스의 폭(8 bit)에 따라 결정되며, 버스의 폭은 조정될 수 있다.First, the baseband processor 11 which has received the transmission start signal (TX_PE) 601 from the Mac processor 10 switches to the transmission mode, and when the transmission mode switching is completed, the baseband processor 11 is ready to transmit to the Mac processor 10. The transmission ready signal (TX_RDY) 602 indicating that it is transmitted is transmitted, and a transmission clock 603 is generated. At this time, the generated transmission clock 603 is determined according to the width (8 bits) of the bus for transferring MPDU (Mac Prococol Data Unit) data 604, and the width of the bus may be adjusted.

상기 송신 준비완료 신호(TX_RDY)(602)를 전달받은 상기 맥 프로세서(10)는 상기 베이스밴드 프로세서(11)에서 발생된 송신 클럭(603)에 맞추어 MPDU(Mac Prococol Data Unit) 데이터(604)를 병렬로 8비트(bit)씩 베이스밴드 프로세서(11)로 전달한다.The Mac processor 10 receiving the transmission ready signal (TX_RDY) 602 transmits Mac Prococol Data Unit (MPDU) data 604 in accordance with the transmission clock 603 generated by the baseband processor 11. 8 bits are transmitted to the baseband processor 11 in parallel.

도 7은 본 발명의 일실시예에 따른 맥 프로세서와 베이스밴드 프로세서 간의의 병렬 인터페이싱 방법에 대한 흐름도이다.7 is a flowchart of a parallel interfacing method between a Mac processor and a baseband processor according to an embodiment of the present invention.

먼저, 입력받은 전송 레이트(Rate)와 전송 길이를 전송 레이트(Rate) 레지스터와 전송 길이 레지스터에 각각 저장한다(701). First, the received transmission rate and transmission length are stored in the transmission rate register and the transmission length register, respectively (701).

이후, 맥 프로세서(10)로부터 송신 시작 신호를 입력받으면 클럭 카운터(403), 심볼 카운터(405), 및 송신 클럭 카운터(410)를 초기화한다(702). Thereafter, upon receiving the transmission start signal from the Mac processor 10, the clock counter 403, the symbol counter 405, and the transmission clock counter 410 are initialized (702).

그러면, 클럭 카운터(403)가 먼저 동작하기 시작하고, 클럭 카운터(403)의 값을 OFDM 1-심볼 구간에 해당하는 클럭 수와 비교하여(703), 같아지면 심볼 카운터(405)가 동작하기 시작한다(704). 이 때, OFDM 1-심볼 구간에 해당하는 클럭 수는 40MHz 클럭을 사용하는 경우에는 160이고, 80MHz 클럭을 사용하는 경우에는 320이다. 또한, 다음 직교주파수분할다중(OFDM : Orthogonal Frequency Division Multiplexing) 심볼을 처리하기 위하여 클럭 카운터(403)를 다시 초기화시킨다(704).Then, the clock counter 403 starts to operate first, and compares the value of the clock counter 403 with the number of clocks corresponding to the OFDM 1-symbol interval (703), and when it is equal, the symbol counter 405 starts to operate. (704). In this case, the number of clocks corresponding to the OFDM 1-symbol interval is 160 when the 40 MHz clock is used and 320 when the 80 MHz clock is used. In addition, the clock counter 403 is re-initialized to process the next Orthogonal Frequency Division Multiplexing (OFDM) symbol (704).

상기 심볼 카운트는 각각의 직교주파수분할다중(OFDM : Orthogonal Frequency Division Multiplexing) 심볼의 출력 시간에 해당하는 4㎲마다 그 값을 증가시키는데 송신 시작 신호(TX_RDY)가 '1'인 구간 동안에 계속해서 동작한다. The symbol count is increased every 4 ms corresponding to the output time of each Orthogonal Frequency Division Multiplexing (OFDM) symbol. The symbol count continues to operate during the interval where the transmission start signal TX_RDY is '1'. .

이후, 맥 프로세서(10)로부터 MPDU(Mac Prococol Data Unit)를 전달받기 위하여 상기 심볼 카운터(405), 상기 클럭 카운터(403), NDBPS 생성기(402), 및 비교기의 신호에 따라 송신 클럭 발생기(407)에서 송신 클럭을 발생시킨다(705). 즉, 송신 클럭 발생기(407)는 클럭 카운터(403)에 맞추어 동작하며, 심볼 카운터(405)의 값에 따라 발생여부가 결정된다.Subsequently, in order to receive an MPDU (Mac Prococol Data Unit) from the Mac processor 10, a transmission clock generator (according to the signal of the symbol counter 405, the clock counter 403, the N DBPS generator 402, and the comparator) In step 407, a transmission clock is generated (705). That is, the transmission clock generator 407 operates in accordance with the clock counter 403, and whether or not the generation is determined according to the value of the symbol counter 405.

상기 송신 클럭 발생기(407)가 송신 클럭을 발생할 때에는 입력된 전송 레이트(Rate)에 따라 NDBPS 생성기(402)에서 계산된 심볼당 전송할 데이터 수(NDBPS : Number of Data Bits Per Symbol)를 참조하여 송신 클럭을 발생시킨다. 예를 들어, 데이터 전달을 위한 버스의 폭이 8 비트라면 심볼당 전송할 데이터 수(NDBPS : Number of Data Bits Per Symbol)를 8로 나눈 결과의 몫만큼 송신 클럭 발생기(407)가 동작 가능하도록 활성화시킨다.Referring to: (Number of Data Bits Per Symbol N DBPS) the transmit clock generator 407, the data can be sent per symbol calculated in the N DBPS generator 402 in accordance with the transmission rate (Rate) input when generating a transmit clock Generate a transmit clock. For example, if the bus width for data transfer is 8 bits, enable the transmit clock generator 407 to operate by the quotient of the result of dividing the number of data bits per symbol (N DBPS ) by eight. Let's do it.

그러면, 송신 클럭 발생기(407)는 송신 클럭이 하나 발생할 때마다 송신 클럭 카운터(410) 값을 증가시키고, 상기 송신 클럭 카운터(410)의 값과 전송 길이 레지스터(404)에 저장된 MPDU(Mac Prococol Data Unit)의 길이를 비교기(408)에서 비교하여(711) 두 값이 같아지면 송신 클럭 발생기(407)의 동작을 멈춘다. Then, the transmission clock generator 407 increases the value of the transmission clock counter 410 whenever one transmission clock occurs, and stores the value of the transmission clock counter 410 and the MPDU (Mac Prococol Data) stored in the transmission length register 404. The length of the unit) is compared by the comparator 408 (711), and when the two values are the same, the operation of the transmission clock generator 407 is stopped.

한편, 송신 클럭이 한번 발생할 때, 베이스밴드 프로세서에 8비트가 입력된다면, MPDU(Mac Prococol Data Unit) 데이터 또한 옥텟(octet)이므로 송신 클럭 카운터(410)와 MPDU(Mac Prococol Data Unit) 데이터의 길이는 그 단위가 같다. 만약, 데이터 전달을 위한 버스의 폭이 8비트가 아닌 경우에는 비교기가 복잡해질 수 있다. On the other hand, if 8 bits are input to the baseband processor when the transmission clock is generated once, the length of the transmission clock counter 410 and the Mac Prococol Data Unit (MPDU) data is also increased because the Mac Prococol Data Unit (MPDU) data is also octet. The units are the same. If the width of the bus for data transfer is not 8 bits, the comparator can be complicated.

이후, 상기 송신 클럭을 맥 프로세서에 전달하여 상기 송신 클럭에 따라 맥 프로세서로부터 MPDU(Mac Prococol Data Unit) 데이터를 병렬로 전송받아 메모리 제어부의 제어에 의하여 메모리부에 저장한다(706)Subsequently, the transmission clock is transmitted to the Mac processor and the MPDU data is transmitted in parallel from the Mac processor according to the transmission clock and stored in the memory unit under the control of the memory controller (706).

제 8 도는 본 발명의 일실시예에 따른 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치 중 메모리부와 메모리 제어부 간의 연결 신호의 타이밍도이다. 8 is a timing diagram of a connection signal between a memory unit and a memory controller in a parallel interfacing device between a Mac processor and a baseband processor according to an exemplary embodiment of the present invention.

우선, 입력된 전송 레이트(Rate)에 의해서 계산된 심볼당 전송할 데이터 수(NDBPS : Number of Data Bits Per Symbol)에 해당하는 구간 만큼 메모리 제어부(406)에서 쓰기 가능 신호(801)를 '1'로 발생시킨다. 또한, 송신 클럭이 발생하는 것과 동기를 맞춰서 메모리부(409)의 입력주소(802)가 결정되도록 제어하는데, 상기 메모리부입력주소(802)는 0부터 상기 메모리부입력주소(802)가 가질 수 있는 최대치까지 순환하면서 증가한다. 맥 프로세서(10)로부터 전달받은 MPDU(Mac Prococol Data Unit)는 상기 결정된 메모리부(409)의 해당 메모리부입력주소(804)에 저장된다.First, the writable signal 801 is set to '1' by the memory controller 406 by a section corresponding to the number of data bits per symbol (N DBPS ) calculated by the input transmission rate (Rate). To occur. In addition, the input unit 802 of the memory unit 409 is determined to be synchronized with the generation of the transmission clock. The memory unit input address 802 may be set from 0 to the memory unit input address 802. Increases as you cycle to maximum The MP Prococol Data Unit (MPDU) received from the Mac processor 10 is stored in the corresponding memory unit input address 804 of the determined memory unit 409.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the spirit of the present invention for those skilled in the art to which the present invention pertains. It is not limited by the drawings.

상기와 같이 본 발명은, 종래의 베이스밴드 프로세서와 맥 프로세서 간의 인터페이스가 직렬 인터페이스이기 때문에 발생되는 문제점을 보완하여, 병렬 인터페이스를 제공함으로써 고속의 데이터 전송을 하는 맥 프로세서와 베이스밴드 프로세서 간의 인터페이스에 있어서 상대적으로 저속의 안정적인 인터페이스를 제공할 수 있는 효과가 있다.As described above, the present invention solves the problem caused by the conventional interface between the baseband processor and the Mac processor is a serial interface, and provides an interface between the Mac processor and the baseband processor for high-speed data transmission by providing a parallel interface. There is an effect that can provide a relatively low speed stable interface.

또한, 본 발명은, 직교주파수분할다중방식(Orthogonal Frequency Division Multiplexing ; OFDM)을 사용하여 병렬로 데이터를 전송하는 버스트 모뎀으로부터 데이터가 전달될 때 베이스밴드 프로세서 내부에 구성되는 데이터 버퍼의 크기를 최소화함으로써, 메모리의 낭비를 막고 베이스밴드 프로세서의 성능 및 무선랜 시스템의 성능을 높일 수 있는 효과가 있다.In addition, the present invention provides a method for minimizing the size of a data buffer configured inside a baseband processor when data is transmitted from a burst modem that transmits data in parallel using Orthogonal Frequency Division Multiplexing (OFDM). In addition, it is possible to prevent the waste of memory and increase the performance of the baseband processor and the WLAN system.

도 1은 본 발명이 적용되는 베이스밴드 프로세서를 포함하는 무선랜 시스템의 구성예시도.1 is an exemplary configuration diagram of a WLAN system including a baseband processor to which the present invention is applied.

도 2는 본 발명이 적용되는 베이스밴드 프로세서 송신부의 구성예시도.2 is an exemplary configuration diagram of a baseband processor transmitter to which the present invention is applied.

도 3은 본 발명이 적용되는 맥 프로세서와 베이스밴드 프로세서 간의 인터페이스에 대한 일실시예 설명도.3 is a diagram illustrating an embodiment of an interface between a Mac processor and a baseband processor to which the present invention is applied.

도 4는 송신 물리계층변환프로토콜(PLCP : Physical Layer Conversion Protocol) 제어기 중 본 발명에 따른 병렬 인터페이싱 장치의 일실시예 구성도.4 is a block diagram of an embodiment of a parallel interfacing apparatus according to the present invention among a physical layer conversion protocol (PLCP) controller.

도 5는 종래 방법에 따른 맥 프로세서와 베이스밴드 프로세서 간의 직렬 인터페이스 신호의 타이밍도. 5 is a timing diagram of a serial interface signal between a Mac processor and a baseband processor according to a conventional method.

도 6은 본 발명의 일실시예에 따른 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이스 신호의 타이밍도.6 is a timing diagram of a parallel interface signal between a Mac processor and a baseband processor in accordance with an embodiment of the present invention.

도 7은 본 발명의 일실시예에 따른 맥 프로세서와 베이스밴드 프로세서 간의의 병렬 인터페이싱 방법에 대한 흐름도.7 is a flow diagram of a parallel interfacing method between a Mac processor and a baseband processor in accordance with an embodiment of the present invention.

도 8은 본 발명의 일실시예에 따른 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치 중 메모리부와 메모리 제어부 간의 연결 신호의 타이밍도.8 is a timing diagram of a connection signal between a memory unit and a memory controller in a parallel interfacing device between a Mac processor and a baseband processor according to one embodiment of the present invention;

* 도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawing

401 : 전송 레이트 레지스터 402 : NDBPS 생성기401: transfer rate register 402: N DBPS generator

403 : 클럭 카운터 404 : 전송 길이 레지스터403: clock counter 404: transmission length register

405 : 심볼 카운터 406 : 메모리 제어부405: symbol counter 406: memory control unit

407 : 송신 클럭 발생기 408 : 비교기407: transmit clock generator 408: comparator

409 : 메모리부 410 : 송신 클럭 카운터409: Memory 410: Transmission Clock Counter

Claims (8)

맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치에 있어서,In the parallel interface between the Mac processor and the baseband processor, 외부로부터 입력받은 MPDU(Mac Prococol Data Unit) 데이터의 길이 값(전송 길이 벡터)을 저장하기 위한 전송 길이 저장 수단;Transmission length storage means for storing a length value (transmission length vector) of MPDU (Mac Prococol Data Unit) data received from the outside; 외부로부터 입력받은 전송 레이트 값(전송 레이트 벡터)을 저장하기 위한 전송 레이트 저장 수단;Transmission rate storage means for storing a transmission rate value (transmission rate vector) received from the outside; 상기 전송 레이트 저장 수단으로부터 전달받은 전송 레이트 값에 따라 심볼당 전송할 데이터 수를 계산하여 인에이블 신호를 발생시키기 위한 심볼당 전송 데이터 비트수 생성 수단;Transmission data bit number generation symbol per symbol for generating an enable signal by calculating the number of data to be transmitted per symbol according to the transmission rate value received from the transmission rate storage means; 상기 맥 프로세서로부터의 송신 시작 신호에 의하여 동작을 시작하여 주사용 클럭을 카운팅하기 위한 클럭 카운팅 수단; Clock counting means for starting an operation according to a transmission start signal from said Mac processor to count a clock for scanning; 상기 클럭 카운팅 수단에서 발생된 신호에 따라 동작하여 직교 주파수 분할 다중(Orthogonal Frequency Division Multiplexing ; OFDM) 심볼 하나를 출력하는데 필요한 시간 간격으로 그 값을 증가시키기 위한 심볼 카운팅 수단;Symbol counting means for operating in accordance with a signal generated by the clock counting means and increasing the value at a time interval required to output one Orthogonal Frequency Division Multiplexing (OFDM) symbol; 상기 클럭 카운팅 수단, 상기 심볼 카운팅 수단, 및 상기 심볼당 전송 데이터 비트수 생성 수단에서 발생된 신호에 따라 송신 클럭을 발생시켜 상기 맥 프로세서로 전송하기 위한 송신 클럭 발생 수단;Transmission clock generating means for generating a transmission clock according to the signal generated by the clock counting means, the symbol counting means, and the transmission data bit number generating means per symbol and transmitting the same to the MAC processor; 상기 송신 클럭 발생 수단에서 발생시킨 송신 클럭을 카운팅하기 위한 송신 클럭 카운팅 수단;Transmission clock counting means for counting a transmission clock generated by said transmission clock generating means; 상기 송신 클럭 카운팅 수단의 결과값과 전송 벡터를 통해 상기 전송 길이 저장 수단에 예약 저장된 전송 길이(MPDU의 길이)를 비교하여, 상기 송신 클럭 발생 수단의 동작을 정지시키기 위한 비교 수단;Comparison means for stopping the operation of the transmission clock generating means by comparing the result value of the transmission clock counting means with the transmission length (length of the MPDU) reserved in the transmission length storage means through a transmission vector; 상기 송신 클럭 발생 수단에서 전송한 송신 클럭에 따라 상기 맥 프로세서로부터 MPDU(Mac Prococol Data Unit) 데이터를 병렬로 전송받아 저장하기 위한 데이터 저장 수단; 및Data storage means for receiving and receiving MPDU data in parallel from the Mac processor according to the transmission clock transmitted from the transmission clock generation means; And 상기 클럭 카운팅 수단, 상기 심볼 카운팅 수단, 및 상기 심볼당 전송 데이터 비트수 생성 수단에서 발생된 신호에 따라 상기 데이터 저장 수단을 제어하되, 입력된 전송 레이트에 의해서 계산된 심볼당 전송할 데이터 수에 해당하는 구간 만큼 쓰기 가능 신호를 발생시키고, 송신 클럭이 발생하는 것과 동기를 맞춰 상기 데이터 저장수단의 입력주소가 결정되도록 제어하기 위한 데이터 저장 제어 수단 The data storage means is controlled according to a signal generated by the clock counting means, the symbol counting means, and the transmission data bit number generating means per symbol, and corresponds to the number of data to be transmitted per symbol calculated by the input transmission rate. Data storage control means for generating a writeable signal for each section and controlling the input address of the data storage means to be determined in synchronization with the generation of the transmission clock; 을 포함하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치.Parallel interfacing device between the Mac processor and the baseband processor including a. 제 1 항에 있어서,The method of claim 1, 상기 클럭 카운팅 수단은,The clock counting means, 상기 클럭 카운팅 수단의 값을 직교 주파수 분할 다중(Orthogonal Frequency Division Multiplexing ; OFDM) 심볼 구간에 해당하는 클럭 수와 비교하여 같아지면 초기화시킨 후 동작하는 것을 특징으로 하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치.A parallel interfacing device between the Mac processor and the baseband processor, wherein the clock counting means is initialized when the value of the clock counting means is equal to the number of clocks corresponding to an orthogonal frequency division multiplexing (OFDM) symbol interval. . 제 1 항에 있어서, The method of claim 1, 상기 송신 클럭 발생수단은, The transmission clock generating means, 상기 맥 프로세서로부터의 MPDU(Mac Prococol Data Unit) 데이터 전송을 위한 버스의 폭(비트수)에 따라 송신 클럭의 발생을 조정하는 것을 특징으로 하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치.And controlling generation of a transmission clock according to a width (number of bits) of a bus for transferring MP Prococol Data Unit (MPDU) data from the Mac processor. 제 1 항에 있어서,The method of claim 1, 상기 비교 수단은,The comparison means, 상기 송신 클럭 카운팅 수단의 값과 상기 전송 길이 저장 수단의 값을 비교하여, 두 값이 같으면, 상기 송신 클럭 발생 수단의 동작을 정지시키는 것을 특징으로 하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치.And comparing the value of the transmission clock counting means with the value of the transmission length storing means, and if the two values are the same, stopping the operation of the transmission clock generating means. 제 1 항에 있어서,The method of claim 1, 상기 데이터 저장 제어 수단은,The data storage control means, 상기 데이터 저장 수단에 상기 맥 프로세서로부터 전달받은 MPDU(Mac Prococol Data Unit) 데이터를 저장시키기 위하여, 상기 송신 클럭 발생 수단에서 발생한 송신 클럭에 따라 0부터 상기 데이터 저장 수단이 가질 수 있는 최대치까지 순환하면서 상기 데이터 저장 수단의 주소를 결정하는 것을 특징으로 하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치.In order to store MPDU (Mac Prococol Data Unit) data received from the Mac processor in the data storage means, the cycle is cycled from 0 to the maximum value that the data storage means can have according to the transmission clock generated by the transmission clock generation means. Parallel interfacing device between Mac processor and baseband processor, characterized in that the address of the data storage means is determined. 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 방법에 있어서,In the parallel interface method between the Mac processor and the baseband processor, 외부로부터 입력받은 전송 레이트(Rate) 벡터와 전송 길이 벡터를 전송 레이트 레지스터와 전송 길이 레지스터에 각각 저장하는 단계; Storing a transmission rate vector and a transmission length vector received from an external device in a transmission rate register and a transmission length register, respectively; 상기 맥 프로세서로부터 송신 시작 신호를 입력받아, 클럭 카운터, 심볼 카운터, 및 송신 클럭 카운터를 초기화하는 단계; Receiving a transmission start signal from the Mac processor and initializing a clock counter, a symbol counter, and a transmission clock counter; 상기 클럭 카운터를 동작시키고, 상기 클럭 카운터의 값을 직교 주파수 분할 다중(Orthogonal Frequency Division Multiplexing ; OFDM) 심볼 구간에 해당하는 클럭 수와 비교하여, 그 결과에 따라 상기 심볼 카운터를 동작시키는 비교 단계; Operating the clock counter, comparing a value of the clock counter with a clock number corresponding to an orthogonal frequency division multiplexing (OFDM) symbol interval, and operating the symbol counter according to the result; 송신 클럭 발생기가 상기 심볼 카운터, 상기 클럭 카운터, NDBPS 생성기, 및 비교기의 신호에 따라 송신 클럭을 발생/중지시키는 송신 클럭 발생/중지 단계; 및A transmit clock generation / stop step, wherein a transmit clock generator generates / stops a transmission clock in accordance with signals of the symbol counter, the clock counter, an N DBPS generator, and a comparator; And 상기 송신 클럭 발생기에서 발생한 송신 클럭을 상기 맥 프로세서에 전달하여 상기 맥 프로세서로부터 MPDU(Mac Prococol Data Unit) 데이터를 병렬로 전송받아 메모리 제어부의 제어에 의하여 메모리부에 저장하되, 입력된 전송 레이트에 의해서 계산된 심볼당 전송할 데이터 수에 해당하는 구간 만큼 상기 메모리 제어부에서 쓰기 가능 신호를 발생시키고, 송신 클럭이 발생하는 것과 동기를 맞춰 상기 메모리부의 입력주소가 결정되도록 제어하는 단계The transmit clock generated by the transmit clock generator is transmitted to the Mac processor, and the MP processor (MPDU) data is transmitted in parallel from the Mac processor and stored in the memory unit under the control of a memory controller, Generating a writable signal by the memory controller for a period corresponding to the calculated number of data to be transmitted per symbol, and controlling the input address of the memory unit to be determined in synchronization with the generation of a transmission clock; 를 포함하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 방법.Parallel interfacing method between the Mac processor and the baseband processor comprising a. 제 6 항에 있어서 The method of claim 6 상기 비교 단계는,The comparing step, 상기 클럭 카운터를 동작시키는 단계;Operating the clock counter; 상기 클럭 카운터의 값을 직교 주파수 분할 다중(Orthogonal Frequency Division Multiplexing ; OFDM) 심볼 구간에 해당하는 클럭 수와 비교하는 단계; 및Comparing the value of the clock counter with the number of clocks corresponding to an orthogonal frequency division multiplexing (OFDM) symbol period; And 상기 비교 결과가 같아지면 심볼 카운터를 동작시키기 시작하고, 클럭 카운터를 초기화시킨 후 다시 동작시키는 단계Starting the symbol counter when the comparison result is the same, initializing the clock counter, and then operating the symbol counter again. 를 포함하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 방법.Parallel interfacing method between the Mac processor and the baseband processor comprising a. 제 6 항 또는 제 7 항에 있어서The method according to claim 6 or 7, 상기 송신 클럭 발생/중지 단계는,The transmission clock generation / stop step, 상기 심볼 카운터와 상기 클럭 카운터와 상기 NDBPS 생성기의 신호에 따라 상기 송신 클럭 발생기에서 송신 클럭을 발생시키는 단계;Generating a transmit clock in the transmit clock generator in accordance with the signal of the symbol counter, the clock counter, and the N DBPS generator; 상기 발생한 송신 클럭의 수를 카운팅하기 위하여 송신 클럭 카운터 값을 증가시키는 단계; Incrementing a transmit clock counter value to count the number of transmit clocks that have occurred; 비교기에서 상기 송신 클럭 카운터의 값을 전송 길이 레지스터의 값과 비교하는 단계; 및Comparing, at a comparator, a value of the transmit clock counter with a value of a transfer length register; And 상기 비교 결과, 같을 경우 송신 클럭 발생기의 동작을 중단시키는 단계 Stopping the operation of the transmission clock generator if the comparison result is the same; 를 포함하는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 방법.Parallel interfacing method between the Mac processor and the baseband processor comprising a.
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