KR100485181B1 - a contact structure for interconnecting multi-level wires and a method for forming the same - Google Patents
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Abstract
먼저, 반도체 소자 또는 배선 또는 전극이 형성되어 있는 반도체 기판의 상부에 제1 절연막과 제2 절연막을 적층하고, 제2 절연막을 등방성으로 식각하여 제2 절연막의 측벽이 측 방향으로 파인 모양을 가지도록 개구부를 형성한다. 이어, 제1 및 제2 절연막을 덮는 제3 절연막을 적층한다. 이때, 제3 절연막을 적층하더라도 개구부 중에서 제2 절연막이 측 방향으로 오목하게 파인 부분에는 제3 절연막이 채워지지 않아 제2 절연막과 제3 절연막 사이에는 보이드가 만들어진다. 이어, 제3 절연막 평탄화하고, 마스크를 이용한 사진 식각 공정으로 패터닝하여 제1 및 제3 절연막을 식각하여 접촉구를 형성한다. 이어, 기판의 상부에 구리 등과 같이 낮은 비저항을 가지는 도전 물질을 적층하여 접촉구에 도전 물질을 채우고, 화학 기계적 연마 공정을 통하여 제3 절연막의 표면이 드러날 때까지 연마하여 도전층을 완성한다. First, the first insulating film and the second insulating film are stacked on the semiconductor substrate on which the semiconductor element or the wiring or the electrode is formed, and the second insulating film is isotropically etched so that the sidewalls of the second insulating film are dug in the lateral direction. Form an opening. Next, a third insulating film covering the first and second insulating films is laminated. At this time, even when the third insulating film is stacked, the third insulating film is not filled in the portion in which the second insulating film is concave in the lateral direction, so that a void is formed between the second insulating film and the third insulating film. Next, the third insulating film is planarized and patterned by a photolithography process using a mask to etch the first and third insulating films to form contact holes. Subsequently, a conductive material having a low specific resistance, such as copper, is laminated on the substrate to fill the contact hole with a conductive material, and the conductive layer is completed by polishing until the surface of the third insulating film is exposed through a chemical mechanical polishing process.
Description
본 발명은 다층 배선의 접촉(contact) 구조 및 그 형성 방법에 관한 것으로서, 보다 상세하게는 서로 다른 층에 위치하는 실리콘 기판과 배선, 또는 배선과 배선을 비아 홀(via hole)을 통하여 전기적으로 연결시켜 주기 위한 배선의 접촉 구조 및 그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a contact structure of a multi-layered wiring and a method of forming the same. More particularly, a silicon substrate and a wiring located on different layers, or an electrical connection between the wiring and the wiring through via holes. The contact structure of wiring and the formation method thereof are provided.
최근, 반도체 집적회로가 고집적화 됨에 따라 제한된 면적 내에서 배선과 배선을 효과적으로 연결하는 방법들이 제시되고 있다. 그 중, 집적 회로에서의 배선을 다층화하는 다층 배선 방법이 주로 사용되고 있는데, 반도체 소자간에 배선이 통과되는 공간을 고려할 필요가 없기 때문에 반도체 소자의 크기를 작게 가져갈 수 있다. 이러한 다층 배선 구조에서는 각 층 간에 존재하는 접촉 또는 비아의 수가 매우 많으며, 이들은 서로 도통하므로, 아주 낮은 접촉 저항값을 가지는 것이 요구된다. 또한, 접촉부에서 서로 이웃하는 배선 사이에서 발생하는 기생 용량 또는 신호 간섭을 최소화하기 위해 접촉 구조를 가지는 절연막은 낮은 유전율을 가지는 절연 물질로 서로 이웃하는 배선 사이에 채우는 것이 바람직하다.Recently, as semiconductor integrated circuits are highly integrated, methods for effectively connecting wirings and wirings within a limited area have been proposed. Among them, a multilayer wiring method for multilayering wiring in an integrated circuit is mainly used. Since it is not necessary to consider a space through which wiring passes between semiconductor elements, the size of the semiconductor element can be reduced. In such a multi-layered wiring structure, the number of contacts or vias existing between the layers is very large, and they are connected to each other, and therefore, it is required to have a very low contact resistance value. In addition, in order to minimize parasitic capacitance or signal interference occurring between wirings adjacent to each other at the contact portion, the insulating film having a contact structure is preferably filled with insulating materials having a low dielectric constant between the wirings adjacent to each other.
본 발명은 서로 이웃하는 배선 사이에서 발생하는 기생 용량 또는 신호 간섭을 최소화할 수 있는 접촉 구조 및 그 제조 방법을 제공하는 것이다.The present invention provides a contact structure and a method of manufacturing the same that can minimize parasitic capacitance or signal interference occurring between adjacent wirings.
이러한 과제를 해결하기 위해서, 본 발명에 따른 다층 배선의 접촉 구조 형성 방법에서는 서로 이웃하는 배선 사이의 절연막에 보이드(void)를 형성한다.In order to solve this problem, in the method for forming a contact structure of a multilayer wiring according to the present invention, voids are formed in an insulating film between adjacent wirings.
더욱 상세하게는, 우선 반도체 기판의 상부에 제1 및 제2 절연막을 차례로 적층한 다음, 제2 절연막을 등방성 식각으로 패터닝하여 측 방향으로 오목하게 파인 측벽을 가지는 개구부를 형성한다. 이어, 개구부 및 상기 제2 절연막의 상부에 제3 절연막을 적층하여 측벽의 일부로 정의되는 보이드(void)를 형성하고, 제3 절연막을 평탄화한다. 이어, 제1 및 제3 절연막을 패터닝하여 보이드에 인접하게 반도체 기판을 드러내는 접촉구를 형성한 다음, 접촉구를 통하여 반도체 기판과 전기적으로 연결되는 도전층을 형성한다.More specifically, first, the first and second insulating films are sequentially stacked on the semiconductor substrate, and then the second insulating film is patterned by isotropic etching to form openings having sidewalls recessed in the lateral direction. Next, a third insulating film is stacked over the opening and the second insulating film to form a void defined as a part of the sidewall, and the third insulating film is planarized. Subsequently, the first and third insulating layers are patterned to form contact holes exposing the semiconductor substrate adjacent to the voids, and then a conductive layer electrically connected to the semiconductor substrate is formed through the contact holes.
이때, 제1 및 제3 절연막으로 정의되는 접촉구의 측벽은 계단 모양으로 형성하는 것이 바람직하며, 도전층은 구리로 형성하는 것이 바람직하다.At this time, the sidewalls of the contact holes defined by the first and third insulating films are preferably formed in a step shape, and the conductive layer is preferably formed of copper.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.
이제 본 발명의 실시예에 따른 반도체 소자 분리를 위한 얕은 트렌치의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a method of manufacturing a shallow trench for semiconductor device isolation according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
우선, 도 1을 참조하여 본 발명의 실시예에 따른 다층 배선의 접촉 구조에 대하여 구체적으로 설명하기로 한다.First, a contact structure of a multilayer wiring according to an exemplary embodiment of the present invention will be described in detail with reference to FIG. 1.
도 1은 본 발명의 실시예에 따른 다층 배선의 접촉 구조를 도시한 단면도이다.1 is a cross-sectional view showing a contact structure of a multilayer wiring according to an embodiment of the present invention.
도 1에서 보는 바와 같이, 반도체 소자 또는 이와 전기적으로 연결되어 있는 전극 또는 배선이 형성되어 있는 기판(10)의 상부에 제1 절연막(20), 제2 절연막(30) 및 제3 절연막(40)이 형성되어 있다. 제1 내지 제3 절연막(20, 30, 40)으로 이루어진 층간 절연막에는 기판(10)에 형성되어 있는 반도체 소자 또는 이와 전기적으로 연결되어 있는 전극 또는 배선의 일부를 드러내는 접촉구를 가지고 있으며, 접촉구에는 도전층(50)이 형성되어 있다. 여기서, 제2 절연막(30)은 제1 절연막(20)의 상부에 위치하며, 제1 절연막(20)의 상부에서 도전층(50)의 둘레에는 제3 절연막으로 채워져 있으며, 도전층(50)의 양쪽 제3 절연막(40)과 제2 절연막(30) 사이에는 보이드(void, 45)가 형성되어 있다. 이때, 제3 절연막(40)의 접촉구는 제1 절연막(20)의 접촉구보다 넓은 단면적을 가지고 있어, 도전층(50)이 채워진 층간 절연막(20, 30, 40)의 접촉구는 계단 모양의 측벽으로 정의된다.As shown in FIG. 1, a first insulating film 20, a second insulating film 30, and a third insulating film 40 are formed on a semiconductor device or a substrate 10 having electrodes or wires electrically connected thereto. Is formed. The interlayer insulating film formed of the first to third insulating films 20, 30, and 40 has a contact hole that exposes a semiconductor element formed on the substrate 10, or a part of an electrode or wiring electrically connected thereto. The conductive layer 50 is formed in this. Here, the second insulating film 30 is positioned above the first insulating film 20, and is filled with a third insulating film around the conductive layer 50 on the upper portion of the first insulating film 20, and the conductive layer 50 is formed. A void 45 is formed between both the third insulating film 40 and the second insulating film 30. In this case, the contact hole of the third insulating film 40 has a larger cross-sectional area than the contact hole of the first insulating film 20, and the contact holes of the interlayer insulating films 20, 30, and 40 filled with the conductive layer 50 are stepped sidewalls. Is defined.
그러면, 이러한 본 발명의 실시예에 따른 다층 배선의 접촉 구조의 제조 방법을 도 1 및 도 2a 내지 도 2e를 참조하여 구체적으로 설명하기로 한다.Then, the method of manufacturing the contact structure of the multilayer wiring according to the embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2A to 2E.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 다층 배선의 접촉 형성 방법을 그 공정 순서에 따라 도시한 단면도이다.2A to 2E are cross-sectional views showing a method for forming a contact of a multilayer wiring according to an embodiment of the present invention in the order of their processes.
먼저, 도 2a에서 보는 바와 같이, 반도체 소자 또는 배선 또는 전극이 형성되어 있는 반도체 기판(10)의 상부에 제1 절연막(20)과 제2 절연막(30)을 화학 기상 증착 등의 방법을 통하여 절연 물질을 적층하여 형성한다. 이어, 마스크를 이용한 사진 식각 공정으로 제2 절연막(30)을 식각하여 제2 절연막(30)에 제1 절연막(20)을 드러내는 개구부(31)를 형성한다. 이때, 식각 방법은 등방성으로 진행할 수 있으면 습식 또는 건식 식각 모두를 적용할 수 있다. 이렇게 등방성으로 식각을 진행하면 도면에서 보는 바와 같이, 제2 절연막(30)은 언더 컷 구조를 식각되며, 개구부(31)는 측벽은 측 방향으로 오목하게 파인 모양을 가지게 된다.First, as shown in FIG. 2A, the first insulating film 20 and the second insulating film 30 are insulated from each other on the semiconductor substrate 10 on which the semiconductor element, the wiring, or the electrode are formed by chemical vapor deposition. It is formed by stacking materials. Subsequently, the second insulating film 30 is etched by a photolithography process using a mask to form an opening 31 exposing the first insulating film 20 in the second insulating film 30. In this case, the etching method may be applied to both wet or dry etching if it can proceed isotropically. When the etching is performed in an isotropic manner, as shown in the drawing, the second insulating film 30 is etched the undercut structure, and the opening 31 has a shape in which the side wall is concave in the lateral direction.
이어, 도 2b에서 보는 바와 같이, 반도체 기판(10)의 상부에 제1 및 제2 절연막(20, 30)을 덮는 제3 절연막(40)을 적층한다. 이때, 제3 절연막(40)을 적층하더라도 개구부(31) 중에서 제2 절연막(30)이 측 방향으로 오목하게 파인 부분에는 제3 절연막(40)이 채워지지 않아 개구부(31) 양쪽의 제2 절연막(30)과 제3 절연막(40) 사이에는 보이드(45)가 만들어진다. Subsequently, as shown in FIG. 2B, a third insulating film 40 covering the first and second insulating films 20 and 30 is stacked on the semiconductor substrate 10. At this time, even if the third insulating film 40 is stacked, the third insulating film 40 is not filled in the portion in which the second insulating film 30 is concave in the lateral direction, so that the second insulating film on both sides of the opening 31 is not formed. A void 45 is formed between the 30 and the third insulating film 40.
이어, 도 2c에서 보는 바와 같이, 기계화학적 연마(Chemical Mechanical Polishing : CMP) 공정으로 제3 절연막(40)을 깎아 제3 절연막(40)의 표면을 평탄하게 한다. 이때, 보이드(45)가 드러나지 않도록 제2 절연막(30)이 드러나지 않도록 한다.Subsequently, as shown in FIG. 2C, the surface of the third insulating film 40 is flattened by cutting the third insulating film 40 by a chemical mechanical polishing (CMP) process. At this time, the second insulating film 30 is not exposed so that the voids 45 are not exposed.
이어, 도 2d에서 보는 바와 같이, 마스크를 이용한 사진 식각 공정으로 패터닝하여 제1 내지 제3 절연막(20, 30, 40)으로 이루어진 층간 절연막을 패터닝하여 반도체 기판(10)에 형성된 반도체 소자 또는 배선 또는 전극 일부를 드러내는 접촉구(41)를 형성한다. 여기서, 접촉구(41)는 보이드(45)의 사이에 위치하도록 패터닝하며, 이때에도 보이드(45)가 드러나지 않도록 제1 및 제3 절연막(20, 40)만을 식각한다.Subsequently, as shown in FIG. 2D, a semiconductor device or wiring formed on the semiconductor substrate 10 by patterning an interlayer insulating film made of the first to third insulating films 20, 30, and 40 by patterning by a photolithography process using a mask, or A contact hole 41 exposing a part of the electrode is formed. Here, the contact hole 41 is patterned to be positioned between the voids 45, and only the first and third insulating layers 20 and 40 are etched so that the voids 45 are not exposed.
이어, 도 2e에서 보는 바와 같이, 다시 마스크를 이용한 사진 식각 공정으로 제1 내지 제3 절연막(20, 30, 40)으로 이루어진 층간 절연막을 패터닝하여 반도체 기판(10) 일부를 드러내는 접촉구(41)를 보다 넓게 확장한다. 이때에도 보이드(45)가 드러나지 않도록 제2 절연막(30)이 드러나지 않도록 한다. 여기서, 접촉구(41)를 정의하는 제1 및 제3 절연막(20, 40)의 측벽은 계단 모양을 가진다.Subsequently, as shown in FIG. 2E, the contact hole 41 exposing a portion of the semiconductor substrate 10 by patterning an interlayer insulating layer made of the first to third insulating layers 20, 30, and 40 by a photolithography process using a mask again. Expand more widely. At this time, the second insulating film 30 is not exposed so that the voids 45 are not exposed. Here, the sidewalls of the first and third insulating films 20 and 40 defining the contact hole 41 have a step shape.
이어, 도 1에서 보는 바와 같이, 기판(10)의 상부에 구리 등과 같이 낮은 비저항을 가지는 도전 물질을 적층하여 접촉구(41)에 도전 물질을 채우고, 화학 기계적 연마 공정을 통하여 제3 절연막(40)의 표면이 드러날 때까지 연마하여 도전층(50)을 완성한다. Subsequently, as shown in FIG. 1, a conductive material having a low resistivity, such as copper, is stacked on the substrate 10 to fill the contact material 41 with a conductive material, and the third insulating film 40 is formed through a chemical mechanical polishing process. The conductive layer 50 is completed by polishing until the surface of the substrate is exposed.
이상에서와 같이, 본 발명의 다층 배선의 접촉 구조 및 그 제조 방법에서는 서로 이웃하는 접촉부 사이에 보이드를 배치하여 서로 이웃하는 도전층 사이에 채워진 절연막의 유전율을 최소화할 수 있다. 따라서, 서로 이웃하는 도전층 사이에 발생하는 기생 용량을 최소화할 수 있으며, 도전층을 통하여 전달되는 신호에 대한 간섭 현상을 최소화할 수 있어 반도체 소자의 특성을 확보할 수 있다.As described above, in the contact structure of the multi-layered wiring of the present invention and a method of manufacturing the same, the dielectric constant of the insulating film filled between adjacent conductive layers can be minimized by disposing voids between adjacent contact portions. Therefore, parasitic capacitances generated between adjacent conductive layers can be minimized, and interference phenomena for signals transmitted through the conductive layers can be minimized, thereby securing characteristics of semiconductor devices.
도 1은 본 발명의 실시예에 따른 다층 배선의 접촉 구조를 도시한 단면도이고,1 is a cross-sectional view showing a contact structure of a multilayer wiring according to an embodiment of the present invention,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 다층 배선의 접촉 구조 형성 방법을 그 공정 순서에 따라 도시한 단면도이다.2A to 2E are cross-sectional views illustrating a method for forming a contact structure of a multilayer wiring according to an embodiment of the present invention in the order of their processes.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR10-2002-0083417A KR100485181B1 (en) | 2002-12-24 | 2002-12-24 | a contact structure for interconnecting multi-level wires and a method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0083417A KR100485181B1 (en) | 2002-12-24 | 2002-12-24 | a contact structure for interconnecting multi-level wires and a method for forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040056835A KR20040056835A (en) | 2004-07-01 |
| KR100485181B1 true KR100485181B1 (en) | 2005-04-22 |
Family
ID=37349466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR10-2002-0083417A KR100485181B1 (en) | 2002-12-24 | 2002-12-24 | a contact structure for interconnecting multi-level wires and a method for forming the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100485181B1 (en) |
-
2002
- 2002-12-24 KR KR10-2002-0083417A patent/KR100485181B1/en not_active IP Right Cessation
Also Published As
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|---|---|
| KR20040056835A (en) | 2004-07-01 |
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