KR100457744B1 - Sub word line structure using sub word line pull-down driver structure instead of sub word line driver structure - Google Patents

Sub word line structure using sub word line pull-down driver structure instead of sub word line driver structure Download PDF

Info

Publication number
KR100457744B1
KR100457744B1 KR1019970081393A KR19970081393A KR100457744B1 KR 100457744 B1 KR100457744 B1 KR 100457744B1 KR 1019970081393 A KR1019970081393 A KR 1019970081393A KR 19970081393 A KR19970081393 A KR 19970081393A KR 100457744 B1 KR100457744 B1 KR 100457744B1
Authority
KR
South Korea
Prior art keywords
word line
pull
sub word
sub
signal
Prior art date
Application number
KR1019970081393A
Other languages
Korean (ko)
Other versions
KR19990061139A (en
Inventor
이승현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019970081393A priority Critical patent/KR100457744B1/en
Publication of KR19990061139A publication Critical patent/KR19990061139A/en
Application granted granted Critical
Publication of KR100457744B1 publication Critical patent/KR100457744B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

PURPOSE: A sub word line structure having a pull-down node is provided to simplify the design and to reduce the size of the circuit by replacing a sub word line driver structure with a sub word line pull-down driver structure. CONSTITUTION: A sub word line structure having a pull-down node includes a cell array having a plurality of sub cell arrays, a row decoder(10), a sub word line, and a pull-down driver(20). The row decoder outputs a word line signal and a pull-down signal in response to an input of an address signal. The sub word line is charged directly by the word line in order to activate memory cells in the plural sub cell arrays. The pull-down driver pulls down the sub word line in response to an input of the pull-down signal.

Description

풀다운 노드를 가진 서브 워드 라인 구조Subword Line Structure with Pulldown Node

본 발명은 디램 메모리에서 사용하는 서브 워드 라인 구조에 관한 것으로, 특히 서브 워드 라인 드라이버 구조를 서브 워드 라인 풀다운 드라이버 구조로 대체하여 사용함으로써, 회로를 단순화시키고 설계 면적을 줄여 메모리의 집적도를 향상시킬 수 있도록 한 풀다운 노드를 가진 서브 워드 라인 구조에 관한 것이다.The present invention relates to a sub word line structure used in a DRAM memory, and in particular, by replacing the sub word line driver structure with a sub word line pull-down driver structure, a circuit can be simplified and a design area can be reduced to improve memory density. It relates to a sub word line structure with one pull down node.

일반적으로, 반도체 메모리의 기억소자의 정보를 외부로 유출시키기 위해서는 그것을 제어하는 워드 라인(word line)과 유출통로인 비트 라인(bit line)이 필요하다.In general, in order to leak the information of the memory device of the semiconductor memory to the outside, a word line controlling it and a bit line which is an outflow path are required.

그리고, 유출통로인 비트 라인은 기억소자의 정보를 완전히 유출시키고 나면, 어떤 특정한 전압으로 프리차지(precharge)하게 된다.The bit line, which is an outflow passage, is precharged to a specific voltage after completely leaking the information of the memory device.

이때, 기억소자의 정보 유출통로를 제어하는 워드 라인은 닫혀있어야 한다.At this time, the word line controlling the information leakage passage of the memory device should be closed.

도 1 은 종래의 서브 워드 라인 드라이버 구조를 가지는 메모리의 한 블록도이다.1 is a block diagram of a memory having a conventional sub word line driver structure.

도 1 에 도시된 바와 같이, 서브 워드 라인 드라이버(2)는 풀-업, 풀-다운, 그리고 Px 2개 신호의 제어를 받게 된다.As shown in FIG. 1, the sub word line driver 2 is subjected to pull-up, pull-down, and control of two Px signals.

따라서, 서브 워드 라인 드라이버(2)는 가로축으로 풀-업, 풀-다운 라인이 연결되고, 세로축으로는 2개의 Px 신호가 연결되게 구성되어 있다.Accordingly, the sub word line driver 2 is configured such that pull-up and pull-down lines are connected on the horizontal axis and two Px signals are connected on the vertical axis.

그리고, 메모리 블럭 중간중간에 메인 Px 라인이 연결되는 구조이다.The main Px line is connected to the middle of the memory block.

물론, 이런 구조가 워드 라인을 빠르게 풀-업, 풀-다운할 수 있는 장점이 있지만, 회로가 복잡하고 많은 설계 면적을 요구한다.Of course, this structure has the advantage of being able to pull up and pull down word lines quickly, but the circuitry is complex and requires a large design area.

또한, 워드 라인을 빠르게 풀-업하기 위한 회로들은 실제 메모리 동작을 고려한다면, 크게 필요하지 않은 오버헤드(overhead)이다.Also, circuits for fast pull-up of word lines are an overhead that is not much needed given the actual memory operation.

일반적으로, 워드 라인의 역할은 비트 라인과의 연결을 위한 엔모스 스위치를 열어주는 역할이다.In general, the role of a word line is to open an NMOS switch for connection with a bit line.

그러므로, 실제 워드 라인에서 사용되는 전위는 비트 라인 센싱(sensing) 전위보다 엔모스의 문턱전압 만큼만 높으면 된다.Therefore, the potential used in the actual word line only needs to be higher by the threshold voltage of the NMOS than the bit line sensing potential.

즉, 워드 라인이 완전히 구동되었을 때 전압의 80% 정도만이 실제로 필요하기 때문에, 풀-업에서 마진이 많아지는 것이다.That is, since only 80% of the voltage is actually needed when the word line is fully driven, there is more margin in pull-up.

이에 비해, 풀-다운의 경우에는 엔모스의 문턱전압 이하가 되어야 비트 라인과 연결하는 스위치가 완전히 닫히는 것이기 때문에, 마진이 훨씬 줄어든다.On the other hand, in the case of pull-down, the margin is much reduced because the switch connecting the bit line is completely closed when the threshold voltage of the NMOS is lowered.

즉, 풀-다운시에는 워드 라인의 전원이 거의 완전히 풀-다운이 되어야 정상 동작을 하는 것이고, 풀-업시에는 워드 라인 전원이 80% 이상만 되어도 정상 동작을 한다고 볼 수 있다.That is, in the pull-down, the word line power is almost completely pulled down to operate normally. In the pull-up, the word line power is normally operated even if the word line power is more than 80%.

그래서, 워드 라인을 빠르게 풀-업하기 위한 회로들은 실제 크게 필요하지 않은 오버헤드라고 할 수 있다.Thus, circuits for quickly pulling up a word line can be said to be overhead which is not really necessary.

한편, 공정 기술이 발전함에 따라 워드 라인의 선폭이 감소하게 되거나 혹은, 워드 라인의 물질을 기존의 저저항 금속에서 고저항 금속으로 바뀌는 등의 이유로 하여, 워드 라인의 저항이 증가하게 되었다.On the other hand, as the process technology develops, the line width of the word line is reduced, or the resistance of the word line is increased due to the change of the material of the word line from the existing low resistance metal to the high resistance metal.

이에 따라, 워드 라인의 풀-업(pull-up), 풀-다운(pull-down) 속도가 감소하므로써, 풀-다운시에 워드 라인이 열린 상태에서 비트 라인의 프리차지 동작이 진행되어, 기억소자의 정보가 왜곡되는 경우가 있었다.As a result, the pull-up and pull-down speeds of the word lines are reduced, so that the precharge operation of the bit lines is performed while the word lines are opened during the pull-down. In some cases, the information of the device is distorted.

이를 해결하기 위해, 워드 라인 드라이버를 기존의 메탈 스트랩(metel strap) 구조의 메탈 스트랩 입력 부분에 배치하는 구조가 있었지만, 이 구조는 공정상 복잡할뿐 아니라 칩의 면적을 크게 증가시키는 단점도 가지고 있다.To solve this problem, there was a structure in which the word line driver was disposed on the metal strap input portion of the conventional metal strap structure, but this structure is not only complicated in process but also has a disadvantage of greatly increasing the chip area. .

그리고, 워드 라인의 특성상 풀-업의 속도는 워드 라인이 최고 전위에 도달하는 시간이 아닌 기억소자의 스위치를 열 수 있는 정도의 전위까지 도달하는 시간이기 때문에, 현재의 메탈 스트랩 구조로도 풀-업 마진은 충분히 확보하고 있으므로, 풀-업 노드는 불필요한 요소이다.In addition, since the speed of the pull-up is not the time that the word line reaches the highest potential, but the time that the word line reaches the potential to open the memory device, the pull-up speed of the word line is not limited by the current metal strap structure. Since there is sufficient up margin, pull-up nodes are unnecessary.

이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 서브 워드 라인 드라이버 구조를 서브 워드 라인 풀다운 드라이버 구조로 대체하여 사용함으로써, 회로를 단순화시키고 설계 면적을 줄여 메모리의 집적도를 향상시킬 수 있도록 한 풀다운 노드를 가진 서브 워드 라인 구조를 제공하는데 그 목적이 있다.Accordingly, the present invention was devised to solve the above-mentioned problems. The sub word line driver structure is replaced with a sub word line pull-down driver structure to simplify the circuit and reduce the design area, thereby reducing the memory density. Its purpose is to provide a subword line structure with a pull-down node that can be improved.

도 1 은 종래의 일반적인 서브 워드 라인 드라이버 구조를 보인 예시도,1 is an exemplary view showing a conventional general sub word line driver structure;

도 2 는 도 2 에 대한 워드 라인 동작 형태를 보인 파형 예시도,2 is an exemplary waveform diagram illustrating a word line operation form of FIG. 2;

도 3 은 본 발명에 따른 풀다운 노드를 가진 서브 워드 라인 구조도,3 is a diagram of a sub word line structure having a pull-down node according to the present invention;

도 4 는 도 3 에 대한 워드 라인 동작 형태를 보인 파형 예시도이다.4 is an exemplary waveform diagram illustrating a word line operation form of FIG. 3.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

10 : 로오 디코더10: roo decoder

20 : 서브 워드 라인 풀다운 드라이버20: Subword Line Pulldown Driver

상기한 바와 같은 목적을 달성하기 위한 본 발명은, 반도체 메모리 장치에 있어서, 다수개의 서브 셀 어레이로 배열되는 셀 어레이를 가지는 반도체 메모리 장치에 있어서, 어드레스 신호의 입력에 응답하여 메인 워드 라인 신호 및 풀-다운 신호를 출력하는 로오 디코더와 ; 상기 다수개의 서브 셀 어레이의 메모리 셀을 활성화하기 위하여 워드 라인 신호를 직접 입력받아 충전되는 서브 워드 라인 ; 및 상기 풀 다운 신호의 입력에 응답하여 상기 서브 워드 라인을 풀 다운시키는 서브 워드라인 풀다운 드라이버를 구비한 것을 특징으로 한다.The present invention for achieving the above object, in the semiconductor memory device having a cell array arranged in a plurality of sub-cell array, the main word line signal and pull in response to the input of the address signal A row decoder to output a -down signal; A sub word line which is directly charged with a word line signal to activate memory cells of the plurality of sub cell arrays; And a sub word line pull down driver configured to pull down the sub word line in response to an input of the pull down signal.

도 3 은 본 발명에 따른 풀-다운 노드만 가지는 서브 워드 라인 드라이버 구조로, 풀-다운과 메인 워드 라인, 2개의 신호로 제어된다.3 is a sub word line driver structure having only a pull-down node according to the present invention, and is controlled by two signals, a pull-down and a main word line.

서브 워드 라인의 풀-업은 도 3 에 도시한 바와 같이, 로오 디코더(10)에 있는 1개의 풀-업 회로에 생성된 메인 워드 라인 신호에 의해 제어되고, 풀-다운은 서브 워드 라인 풀다운 드라이버(20)에 배치된 풀-다운 신호에 의해 엔모스 스위치가 제어한다.Pull-up of the sub word line is controlled by the main word line signal generated in one pull-up circuit in the row decoder 10, as shown in FIG. The NMOS switch is controlled by a pull-down signal disposed at 20).

본 발명의 구조는 도 3 과 같이 가로축으로 달리는 신호가 풀-다운, 메인 워드 라인 2개뿐이고, 세로축으로 연결된 신호는 아무것도 없어서 회로 자체가 단순할 뿐 아니라, 설계 면적도 크게 줄일 수 있어 메모리의 집적도를 크게 증가시킬 수 있는 구조이다.In the structure of the present invention, as shown in Fig. 3, the signal running along the horizontal axis is only pull-down and two main word lines, and since the signal connected to the vertical axis is nothing, the circuit itself is simple and the design area can be greatly reduced. It is a structure that can increase greatly.

본 발명에 따른 풀다운 노드를 가진 서브 워드 라인 구조의 동작 원리를 상세히 설명하면 다음과 같다.The operation principle of the sub word line structure having the pull-down node according to the present invention will be described in detail as follows.

먼저, 워드 라인의 풀-업 동작은 제어 신호가 " 하이 " 가 되고, add23, add45, add67 이 동시에 " 하이 " 가 되면, 풀-다운과 연결된 엔모스 트랜지스터(MN6)의 게이트 신호가 " 로우 " 가 되어 닫힌다.First, in the pull-up operation of the word line, when the control signal is "high" and add23, add45, and add67 are "high" at the same time, the gate signal of the NMOS transistor MN6 connected with the pull-down is "low". Is closed.

상기와 같은 상태에서, Px가 " 하이 " 가 되면 부트스트랩(bootstrap)이 발생하여, Px와 연결된 엔모스 트랜지스터(MN5)가 열리면서 풀-업을 담당하는 메인 워드 라인이 " 하이 " 가 된다.In the above state, when Px becomes "high", a bootstrap occurs, and the NMOS transistor MN5 connected to Px opens, and the main word line responsible for the pull-up becomes "high".

메인 워드 라인이 " 하이 " 가 되면, 이에 연결된 서브 워드 라인이 " 하이 " 가 된다.When the main word line goes "high", the sub word line connected to it goes "high".

다음으로, 워드 라인의 풀-다운 동작은 제어 신호가 " 로우 " 가 되고, 동시에 add23, add45, add67 중 하나가 " 로우 " 가 되면, 풀-다운과 연결된 다수의 서브 워드 라인 풀다운 드라이버(20)에 있는 엔모스 트랜지스터(MN7)의 게이트가 " 하이 " 가 되면서 풀-다운이 시작된다.Next, the pull-down operation of the word line is a plurality of sub word line pull-down driver 20 connected to the pull-down when the control signal is " low "and one of add23, add45, and add67 is " low" The pull-down starts as the gate of the NMOS transistor MN7 at " high "

이와 동시에, Px와 연결된 엔모스 트랜지스터(MN5)의 게이트는 " 로우 " 가 되어, 메인 워드 라인으로 더이상 전류가 공급되지 않는다.At the same time, the gate of NMOS transistor MN5 connected to Px becomes " low " so that no current is supplied to the main word line anymore.

상기와 같이 동작하는 본 발명의 동작 형태를 파형도로 도시하면 도 4 와 같다.FIG. 4 is a waveform diagram illustrating an operation mode of the present invention operating as described above.

여기서, 베스트(best)는 워드 라인이 가장 빠르게 동작하는 노드이고, 워스트(worst)는 워드 라인이 가장 느리게 동작하는 노드이다.Here, the best is a node where the word line operates the fastest, and the worst is a node where the word line operates the slowest.

종래 기술의 파형도인 도 2 와 비교해 보면, 풀-업시에 완전히 발달된 5V 이상에서 두 회로의 동작이 크게 다르다.Compared to FIG. 2, which is a waveform diagram of the prior art, the operation of the two circuits differs significantly above 5V, which is fully developed during pull-up.

즉, 본 발명의 풀다운 노드를 가진 서브 워드 라인 구조의 워스트(worst)가 매우 느리게 동작하고 있다.In other words, the worst of the sub word line structure having the pull-down node of the present invention operates very slowly.

그러나, 실제 워드 라인이 비트 라인과 연결되는 엔모스 스위치의 동작 전압인 4V 에서 보면, 두 구조의 동작 형태가 크게 다르지 않음을 알 수 있다.However, when the actual word line is 4V, the operating voltage of the NMOS switch connected to the bit line, it can be seen that the operation forms of the two structures are not very different.

다음으로 풀-다운 동작을 확인해 보면, 실제 필요 전위인 문턱 전압(0.7V) 이하를 기준으로 거의 유사한 동작을 함을 알 수 있다.Next, when checking the pull-down operation, it can be seen that a similar operation is performed based on the threshold voltage (0.7V) or less, which is the actual required potential.

결론적으로, 본 발명은 종래의 서브 워드 라인 드라이버와 유사한 동작 형태를 가지지만, 회로가 훨씬 단순하고 오버헤드가 제거되어 메모리의 집적도를 증가시킬 수 있다.In conclusion, the present invention has an operation form similar to that of the conventional sub word line driver, but the circuit is much simpler and the overhead is eliminated to increase the memory density.

이상에서 상세히 설명한 바와 같이 본 발명은, 서브 워드 라인을 제어하는 신호를 종래의 서브 워드 라인 드라이버 구조에 비해 줄여 회로가 단순해지고, 좁은 면적에 설계가 가능하게 하여 메모리의 집적도를 크게 향상시킬 수 있다.As described in detail above, the present invention reduces the signal controlling the sub word line, compared with the conventional sub word line driver structure, thereby simplifying the circuit and enabling design in a small area, thereby greatly improving the memory integration. .

또한, 본 발명의 풀다운 노드를 가진 서브 워드 라인 구조는 메인 워드 라인을 저항이 높은 물질을 사용하여도, 풀-다운 속도를 증가시킴으로써 정상 동작이 가능하게 하였다.In addition, the sub word line structure having the pull-down node of the present invention enables the normal operation by increasing the pull-down speed even when the main word line is made of a material having high resistance.

본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.Preferred embodiments of the present invention are disclosed for purposes of illustration, and those skilled in the art will be able to make various modifications, changes, additions, and the like within the spirit and scope of the present invention, and such modifications and changes should be regarded as belonging to the following claims. something to do.

Claims (3)

다수개의 서브 셀 어레이로 배열되는 셀 어레이를 가지는 반도체 메모리 장치에 있어서,A semiconductor memory device having a cell array arranged in a plurality of subcell arrays, 어드레스 신호의 입력에 응답하여 메인 워드 라인 신호 및 풀-다운 신호를 출력하는 로오 디코더와 ;A row decoder for outputting a main word line signal and a pull-down signal in response to the input of the address signal; 상기 다수개의 서브 셀 어레이의 메모리 셀을 활성화하기 위하여 워드 라인 신호를 직접 입력받아 충전되는 서브 워드 라인 ; 및A sub word line which is directly charged with a word line signal to activate memory cells of the plurality of sub cell arrays; And 상기 풀 다운 신호의 입력에 응답하여 상기 서브 워드 라인을 풀 다운시키는 서브 워드라인 풀다운 드라이버를 구비함을 특징으로 하는, 풀다운 노드를 가진 서브 워드 라인 구조.And a sub word line pull-down driver for pulling down the sub word line in response to an input of the pull down signal. 제 1 항에 있어서,The method of claim 1, 상기 서브 워드 라인 풀다운 드라이버는,The sub word line pull-down driver, 다수개의 서브 셀 어레이 사이마다 위치하도록 구비함을 특징으로 하는 풀다운 노드를 가진 서브 워드 라인 구조.A sub word line structure with a pull-down node, characterized in that located between every plurality of sub-cell array. 제 2 항에 있어서,The method of claim 2, 상기 서브 워드 라인 풀다운 드라이버는,The sub word line pull-down driver, 한개의 엔모스 트랜지스터로 구성되며, 상기 엔모스 트랜지스터의 게이트는 상기 풀-다운 신호에 연결되고, 드레인은 상기 메인 워드 라인 신호와 서브 워드 라인에 동시에 연결되며, 소오스는 그라운드에 연결되도록 구성됨을 특징으로 하는 풀다운 노드를 가진 서브 워드 라인 구조.One NMOS transistor, wherein the gate of the NMOS transistor is connected to the pull-down signal, the drain is connected to the main word line signal and the sub word line at the same time, the source is configured to be connected to the ground Subword line structure with a pull-down node.
KR1019970081393A 1997-12-31 1997-12-31 Sub word line structure using sub word line pull-down driver structure instead of sub word line driver structure KR100457744B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970081393A KR100457744B1 (en) 1997-12-31 1997-12-31 Sub word line structure using sub word line pull-down driver structure instead of sub word line driver structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970081393A KR100457744B1 (en) 1997-12-31 1997-12-31 Sub word line structure using sub word line pull-down driver structure instead of sub word line driver structure

Publications (2)

Publication Number Publication Date
KR19990061139A KR19990061139A (en) 1999-07-26
KR100457744B1 true KR100457744B1 (en) 2005-01-17

Family

ID=37376860

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970081393A KR100457744B1 (en) 1997-12-31 1997-12-31 Sub word line structure using sub word line pull-down driver structure instead of sub word line driver structure

Country Status (1)

Country Link
KR (1) KR100457744B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930020444A (en) * 1992-03-13 1993-10-19 김광호 Word Line Driving Circuit of Semiconductor Memory Device
KR970012749A (en) * 1995-08-31 1997-03-29 김광호 Subwordline Decoder of Semiconductor Memory Devices
KR970051195A (en) * 1995-12-08 1997-07-29 김주용 Lower word line driver circuit and semiconductor memory device using same
KR19990081047A (en) * 1998-04-24 1999-11-15 김영환 Wordline driver circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930020444A (en) * 1992-03-13 1993-10-19 김광호 Word Line Driving Circuit of Semiconductor Memory Device
KR970012749A (en) * 1995-08-31 1997-03-29 김광호 Subwordline Decoder of Semiconductor Memory Devices
KR970051195A (en) * 1995-12-08 1997-07-29 김주용 Lower word line driver circuit and semiconductor memory device using same
KR19990081047A (en) * 1998-04-24 1999-11-15 김영환 Wordline driver circuit

Also Published As

Publication number Publication date
KR19990061139A (en) 1999-07-26

Similar Documents

Publication Publication Date Title
KR100801059B1 (en) Driver circuit of semiconductor memory device for decreasing leakage current
US6205071B1 (en) Semiconductor memory device including sense amplifier circuit differing in drivability between data write mode and data read mode
US6826074B2 (en) Semiconductor memory device
CN100472646C (en) Method and apparatus for standby power reduction in semiconductor devices
US4751683A (en) Static semiconductor memory device comprising word lines each operating at three different voltage levels
KR20030014147A (en) Semiconductor memory device
KR20140023230A (en) Device comprising a plurality of static random-access memory cells and method of operation thereof
JPH11219589A (en) Static semiconductor memory
KR19980080153A (en) Memory device and fast write recovery method for fast write recovery
US5818790A (en) Method for driving word lines in semiconductor memory device
US5513142A (en) Semiconductor memory device for maintaining level of signal line
KR910003389B1 (en) Semiconductor memory device
KR0182966B1 (en) Input/output line voltage control circuit and its method for semiconductor memory device
US5295104A (en) Integrated circuit with precharged internal data bus
JP3783889B2 (en) Bit line precharge circuit
US20080123442A1 (en) Method to improve performance of sram cells, sram cell, sram array, and write circuit
JP3357634B2 (en) High-speed single-ended sensing with configurable half-latch
US5257226A (en) Integrated circuit with self-biased differential data lines
US6115296A (en) Semiconductor memory device capable of reducing a leak current flowing through a substrate
KR20000071339A (en) Semiconductor memory device
KR100457744B1 (en) Sub word line structure using sub word line pull-down driver structure instead of sub word line driver structure
US7317643B2 (en) Semiconductor memory device
US7643367B2 (en) Semiconductor memory device
US5936894A (en) Dual level wordline clamp for reduced memory cell current
US6088289A (en) Circuit and method for controlling a wordline and/or stabilizing a memory cell

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee