KR100452509B1

KR100452509B1 - Normalization method of signal power for a telecommunication system

Info

Publication number: KR100452509B1
Application number: KR10-2000-0081247A
Authority: KR
Inventors: 김태형
Original assignee: 엘지전자 주식회사
Priority date: 2000-12-23
Filing date: 2000-12-23
Publication date: 2004-10-12
Also published as: KR20020052065A

Abstract

본 발명의 통신시스템용 신호파워의 정규화 방법은, 통신시스템을 통해 전송되기 위한 정규화 대상신호가 정의되고 상기 정의된 신호의 파워가 계산되면, 프로세서는 상기 계산된 신호파워와 설정된 기준파워간의 차이를 산출하는 단계와; 프로세서는 상기 신호파워와 상기 기준파워간의 차이값의 부호에 따라 설정된 연산식으로 임시벡터를 산출하고, 상기 임시벡터의 파워와 상기 기준파워간의 차이를 계산하며, 상기 신호파워와 상기 기준파워간의 차이값의 부호 및 상기 임시벡터의 파워와 상기 기준파워간의 차이값의 부호로 이루어지는 조합에 따라 상기 신호를 지시하는 벡터값을 갱신하여 상기 갱신된 신호의 벡터값중의 어느 하나를 정규화 신호로써 출력하는 단계를 포함하여 이루어져, 나누기와 이중근 연산 없이 신호파워를 정규화할 수 있게 됨으로써 정규화 로직을 하드웨어 디스크립션 언어로 간단히 기술할 수 있게 된다.In the method of normalizing signal power for a communication system of the present invention, when a signal to be normalized for transmission through a communication system is defined and the power of the defined signal is calculated, the processor determines a difference between the calculated signal power and a set reference power. Calculating; The processor calculates a temporal vector using an expression set according to a sign of a difference value between the signal power and the reference power, calculates a difference between the power of the temporary vector and the reference power, and calculates a difference between the signal power and the reference power. A vector value indicating the signal is updated according to a combination consisting of a sign of a value and a sign of a difference value between the power of the temporary vector and the reference power, and outputs one of the vector values of the updated signal as a normalized signal. By including steps, it is possible to normalize signal power without division and double root operations, thus simplifying the description of normalization logic in a hardware description language.

Description

Normalization method of signal power for a telecommunication system

본 발명은 통신시스템용 신호파워의 정규화 방법에 관한 것으로, 특히 하드웨어 디스크립션 언어(HDL)로 기술 가능하도록 하기 위한 통신시스템용 신호파워의 정규화 방법에 관한 것이다.The present invention relates to a method for normalizing signal power for a communication system, and more particularly, to a method for normalizing signal power for a communication system to be described in a hardware description language (HDL).

일반적으로 통신시스템은 신호를 설정된 수준으로 정규화하여 전송하게 된다. 즉, 전송신호가 일정한 수준의 범위내에 속하도록 함으로써 송신측과 수신측간에 신호 교환이 이루어지도록 한다.Generally, a communication system normalizes a signal to a set level and transmits the signal. That is, the signal is exchanged between the transmitting side and the receiving side by allowing the transmission signal to fall within a certain level range.

이때 정규화란 부동 소수점 표시에서 연산 결과의 가수부가 미리 정해진 범위내에 들도록 지수부를 조정하는 것을 의미하는 것으로, 통신시스템에서의 신호 정규화는 어떤 신호에 이득을 곱하여 그 파워가 1이 되는 새로운 신호를 산출하는 것을 지시한다.In this case, normalization means adjusting the exponent part so that the mantissa part of the operation result is within a predetermined range in the floating point display. In the communication system, signal normalization multiplies a signal by a gain to calculate a new signal whose power is 1. To instruct.

이러한 정규화 신호를 산출하는 과정을 시계열적 흐름을 도시하면, 도1과 같다.A process of calculating the normalized signal is illustrated in FIG. 1 as a time series flow.

도1에 따르면, 임의의 신호에서 정규화된 신호를 산출하는 과정은 다음과 같다.According to FIG. 1, a process of calculating a normalized signal from an arbitrary signal is as follows.

신호 S를 S=(s1, s2, s3, s4)와 같이 정의한다(ST11).The signal S is defined as S = (s1, s2, s3, s4) (ST11).

그러면 신호파워를 Ps라 하면, Ps=s1*s1+s2*s2+s3*s3+s4*s4 이다(ST12).If the signal power is Ps, then Ps = s1 * s1 + s2 * s2 + s3 * s3 + s4 * s4 (ST12).

정규화 신호를 Sn이라 하면, Sn=1/SQR(Ps)(s1, s2, s3, s4)와 같다(이때, SQR은 이중근 함수를 지시한다). 이때 1/SQR(Ps)는 신호 이득에 해당한다(ST13).When the normalized signal is Sn, it is equal to Sn = 1 / SQR (Ps) (s1, s2, s3, s4) (where SQR indicates a double root function). In this case, 1 / SQR (Ps) corresponds to a signal gain (ST13).

이에 따라 신호 S를 정규화하기 위해서는 곱하기, 더하기, 누적기 연산, 이중근 연산, 및 나누기 연산이 요구된다.Accordingly, in order to normalize the signal S, multiplication, addition, accumulator operation, double root operation, and division operation are required.

보다 구체적으로 신호 정규화 과정을 예를 들어 설명하면 아래와 같다.More specifically, the signal normalization process will be described below with an example.

신호 S=(1, 2, 3, 4)이면, S의 신호파워 Ps는 Ps=1*1+2*2+3*3+4*4 가 된다.If the signal S = (1, 2, 3, 4), the signal power Ps of S becomes Ps = 1 * 1 + 2 * 2 + 3 * 3 + 4 * 4.

그러면 산출하고자 하는 정규화 신호 Sn은,Then, the normalized signal Sn to be calculated is

Sn=1/SQR(Ps)S=1/SQR(30)(1, 2, 3, 4)=(0.1826, 0.3651, 0.3477, 0.7303)이 된다.Sn = 1 / SQR (Ps) S = 1 / SQR (30) (1, 2, 3, 4) = (0.1826, 0.3651, 0.3477, 0.7303).

그래서 정규화 신호 Sn의 파워는 1이 된다.Thus, the power of the normalized signal Sn is one.

그런데 이상 설명한 종래 기술은 신호를 정규화시키기 위해서 곱하기, 더하기, 이중근, 및 나누기 연산을 필요로 한다.The prior art described above, however, requires multiplication, addition, double root, and division operations to normalize the signal.

따라서 4가지의 연산 기능을 가지는 범용의 DSP(Digital Signal Processor)로 신호를 정규화시킬 수는 있지만, 처리속도가 시스템이 요구하는 속도에 미치지 못하게 되는 문제점이 있다.Therefore, although the signal can be normalized by a general-purpose digital signal processor (DSP) having four arithmetic functions, there is a problem that the processing speed does not reach the speed required by the system.

또한, VHDL 또는 verilog 등의 하드웨어 디스크립션 언어(HDL)를 이용하여 신호 파워 정규화를 구성하자면 많은 하드웨어 용량을 요구하게 되고, 하드웨어 구조가 복잡하게 되어 처리속도가 저하되는 문제점이 있다.In addition, to configure signal power normalization using a hardware description language (HDL) such as VHDL or verilog, a large hardware capacity is required, and the hardware structure becomes complicated, resulting in a decrease in processing speed.

본 발명은 상기와 같은 종래의 문제점을 해소하기 위해 창출된 것으로, 본 발명의 목적은 하드웨어 디스크립션 언어(HDL)로 기술 가능한 통신시스템용 신호파워의 정규화 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above conventional problems, and an object of the present invention is to provide a method for normalizing signal power for a communication system that can be described in a hardware description language (HDL).

도1은 종래 기술에 의한 통신시스템용 신호파워의 정규화 방법의 순서도 이고,1 is a flowchart of a method for normalizing signal power for a communication system according to the prior art;

도2는 본 발명의 실시예에 의한 통신시스템용 신호파워의 정규화 방법의 순서도 이다.2 is a flowchart of a method for normalizing signal power for a communication system according to an embodiment of the present invention.

상기 목적을 달성하기 위한 본 발명은 통신시스템을 통해 전송되기 위한 정규화 대상신호가 정의되고 그 입력되는 신호를 저장매체에 이중적(벡터 A와 벡터B)영역으로 저장하는 이중저장단계와, 상기 이중저장단계후에 프로세서가 통신시스템으로 입력된 신호파워와 그 설정된 기준파워간의 차이값이 양의 부호를 가질경우 (B-((1/2)*A))의 산술연산에 따라 임시벡터 C를 산출하는 제1 산출단계와, 상기 이중저장단계후에 프로세서가 그 입력된 신호파워와 상기 기준파워간의 차이값을 확인한 결과 음의 부호를 가질경우 (B+((1/2)*A))의 산술연산에 따라 임시벡터 C를 산출하는 제2 산출단계와, 상기 제1 혹은 제2 산출단계에 의해 산출된 임시벡터 C의 파워를 프로세서가 계산하는 파워계산단계와, 상기 파워계산단계후에 프로세서가 그 계산된 벡터 C의 파워값과 기준파워값 간의 차이를 계산하는 차신호 계산단계와, 상기 차신호 계산단계후에 프로세서가 입력신호파워와 기준파워간의 차이값이"0"보다 작을 경우는 벡터 B 값이 벡터 C 값과 같은 것으로 결정하고, 상기 차이값이 "0"보다 클경우는 벡터B 값이 현상태를 유지한 것으로 결정하며, 그 결정된 결과에 따라 벡터 B의 값을 갱신 혹은 유지할것인 지를 결정하는 결과산출단계와, 상기 결과산출단계후에 프로세서가 그 산출된 결과값을 정규화 신호로써 출력하는 정규화신호 출력단계로 이루어진 통신시스템용 신호파워의 정규화 방법을 제공한다.According to an aspect of the present invention, a dual storage step of defining a normalization target signal for transmission through a communication system and storing the input signal in a dual (vector A and vector B) region on a storage medium; After the step, if the difference between the signal power input to the communication system and the set reference power has a positive sign, the processor calculates the temporary vector C according to the arithmetic operation of (B-((1/2) * A)). After the first calculation step and the dual storage step, the processor checks the difference between the input signal power and the reference power, and if the processor has a negative sign, the arithmetic operation of (B + ((1/2) * A)) A second calculating step of calculating a temporary vector C according to the present invention; a power calculating step of calculating a power of the temporary vector C calculated by the first or second calculating step; and after the power calculating step, the processor Power value of vector C A difference signal calculation step of calculating a difference between a reference power value and a reference power value, and if the difference value between the input signal power and the reference power value is less than " 0 " And if the difference is greater than " 0 ", determines that the value of vector B maintains the current state, and determines whether to update or maintain the value of vector B according to the determined result; A method of normalizing signal power for a communication system comprising a normalized signal output step in which a processor outputs the calculated result as a normalized signal after a result calculation step.

이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도2에 따르면, 통신시스템을 통해 전송되기 위한 정규화 대상신호가 정의된다. 이때 정의되는 신호를 S라 칭하기로 한다(ST21).According to Fig. 2, a normalization target signal for transmission through a communication system is defined. The signal defined at this time will be referred to as S (ST21).

예를 들어, 신호 S는 S=(s1, s2, s3, s4)와 같이 정의된다.For example, the signal S is defined as S = (s1, s2, s3, s4).

단계 ST21에서 신호 S가 정의되면, 프로세서는 신호 S의 파워를 계산한다. 계산되는 신호파워 Ps는 Ps=S??S=s1*s1+s2*s2+s3*s3+s4*s4 가 된다(ST22).If signal S is defined in step ST21, the processor calculates the power of signal S. The calculated signal power Ps is Ps = S ?? S = s1 * s1 + s2 * s2 + s3 * s3 + s4 * s4 (ST22).

이어서 프로세서는 신호파워(Ps)와 설정된 기준파워(Pref)간의 차이를 계산한다. 상기 기준파워(Pref)는 비교연산식 (0<Pref<4Ps)을 만족시키도록 설정한다(ST23).The processor then calculates the difference between the signal power Ps and the set reference power Pref. The reference power Pref is set to satisfy the comparison operation (0 <Pref <4Ps) (ST23).

그리고 단계 ST23에서 계산되는 차이값을 Ds로 칭하기로 한다. 이를 수식으로 표현하면, (Ds=Ps-Pref)과 같다.The difference value calculated in step ST23 will be referred to as Ds. This expression is expressed as (Ds = Ps-Pref).

더불어 프로세서는 단계 ST21에서 정의된 신호 S를 메모리와 같은 저장매체에 저장한다. 바람직하게는 신호 S를 두 개의 메모리에 이중적으로 저장하게 되는데, 이처럼 신호 S가 저장된 두 개의 메모리 영역을 각각 벡터 A와 벡터 B라 칭하기로 한다(ST24).In addition, the processor stores the signal S defined in step ST21 in a storage medium such as a memory. Preferably, the signal S is dually stored in two memories. The two memory regions in which the signal S is stored are referred to as vectors A and B, respectively (ST24).

또한, 프로세서는 단계 ST23에서 계산된 차이값 Ds의 부호에 따라 설정된 연산식으로 임시벡터를 산출하게 된다.In addition, the processor calculates the temporary vector by a set expression according to the sign of the difference value Ds calculated in step ST23.

상기 임시벡터를 벡터 C라 하면, 벡터 C를 산출하기 위한 연산식은 비교연산과 산술연산간의 조합으로 설정된다. 즉, 비교연산식 (Ds>0)이 성립되는 경우에는 산술연산식 (C=B-((1/2)*A)))을 이용하여 벡터 C를 산출하게 되며, 비교연산식 (Ds<0)이 성립되는 경우에는 산술연산식 (C=B+((1/2)*A)))을 이용하여 벡터 C를 산출하게 된다. 이때 산출되는 벡터 C는 상기 벡터 A 및 벡터 B와는 구분되어 메모리에 저장된다(ST25).If the temporary vector is a vector C, an expression for calculating the vector C is set by a combination of a comparison operation and an arithmetic operation. That is, when the comparison equation (Ds> 0) is established, the vector C is calculated using the arithmetic equation (C = B-((1/2) * A)), and the comparison equation (Ds < If 0) is established, the vector C is calculated using the arithmetic expression (C = B + ((1/2) * A))). The calculated vector C is distinguished from the vector A and the vector B and stored in the memory (ST25).

단계 ST25에서 벡터 C가 산출되면, 프로세서는 벡터 C의 파워(Pc)를 계산한다. 벡터 C의 파워(Pc)를 계산하기 위한 수식은, (Pc=C??C)과 같다(ST26).When the vector C is calculated in step ST25, the processor calculates the power Pc of the vector C. The equation for calculating the power Pc of the vector C is equal to (Pc = C ?? C) (ST26).

그리고 프로세서는 단계 ST26에서 계산된 벡터 C의 파워 Pc와 단계 ST23에서 적용된 기준파워 Pref간의 차이를 계산한다. 이때 계산되는 차이값을 Dc라 칭하면, (Dc=Pc-Pref)과 같이 연산된다(ST27).The processor then calculates the difference between the power Pc of the vector C calculated in step ST26 and the reference power Pref applied in step ST23. When the difference value calculated at this time is called Dc, it is calculated as (Dc = Pc-Pref) (ST27).

단계 ST27에서 Dc가 계산되면, 프로세서는 단계 ST23에서 계산된 Ds의 부호 및 단계 ST27에서 계산된 Dc의 부호로 이루어지는 조합에 따라 상기 신호 S를 지시하는 벡터 A 및 벡터 B의 값을 갱신한다(ST28).When Dc is calculated in step ST27, the processor updates the values of the vector A and vector B indicating the signal S according to the combination consisting of the sign of Ds calculated in step ST23 and the sign of Dc calculated in step ST27 (ST28). ).

상기 단계 ST28에서 Dc와 Ds의 부호는 각각 2가지 경우가 있으므로 그 부호 조합은 4가지 경우가 있다. 이에 따라 설명하면, 비교연산식 (Ds>0)이 성립하는 조건에서 비교연산식 (Dc>0)이 만족될 때 메모리 할당작업 (B=C)를 수행함으로써 벡터 B를 벡터 C의 값으로 변경하게 된다.In the above step ST28, the codes of Dc and Ds are two cases, respectively, and the code combinations are four cases. According to this description, when the comparison expression (Dc> 0) is satisfied under the condition that the comparison expression (Ds> 0) is satisfied, the vector B is changed to the value of the vector C by performing a memory allocation operation (B = C). Done.

그리고 비교연산식 (Ds>0)이 성립하는 조건에서 비교연산식 (Dc<0)이 만족되는 경우에는 메모리 할당작업 (B=B)를 수행함으로써 벡터 B의 값을 그대로 유지한다.When the comparison expression (Dc <0) is satisfied under the condition that the comparison expression (Ds> 0) is satisfied, the value of the vector B is maintained as it is by performing a memory allocation operation (B = B).

더불어 비교연산식 (Ds<0)이 성립하는 조건에서 비교연산식 (Dc<0)이 만족될 때 메모리 할당작업 (B=C)를 수행함으로써 벡터 B를 벡터 C의 값으로 변경하게 된다.In addition, when the comparison equation (Dc <0) is satisfied under the condition that the comparison equation (Ds <0) is satisfied, the vector B is changed to the value of the vector C by performing a memory allocation operation (B = C).

또한, 비교연산식 (Ds<0)이 성립하는 조건에서 비교연산식 (Dc>0)이 만족되는 경우에는 메모리 할당작업 (B=B)를 수행함으로써 벡터 B의 값을 그대로 유지한다.When the comparison operation (Dc> 0) is satisfied under the condition that the comparison operation equation (Ds <0) is satisfied, the value of the vector B is maintained as it is by performing a memory allocation operation (B = B).

이처럼 Dc와 Ds의 부호 조합에 따라 갱신되거나 갱신되지 않게 되는 벡터 B의 값을 정규화 신호로써 출력할 수 있다.As such, the value of the vector B, which is not updated or updated according to the code combination of Dc and Ds, can be output as a normalization signal.

그런데 이때 산출되는 벡터 B의 값은 정규화 신호로써 충분한 만족을 주지 못할 수도 있다.However, the value of the vector B calculated at this time may not give sufficient satisfaction as a normalized signal.

그러므로 단계 ST28에서 벡터 B의 갱신 또는 유지가 이루어지면, 프로세서는 벡터 A의 값을 (A=(1/2)*A)와 같은 연산식을 이용하여 갱신시킨 후 단계 ST25로 복귀하여 벡터 B의 갱신을 수행하는 루틴을 반복하게 된다(ST29).Therefore, if vector B is updated or maintained in step ST28, the processor updates the value of vector A using an expression such as (A = (1/2) * A), and then returns to step ST25 to determine the vector B. The routine for performing the update is repeated (ST29).

바람직하게는 벡터 B의 갱신이 이루어지는 루틴(ST25~ST29)을 N회 반복한 후에 확정되는 벡터 B의 값을 정규화 신호로써 적용하도록 한다. 이때의 N은 임의의 횟수를 지시하기 위한 것으로, N값은 운용상황에 따라 임의적으로 설정될 수 있다.Preferably, the value of the vector B determined after repeating the routines ST25 to ST29 where the vector B is updated N times is applied as a normalization signal. In this case, N is for indicating an arbitrary number of times, and the N value may be arbitrarily set according to an operation situation.

이때 본 발명에서 신호파워는 0~4배까지 조절할 수 있는데, 시스템에서 신호파워를 0~4배 사이로 미리 세팅할 수 있으므로 운용상의 제약은 되지 않는다.At this time, the signal power in the present invention can be adjusted to 0 ~ 4 times, the signal power in the system can be set in advance between 0 ~ 4 times does not limit the operation.

이상 설명한 바에 따라 구체적인 수치를 대입하여 보면, 임의의 신호에서 정규화된 신호를 산출하는 과정은 다음과 같다.As described above, by substituting a specific numerical value, a process of calculating a normalized signal from an arbitrary signal is as follows.

정규화 대상 신호가 S=(1, 2, 3, 4) 이면, S의 신호파워 Ps는 Ps=1*1+2*2+3*3+4*4=30 가 된다.If the signal to be normalized is S = (1, 2, 3, 4), the signal power Ps of S is Ps = 1 * 1 + 2 * 2 + 3 * 3 + 4 * 4 = 30.

그리고 기준파워 Pref는 100으로 설정한다. 이때 (0<Pref<4Ps)가 성립된다.The reference power Pref is set to 100. At this time, (0 <Pref <4Ps) is established.

Ps와 Pref의 차이인 Ds는, (Ds=Ps-Pref=30-100) 이 되어 음의 부호를 갖는다.Ds, which is the difference between Ps and Pref, becomes (Ds = Ps-Pref = 30-100) and has a negative sign.

그러므로 (C=B+(1/2)*A=(1+1/2)*S)가 된다(왜, A=S이고 B=S이므로).Therefore, (C = B + (1/2) * A = (1 + 1/2) * S) (why A = S and B = S).

계속해서 (C=(1+1/2)(1, 2, 3, 4)=(1.5, 3, 4.5, 6)) 이다.Then (C = (1 + 1/2) (1, 2, 3, 4) = (1.5, 3, 4.5, 6)).

벡터 C의 파워 Pc는, (Pc=(1.5)*(1.5)+(3)*(3)+(4.5)*(4.5)+(6)*(6)=67.5) 가 된다.The power Pc of the vector C becomes (Pc = (1.5) * (1.5) + (3) * (3) + (4.5) * (4.5) + (6) * (6) = 67.5).

그러면 Pc와 Pref의 차이인 Dc는, (Dc=Pc-Pref=67.5-100) 이 되어 음의 부호를 갖는다.Then, Dc, which is the difference between Pc and Pref, becomes (Dc = Pc-Pref = 67.5-100) and has a negative sign.

따라서, (B=C)의 할당이 이루어지게 되어,Therefore, the assignment of (B = C) is made,

다음 번의 루틴에서 벡터 C는,In the next routine, vector C,

(C=B+(1/2)*A=(1+1/2)*S+(1/2)*(1/2)*S 가 된다(왜, A=(1/2)*S이고 B=C이므로).(C = B + (1/2) * A = (1 + 1/2) * S + (1/2) * (1/2) * S (why, A = (1/2) * S and B = C).

계속해서 (C=(1+1/2+1/4)S=(1+1/2+1/4)(1, 2, 3, 4)이고, Pc=91.875이다.Subsequently, (C = (1 + 1/2 + 1/4) S = (1 + 1/2 + 1/4) (1, 2, 3, 4), and Pc = 91.875.

이에 따라 Dc=Pc-Pref=91.785-100은 음의 부호를 가지므로, B=C의 할당이 이루어진다.Accordingly, since Dc = Pc-Pref = 91.785-100 has a negative sign, B = C is assigned.

그 다음의 루틴을 수행하면, C=(1+1/2+1/4+1/8)(1, 2, 3, 4)가 되고, Pc=105.4688이 되므로, Dc는 양의 부호를 갖게 되어 B=B로 벡터 B의 값이 유지된다.When the following routine is executed, C = (1 + 1/2 + 1/4 + 1/8) (1, 2, 3, 4) and Pc = 105.4688, so Dc has a positive sign. Thus, the value of the vector B is maintained at B = B.

그 다음의 루틴에서는 C=(1+1/2+1/4+1/8+1/16)(1, 2, 3, 4), Pc=98.5547가 되고 Dc는 음의 부호를 갖게 되어 B=C의 할당이 이루어지게 된다.In the following routine, C = (1 + 1/2 + 1/4 + 1/8 + 1/16) (1, 2, 3, 4), Pc = 98.5547 and Dc has a negative sign and B The assignment of = C is made.

이러한 루틴을 반복할수록 Pc가 기준파워 100으로 수렴하게 되기 때문에, 구하고자 하는 정규화 신호 Sn은,As the routine is repeated, Pc converges to the reference power of 100, so the normalized signal Sn to be obtained is

Sn=B=(1+1/2+1/4+1/8+1/16+1/128+...)(1, 2, 3, 4)=(1.8257, 3.6514, 5.4771, 7.3027)이 된다.Sn = B = (1 + 1/2 + 1/4 + 1/8 + 1/16 + 1/128 + ...) (1, 2, 3, 4) = (1.8257, 3.6514, 5.4771, 7.3027) Becomes

따라서, 나누기와 이중근 연산 없이도 신호 파워를 정규화할 수 있게 되는 것이다.Thus, signal power can be normalized without division and double root operation.

본 발명의 통신시스템용 신호파워의 정규화 방법에 따르면, 나누기와 이중근 연산 없이 신호파워를 정규화할 수 있게 됨으로써 하드웨어 디스크립션 언어로 간단히 기술할 수 있게 되는 효과가 있다.According to the normalization method of the signal power for the communication system of the present invention, the signal power can be normalized without dividing and double root operations, so that it can be simply described in a hardware description language.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위를 한정하는 것이 아니다.Although the preferred embodiment of the present invention has been described above, the present invention may use various changes, modifications, and equivalents. It is clear that the present invention can be applied in the same manner by appropriately modifying the above embodiments. Therefore, the above description does not limit the scope of the following claims.

Claims

A dual storage step of defining a normalization target signal for transmission through a communication system and storing the input signal in a dual (vector A and vector B) area on a storage medium, and after the dual storage step, a processor is input to the communication system. A first calculation step of calculating a temporary vector C according to the arithmetic operation of (B-((1/2) * A)) when the difference value between the signal power and the set reference power has a positive sign, and the double storage A second step of calculating a temporary vector C according to the arithmetic operation of (B + ((1/2) * A)) when the processor checks the difference value between the input signal power and the reference power after the step; A power calculation step of the processor calculating the power of the temporary vector C calculated by the first or second calculation step, and after the power calculation step, the processor calculates the power value and the reference power value of the calculated vector C. To calculate the difference between After the signal calculation step and the difference signal calculation step, the processor determines that the vector B value is equal to the vector C value when the difference value between the input signal power and the reference power is less than "0", and the difference value is "0". If it is larger, it is determined that the value of the vector B maintains the current state, and the result calculating step of determining whether to update or maintain the value of the vector B according to the determined result, and the result calculated by the processor after the result calculating step A normalization method for signal power for a communication system, characterized by comprising a normalized signal output step of outputting a value as a normalized signal.

delete

2. The method of claim 1, wherein when the value of the vector B is determined to be updated or maintained during the result calculation step, the processor updates the value of the vector A according to a set arithmetic expression, and then proceeds to the dual storage step to repeat the loop. Signal power normalization method for a communication system characterized in that it further comprises a signal repeating step.