KR100449266B1 - Internal power supply voltage generator circuit, especially including a differential amplifier, a driver circuit, a control circuit and detector circuit - Google Patents

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Abstract

PURPOSE: An internal power supply voltage generator circuit is provided, which recovers a level of an internal power supply voltage to its required voltage level rapidly when the level of the internal power supply voltage is decreased at a low power supply voltage. CONSTITUTION: According to the internal power supply voltage generator circuit to convert an external power supply voltage into an internal power supply voltage, a differential amplifier(100) comprises the first and the second current source(102,104) and outputs a driving signal by comparing a voltage level of a reference signal from the external with a level of the internal power supply voltage. A driver circuit(120) drives the external power supply voltage with the internal power supply voltage in response to the driving signal. The first control circuit(140) enables the first current source in response to a control signal from the external. A detector circuit(160) generates a detection signal by detecting whether the external power supply voltage is low or high. And the second control circuit(180) enables the second current source in response to the control signal, when the external power supply voltage is low.

Description

내부 전원 전압 발생 회로(internal source voltage generating circuit)Internal source voltage generating circuit

본 발명은 전압 변환 회로에 관한 것으로서, 구체적으로는 외부 전원 전압을 내부 전원 전압으로 변환하기 위한 내부 전원 전압 발생 회로에 관한 것이다.The present invention relates to a voltage conversion circuit, and more particularly, to an internal power supply voltage generation circuit for converting an external power supply voltage into an internal power supply voltage.

도 1은 종래 기술에 따른 내부 전원 전압 발생 회로를 보여주는 회로도이다. 일반적으로, 내부 전원 전압 발생 회로 (internal source voltage generating circuit)는 반도체 장치 및 반도체 메모리 장치에 있어서 변화하는 외부 전원 전압 (external source voltage generating circuit)에 대해 칩을 보다 안정적으로 동작시키기 위해 외부 전원 전압 (external source voltage : EVC)이 소정 전압 레벨이 되면 내부 전원 전압 (internal source voltage : IVC)이 일정한 전압 레벨로 클램프 (clamp)되도록 하는 회로이다.1 is a circuit diagram illustrating an internal power supply voltage generation circuit according to the prior art. In general, an internal source voltage generating circuit is an external source voltage generating circuit in order to operate the chip more stably with respect to an external source voltage generating circuit that changes in a semiconductor device and a semiconductor memory device. When the external source voltage (EVC) reaches a predetermined voltage level, the internal source voltage (ICC) is clamped to a constant voltage level.

상기 외부 전원 전압 (EVC)을 칩의 전원 전압으로서 사용하는 경우 소모된 챠아지를 보상하는 데 소요되는 시간은 상기 내부 전원 전압 발생 회로에 의해 생성된 상기 내부 전원 전압 (IVC)을 칩의 내부 전압으로 사용하여 칩의 독출/기입 동작이 수행될 때 전류 소모, 또는 챠아지 소모를 보상하는 데 소요되는 것보다 더 길어진다. 특히, 이러한 현상은 전원 전압이 낮은 영역일수록 더 악화된다.When the external power supply voltage EVC is used as the power supply voltage of the chip, the time taken to compensate for the depleted charge may be based on the internal power supply voltage IVC generated by the internal power supply voltage generation circuit. When used, the read / write operation of the chip is longer than necessary to compensate for current consumption or charge consumption. In particular, this phenomenon is exacerbated in the region where the power supply voltage is low.

내부 전원 전압 (IVC)의 회복 시간 (recover time)을 빠르게 할 경우, 그에 비례하여 전류 소모 역시 켜지기 때문에 높은 전원 전압 (high Vcc) 영역에서의 특성은 저하된다. 이를 감안하여 통상적으로 내부 전원 전압 발생 회로의 전류원 (current source)는 다이오드를 이용해 게이트 바이어스를 낮게 한다. 그리고, 낮은 전원 전압 영역에서는 낮은 전원 전압 검출기(미도시된)의 출력을 이용하여 내부 전원 전압 (IVC)가 외부 전원 전압 (EVC)을 따라가도록 내부 전원 전압 발생 회로의 구동기 (driver)를 분리한 구조를 사용해 왔다. 그러나, 이러한 구조가 높은 전원 전압 영역의 특정 전원 전압에서 낮은 전원 전압 검출기의 오동작으로 인해 내부 전원 전압 (IVC)이 그대로 외부 전원 전압 (EVC)을 따라가는 페일 (fail)이 발생하여 낮은 전원 전압 검출기의 출력을 내부 전원 전압 발생 회로에 사용하지 않고 있다. 결국, 낮은 전원 전압(low Vcc) 영역에서의 회복 시간이 느려져 그 특성이 저하되는 것이 종래의 문제점이다.When the recovery time of the internal power supply voltage IVC is made faster, the current consumption is also turned on in proportion, so the characteristics in the high power supply voltage (high Vcc) region are deteriorated. In view of this, the current source of the internal power supply voltage generation circuit typically uses a diode to lower the gate bias. In the low power supply voltage region, the driver of the internal power supply voltage generator circuit is separated so that the internal power supply voltage IVC follows the external power supply voltage EVC by using the output of the low power supply voltage detector (not shown). I have used structure. However, due to the malfunction of the low power voltage detector at a particular power supply voltage in the high power supply voltage region, this structure causes a failure of the internal power supply voltage IVC to follow the external power supply voltage EVC as it is. The output is not used in the internal supply voltage generator circuit. As a result, the conventional problem is that the recovery time in the low power supply voltage (low Vcc) region is slowed and its characteristics are lowered.

따라서 본 발명의 목적은 낮은 전원 전압에서 내부 전원 전압의 레벨이 낮아졌을 때 그것의 요구되는 전압 레벨로 빠르게 회복시킬 수 있는 내부 전원 전압 발생 회로를 제공하는 것이다.It is therefore an object of the present invention to provide an internal power supply voltage generating circuit which can quickly recover to its required voltage level when the level of the internal power supply voltage is lowered at a lower power supply voltage.

도 1은 종래 기술에 따른 내부 전원 전압 발생 회로를 보여주는 회로도;1 is a circuit diagram showing an internal power supply voltage generation circuit according to the prior art;

도 2는 본 발명의 바람직한 실시예에 따른 내부 전원 전압 발생 회로 및 구성을 보여주는 회로 블럭도,2 is a circuit block diagram showing an internal power supply voltage generation circuit and its configuration according to a preferred embodiment of the present invention;

*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

100 : 차동 증폭기 102 : 제 1 전류원100: differential amplifier 102: first current source

104 : 제 2 전류원 120 : 구동기104: second current source 120: driver

140 : 제 1 제어 회로 160 : 검출 회로140: first control circuit 160: detection circuit

180 : 제 2 제어 회로180: second control circuit

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부 전원 전압을 내부 전원 전압으로 변환하기 위한 내부 전압 발생 회로에 있어서, 제 1 및 제 2 전류원들을 구비하며, 외부로부터의 기준 신호의 전압 레벨과 상기 내부 전원 전압의 레벨을 비교하여 구동 신호를 출력하는 수단과; 상기 구동 신호에 응답하여 상기 외부 전원 전압을 상기 내부 전원 전압으로 구동하는 수단과; 외부로부터의 제어 신호에 응답하여 상기 제 1 전류원을 활성화시키기는 수단과; 상기 외부 전원 전압이 낮은 전원 전압인지 높은 전원 전압인지를 검출하여 검출 신호를 발생하는 수단 및; 상기 외부 전원 전압이 낮은 전원 전압일 때, 상기 제어 신호에 응답하여 상기 제 2 전류원을 활성화시키는 수단을 포함하는 것을 특징으로 한다.According to one aspect of the present invention for achieving the above object, in the internal voltage generation circuit for converting the external power supply voltage to the internal power supply voltage, having a first and second current sources, the reference signal from the outside Means for outputting a drive signal by comparing a voltage level of the internal power supply voltage with a level of the internal power supply voltage; Means for driving the external power supply voltage to the internal power supply voltage in response to the drive signal; Means for activating the first current source in response to a control signal from an external; Means for detecting whether the external power supply voltage is a low power supply voltage or a high power supply voltage to generate a detection signal; Means for activating said second current source in response to said control signal when said external power supply voltage is a low power supply voltage.

이 실시예에 있어서, 상기 제어 신호는 행 어드레스 스트로브 신호가 활성화될 때 활성화되는 신호인 것을 특징으로 한다.In this embodiment, the control signal is characterized in that the signal is activated when the row address strobe signal is activated.

이 실시예에 있어서, 상기 검출 신호의 전압 레벨은 상기 외부 전원 전압이 낮은 전원 전압 영역일 때 제 1 레벨이고 높은 전원 전압 영역일 때 제 2 레벨인 것을 특징으로 한다.In this embodiment, the voltage level of the detection signal is characterized in that the first level when the external power supply voltage is a low power supply voltage region and a second level when the high power supply voltage region.

이 실시예에 있어서, 상기 제 1 및 제 2 전류원들은 MOS 트랜지스터들을 포함하는 것을 특징으로 한다.In this embodiment, the first and second current sources comprise MOS transistors.

이 실시예에 있어서, 상기 제 2 전류원 활성화 수단은 상기 검출 신호의 레벨을 반전시키기 위한 인버터 및; 일 입력 단자가 상기 인버터의 출력단자에 접속되고 타 입력 단자로 상기 제어 신호가 인가되며, 출력 단자가 상기 제 2 전류원에 접속되는 노어 게이트를 포함하는 것을 특징으로 한다.In this embodiment, the second current source activating means comprises: an inverter for inverting the level of the detection signal; One input terminal is connected to the output terminal of the inverter, the control signal is applied to the other input terminal, characterized in that it comprises a NOR gate connected to the output terminal the second current source.

이 실시예에 있어서, 상기 구동 신호의 전압 레벨은 상기 기준 신호의 전압 레벨이 상기 내부 전원 전압의 레벨보다 낮을 때 제 1 레벨 전압이고, 상기 기준 신호의 전압 레벨이 상기 내부 전원 전압의 레벨보다 높을 때 제 2 레벨 전압인 것을 특징으로 한다.In this embodiment, the voltage level of the driving signal is a first level voltage when the voltage level of the reference signal is lower than the level of the internal power supply voltage, and the voltage level of the reference signal is higher than the level of the internal power supply voltage. When the second level voltage.

이와같은 회로에 의해서, 낮은 전원 전압에서 빠른 응답 시간을 갖는 내부 전원 전압 발생 회로를 제공할 수 있다.Such a circuit can provide an internal power supply voltage generator circuit having a fast response time at a low power supply voltage.

이하 본 발명의 실시예에 따른 참조도면 도 2에 의거하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIG. 2.

도 2를 참조하면, 본 발명의 신규한 내부 전원 전압 발생 회로는 외부 전원 전압 (EVC)이 미리 설정된 전압 레벨보다 높은 레벨인지 낮은 전압 레벨인지를 검출하기 위한 검출 회로 (160)와, 제 1 및 제 2 전류원들 (102) 및 (104)를 갖는 차동 증폭기 (differencial amplifier) (100)와, 상기 외부 전원 전압 (EVC)이 낮은 전압 레벨일 경우 상기 제 2 전류원을 활성화시키기 위한 제어 회로 (180)를 제공한다. 이러한 구성을 갖는 본 발명은 상기 외부 전원 전압 (EVC)이 낮은 전압 레벨일 때 상기 제 1 및 제 2 전류원들 (102) 및 (104)를 모두 활성화시킴으로써 소모된 내부 전원 전압 (IVC)의 레벨을 빠르게 회복시킬 수 있다. 아울러, 상기 외부 전원 전압 (EVC)이 높은 전압 레벨일 때, 상기 제 1 전류원 (102)는 활성화시키고 상기 제 2 전류원 (104)는 비활성화시킴으로써 높은 전원 전압 영역에서 소모되는 불필요한 전류 소모를 방지할 수 있다.Referring to Fig. 2, the novel internal power supply voltage generation circuit of the present invention includes a detection circuit 160 for detecting whether the external power supply voltage EVC is higher or lower than a preset voltage level, and the first and second power supply circuits. Differential amplifier 100 having second current sources 102 and 104 and a control circuit 180 for activating the second current source when the external power supply voltage EVC is at a low voltage level. To provide. The present invention having such a configuration allows the level of the internal power supply voltage IVC consumed by activating both the first and second current sources 102 and 104 when the external power supply voltage EVC is at a low voltage level. You can recover quickly. In addition, when the external power supply voltage EVC is at a high voltage level, the first current source 102 is activated and the second current source 104 is deactivated to prevent unnecessary current consumption in the high power supply voltage region. have.

도 2는 본 발명의 바람직한 실시예에 따른 내부 전원 전압 발생 회로의 구성 및 그에 관련된 회로를 보여주는 회로 블럭도이다.2 is a circuit block diagram showing a configuration of an internal power supply voltage generation circuit and a circuit related thereto according to a preferred embodiment of the present invention.

도 2를 참조하면, 내부 전원 전압 발생 회로는 비교기 (comparator)로서 사용되는 차동 증폭기 (100), 구동 회로 (driver circuit) (120), 제 1 제어 회로 (first control circuit) (140), 외부 전원 전압 검출 회로 (EVC detecting circuit) (160), 그리고 제 2 제어 회로 (second control circuit) (180)로 구성된다.Referring to FIG. 2, the internal power supply voltage generator circuit includes a differential amplifier 100, a driver circuit 120, a first control circuit 140, an external power supply used as a comparator. An EVC detecting circuit 160, and a second control circuit 180.

상기 차동 증폭기 (100)는 기준 전압 (VREF)와 내부 전원 전압 (IVC)을 입력받아 상기 기준 전압 (VREF)이 상기 내부 전원 전압 (IVC)의 레벨보다 높을 때 로우 레벨 ('L' level)의 신호 (DRIV)를 출력하고, 낮을 때 하이 레벨 ('L' level)의 상기 신호 (DRIV)를 출력한다. 상기 차동 증폭기 (100)는 2 개의 pMOSFET들 (M11) 및 (M12)과 4 개의 nMOSFET들 (M13)∼(M16)로 구성된다. 상기 nMOSFET들 (M15) 및 (M16)은 상기 차동 증폭기 (100)의 제 1 및 제 2 전류원들 (first and second current sources)으로써 사용되며, 상기 FET들 (M15) 및 (M16) 각각은 제 1 및 제 2 제어 회로들 (140) 및 (180)에 의해서 제어되도록 구성되었다.The differential amplifier 100 receives a reference voltage VREF and an internal power supply voltage IVC and receives a low level 'L' level when the reference voltage VREF is higher than the level of the internal power supply voltage IVC. The signal DRIV is output, and when the signal DRIV is low, the signal DRIV having a high level ('L' level) is output. The differential amplifier 100 is composed of two pMOSFETs M11 and M12 and four nMOSFETs M13 to M16. The nMOSFETs M15 and M16 are used as first and second current sources of the differential amplifier 100, each of the FETs M15 and M16 being a first one. And controlled by the second control circuits 140 and 180.

상기 pMOSFET들 (M11) 및 (M12)의 소오스들은 외부 전원 전압 (EVC)을 인가받고 그것들의 게이트들은 상호 접속되어 있다. 상기 FET (M12)의 게이트는 그것의 드레인에 접속되고, 상기 FET (M11)의 드레인은 상기 차동 증폭기 (100)의 출력 단자 (N1)에 접속되어 있다. 상기 기준 전압 (VREF)에 제어되는 상기 nMOSFET (M13)와 내부 전원 전압 (IVC)에 제어되는 상기 nMOSFET (M14)의 소오스-드레인 채널들 (source to drain channels), 즉 전류 통로들은 상기 제 1 및 제 2 제어 회로들 (140) 및 (180)에 각각 제어되는 nMOSFET들 (M15) 및 (M16)의 채널들을 통해 대응하는 상기 pMOSFET들 (M11) 및 (M12)의 드레인들과 접지 사이에 형성된다.The sources of the pMOSFETs M11 and M12 are applied with an external power supply voltage EVC and their gates are interconnected. The gate of the FET M12 is connected to its drain, and the drain of the FET M11 is connected to the output terminal N1 of the differential amplifier 100. Source-drain channels, i.e. current paths, of the nMOSFET M13 controlled by the reference voltage VREF and the nMOSFET M14 controlled by an internal power supply voltage IVC, i. Are formed between the drains of the corresponding pMOSFETs M11 and M12 and ground through the channels of the nMOSFETs M15 and M16 that are respectively controlled in the second control circuits 140 and 180. .

상기 구동기 (120)는 상기 신호 (DRIV)에 응답하여 외부 전원 전압 (EVC)을 내부 전원 전압 (IVC)로 구동하며, pMOSFET (M16)를 포함한다. 상기 FET (T17)의 게이트는 상기 차동 증폭기 (100)의 출력 단자 (N1)에 접속되고, 그것의 전류 통로는 상기 외부 전원 전압 (EVC)와 상기 내부 전원 전압 (IVC) 사이에 형성된다. 상기 제 1 제어 회로 (140)는 행 어드레스 스트로브 신호 (

Figure 1019970036637_B1_M0001
)가 활성화될 때 활성화되는 신호 (
Figure 1019970036637_B1_M0002
)에 응답하여 상기 차동 증폭기 (100)의 제 1 전류원 (102)의 상기 FET (M16)을 활성화시키기 위한 2 개의 pMOSFET들 (M18) 및 (M19)와 하나의 nMOSFET (M20)을 포함한다. 상기 FET들 (M18)∼(M20)의 전류 통로들은 상기 내부 전원 전압 (IVC)과 접지 사이에 직렬로 형성되고, 상기 FET들 (M18) 및 (M20)의 게이트들로 상기 신호 신호 (
Figure 1019970036637_B1_M0002
)이 인가되고, 그리고 상기 FET (M19)의 게이트는 그것의 드레인에 접속되어 있다.The driver 120 drives the external power supply voltage EVC to the internal power supply voltage IVC in response to the signal DRIV, and includes a pMOSFET M16. The gate of the FET T17 is connected to the output terminal N1 of the differential amplifier 100, and a current path thereof is formed between the external power supply voltage EVC and the internal power supply voltage IVC. The first control circuit 140 is a row address strobe signal (
Figure 1019970036637_B1_M0001
 Is activated when) is activated.
Figure 1019970036637_B1_M0002
 ), Two pMOSFETs M18 and M19 and one nMOSFET M20 for activating the FET M16 of the first current source 102 of the differential amplifier 100. The current paths of the FETs M18 to M20 are formed in series between the internal power supply voltage IVC and ground, and the signal signals (i) to the gates of the FETs M18 and M20.
Figure 1019970036637_B1_M0002
 ) Is applied, and the gate of the FET M19 is connected to its drain.

상기 EVC 검출 회로 (160)는 상기 외부 전원 전압 (EVC)을 입력받아 그것이 미리 설정된 전압 레벨보다 낮으면 하이 레벨의 신호 (PLVCC)을 출력하고, 상기 외부 전원 전압 (EVC)의 레벨이 미리 설정된 전압 레벨보다 높은면 로우 레벨의 상기 신호 (PLVCC)을 출력한다.The EVC detection circuit 160 receives the external power supply voltage EVC and outputs a high level signal PLVCC when it is lower than a predetermined voltage level, and the level of the external power supply voltage EVC is preset. If the level is higher than the output level, the signal PLCC is output.

상기 제 2 제어 회로 (180)은 상기 신호들 (

Figure 1019970036637_B1_M0002
) 및 (PLVCC)에 응답하여 상기 차동 증폭기 (100)의 제 2 전류원 (104)를 활성화 또는 비활성화시키며, 인버터 (IV2) 및 노어 게이트 (NOR gate) (G1)로 구성된다. 상기 노어 게이트 (G1)의 일 입력 단자는 상기 인버터 (IV2)을 통해 상기 EVC 검출 회로 (160)에 접속되고, 상기 신호 (
Figure 1019970036637_B1_M0002
)는 그것의 타 입력 단자로 인가되며, 그것의 출력 단자는 상기 제 1 전류원 (104)인 nMOSFET (M15)의 게이트에 접속된다.The second control circuit 180 controls the signals (
Figure 1019970036637_B1_M0002
 And (PLVCC) activates or deactivates the second current source 104 of the differential amplifier 100 and consists of an inverter IV2 and a NOR gate G1. One input terminal of the NOR gate G1 is connected to the EVC detection circuit 160 through the inverter IV2, and the signal (
Figure 1019970036637_B1_M0002
 Is applied to its other input terminal, and its output terminal is connected to the gate of the nMOSFET M15, which is the first current source 104.

이러한 회로 구성을 갖는 본 발명의 동작이 이하 설명된다. 신호 (

Figure 1019970036637_B1_M0002
)는 행 어드레스 스트로브 신호 (
Figure 1019970036637_B1_M0001
)가 액티브 상태 (active state)로 진입할 때 활성화되고, 그에 따라 차동 증폭기 (100)는 활성화된다. 즉, 상기 신호 (
Figure 1019970036637_B1_M0002
)가 로우 레벨로 활성화됨에 따라 pMOSFET (M18)가 턴-온되고, 그 결과 상기 차동 증폭기 (100)의 제 1 전류원 (102)인 nMOSFET (M16)가 활성화된다. 따라서, 상기 차동 증폭기 (100)는 기준 전압 (VREF)과 내부 전원 전압 (IVC)을 비교하여 구동기 (120)을 통해 상기 내부 전원 전압 (IVC)의 레벨을 일정하게 유지하게 된다.The operation of the present invention having such a circuit configuration is described below. signal (
Figure 1019970036637_B1_M0002
 ) Is the row address strobe signal (
Figure 1019970036637_B1_M0001
 ) Is activated when entering the active state, and the differential amplifier 100 is activated accordingly. That is, the signal (
Figure 1019970036637_B1_M0002
 PMOSFET M18 is turned on as) is activated to a low level, and as a result nMOSFET M16, the first current source 102 of the differential amplifier 100, is activated. Accordingly, the differential amplifier 100 compares the reference voltage VREF with the internal power supply voltage IVC to maintain a constant level of the internal power supply voltage IVC through the driver 120.

이때, EVC 검출 회로 (160)는 외부 전원 전압 (EVC)이 미리 설정된 전압 레벨보다 낮은지 높은지를 검출하게 된다. 만약, 상기 외부 전원 전압 (EVC)이 미리 설정된 전압 레벨보다 높은 레벨일 경우 로우 레벨의 신호 (PLVCC)을 출력한다. 이 경우, 제 2 제어 회로 (180)의 인버터 (IV2)을 통해 하이 레벨로 반전된 상기 신호 (PLVCC)와 로우 레벨로 활성화된 상기 신호 (

Figure 1019970036637_B1_M0002
)를 입력받은 상기 제 2 제어 회로 (180)의 노어 게이트 (G1)는 로우 레벨의 신호 (PEN2)을 출력하게 된다. 이로써, 미리 설정된 전압 레벨보다 높은 외부 전원 전압 (EVC)이 공급될 경우, 제 2 전류원 (104)은 비활성화되며 그 결과 높은 외부 전원 전압 (high EVC)에서 불필요하게 소모되는 전류를 방지할 수 있다.At this time, the EVC detection circuit 160 detects whether the external power supply voltage EVC is lower or higher than a preset voltage level. If the external power supply voltage EVC is at a level higher than a preset voltage level, the low level signal PLVCC is output. In this case, the signal PLCCC inverted to the high level and the signal activated to the low level through the inverter IV2 of the second control circuit 180
Figure 1019970036637_B1_M0002
 ), The NOR gate G1 of the second control circuit 180 outputs a low level signal PEN2. In this way, when the external power supply voltage EVC higher than the preset voltage level is supplied, the second current source 104 is deactivated, thereby preventing unnecessary current from being consumed at the high external power supply voltage high EVC.

반면에, 상기 외부 전원 전압 (EVC)이 미리 설정된 전압 레벨보다 낮은 레벨일 경우 하이 레벨의 상기 신호 (PLVCC)을 출력한다. 이 경우, 상기 제 2 제어 회로 (180)의 인버터 (IV2)을 통해 로우 레벨로 반전된 상기 신호 (PLVCC)와 로우 레벨로 활성화된 상기 신호 (

Figure 1019970036637_B1_M0002
)를 입력받은 상기 제 2 제어 회로 (180)의 노어 게이트 (G1)는 하이 레벨의 상기 신호 (PEN2)을 출력하게 된다. 이로써, 상기 제 2 전류원 (104)이 활성화됨에 따라 내부 전원 전압 (IVC)의 레벨이 낮아질 경우 상기 내부 전원 전압 (IVC)은 빠르게 요구되는 전압 레벨로 회복될 수 있다. 이로써, 낮은 외부 전원 전압에서의 응답 시간을 개선할 수 있다.On the other hand, when the external power supply voltage EVC is at a level lower than a preset voltage level, the signal PLVCC having a high level is output. In this case, the signal PLCCC inverted to the low level through the inverter IV2 of the second control circuit 180 and the signal activated to the low level (
Figure 1019970036637_B1_M0002
 ), The NOR gate G1 of the second control circuit 180 outputs the signal PEN2 having a high level. Thus, when the level of the internal power supply voltage IVC decreases as the second current source 104 is activated, the internal power supply voltage IVC may be quickly restored to the required voltage level. This can improve the response time at a low external power supply voltage.

상기한 바와같이, 차동 증폭기 회로의 전류원을 낮은 전원 전압용과 높은 전원 전압용으로 분리 제어함으로써 높은 전원 전압 영역에서는 불필요한 전류 소모를 방지하고, 낮은 전원 전압 영역에서는 요구되는 전압 레벨로의 응답 시간을 향상시킬 수 있다.As described above, separate control of the current source of the differential amplifier circuit for the low power supply voltage and the high power supply voltage prevents unnecessary current consumption in the high power supply voltage region and improves the response time to the required voltage level in the low power supply voltage region. You can.

Claims (6)

외부 전원 전압을 내부 전원 전압으로 변환하기 위한 내부 전압 발생 회로에 있어서,An internal voltage generating circuit for converting an external power supply voltage into an internal power supply voltage, 제 1 및 제 2 전류원들을 구비하며, 외부로부터의 기준 신호의 전압 레벨과 상기 내부 전원 전압의 레벨을 비교하여 구동 신호를 출력하는 수단과;Means for outputting a drive signal having first and second current sources, comparing a voltage level of a reference signal from an external source with a level of the internal power supply voltage; 상기 구동 신호에 응답하여 상기 외부 전원 전압을 상기 내부 전원 전압으로 구동하는 수단과;Means for driving the external power supply voltage to the internal power supply voltage in response to the drive signal; 외부로부터의 제어 신호에 응답하여 상기 제 1 전류원을 활성화시키기는 수단과;Means for activating the first current source in response to a control signal from an external; 상기 외부 전원 전압이 낮은 전원 전압인지 높은 전원 전압인지를 검출하여 검출 신호를 발생하는 수단 및;Means for detecting whether the external power supply voltage is a low power supply voltage or a high power supply voltage to generate a detection signal; 상기 외부 전원 전압이 낮은 전원 전압일 때, 상기 제어 신호에 응답하여 상기 제 2 전류원을 활성화시키는 수단을 포함하는 것을 특징으로 하는 내부 전원 전압 발생 회로.Means for activating said second current source in response to said control signal when said external power supply voltage is a low power supply voltage. 제 1 항에 있어서,The method of claim 1, 상기 제어 신호는 행 어드레스 스트로브 신호 (
Figure 1019970036637_B1_M0001
)가 활성화될 때 활성화되는 신호인 것을 특징으로 하는 내부 전원 전압 발생 회로.The control signal is a row address strobe signal (
Figure 1019970036637_B1_M0001
 Internal power supply voltage generation circuit, characterized in that the signal is activated when () is activated. 제 1 항에 있어서,The method of claim 1, 상기 검출 신호의 전압 레벨은 상기 외부 전원 전압이 낮은 전원 전압 영역일 때 제 1 레벨이고 높은 전원 전압 영역일 때 제 2 레벨인 것을 특징으로 하는 내부 전압 발생 회로.And the voltage level of the detection signal is a first level when the external power supply voltage is a low power supply voltage region and a second level when the external power supply voltage region is a high power supply voltage region. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 전류원들은 MOS 트랜지스터들을 포함하는 것을 특징으로 하는 내부 전원 전압 발생 회로.And said first and second current sources comprise MOS transistors. 제 1 항에 있어서,The method of claim 1, 상기 제 2 전류원 활성화 수단은The second current source activating means 상기 검출 신호의 레벨을 반전시키기 위한 인버터 및;An inverter for inverting the level of the detection signal; 일 입력 단자가 상기 인버터의 출력단자에 접속되고 타 입력 단자로 상기 제어 신호가 인가되며, 출력 단자가 상기 제 2 전류원에 접속되는 노어 게이트를 포함하는 것을 특징으로 하는 내부 전원 전압 발생 회로.And a NOR gate having one input terminal connected to the output terminal of the inverter, the control signal applied to the other input terminal, and the output terminal connected to the second current source. 제 1 항에 있어서,The method of claim 1, 상기 구동 신호의 전압 레벨은 상기 기준 신호의 전압 레벨이 상기 내부 전원 전압의 레벨보다 낮을 때 제 1 레벨 전압이고, 상기 기준 신호의 전압 레벨이 상기 내부 전원 전압의 레벨보다 높을 때 제 2 레벨 전압인 것을 특징으로 하는 내부 전원 전압 발생 회로.The voltage level of the driving signal is a first level voltage when the voltage level of the reference signal is lower than the level of the internal power supply voltage, and is a second level voltage when the voltage level of the reference signal is higher than the level of the internal power supply voltage. Internal power supply voltage generation circuit, characterized in that.
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