KR100446807B1 - Control system between processor and memory and method thereof - Google Patents

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KR100446807B1 KR10-2001-0086669A KR20010086669A KR100446807B1 KR 100446807 B1 KR100446807 B1 KR 100446807B1 KR 20010086669 A KR20010086669 A KR 20010086669A KR 100446807 B1 KR100446807 B1 KR 100446807B1
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Abstract

본 발명에 따른 프로세서와 메모리간 제어 시스템 및 방법은, 응용 프로그램을 수행하는 프로세서; 데이터를 저장하는 메모리; 상기 메모리에 데이터를 지우고 쓰기 위해 데이터를 임시로 저장하는 임시 저장 블록; 칩 동작 시스템 및 메모리 관리 라이브러리를 저장하는 시스템 저장 블록; 및 상기 메모리의 지우고 쓰는 동작을 제어하는 메모리 제어 블록을 포함하여, 메모리에 데이터를 지우고 쓰는 최소 시간을 설정하고, 그 시간만큼 지우고 쓴 다음 메모리의 데이터를 읽어서 동작 결과를 비교하는 방식으로 비교 결과가 지우고 쓰기 동작을 완료할 때까지 반복 수행하여 시스템의 성능을 향상시키고, 프로세서의 응용 프로그램과 메모리의 지우고 쓰는 동작을 병렬로 수행하는 것을 특징으로 한다.A processor and a memory control system and method according to the present invention include a processor for executing an application program; A memory for storing data; A temporary storage block for temporarily storing data for erasing and writing data in the memory; A system storage block for storing a chip operating system and a memory management library; And a memory control block that controls an erase and write operation of the memory, and sets a minimum time for erasing and writing data to the memory, erases and writes the data by the amount of time, and reads data from the memory to compare the operation results. By repeatedly performing the erase and write operations, the system performance is improved, and the erase and write operations of the processor application program and the memory are performed in parallel.

Description

프로세서와 메모리간의 제어 시스템 및 그 방법{Control system between processor and memory and method thereof}Control system between processor and memory and method thereof

본 발명은 프로세서와 메모리간의 제어 시스템 및 그 방법에 관한 것으로, 보다 상세하게는 메모리에 데이터를 지우고 쓰는 최소 시간을 설정하고, 그 시간만큼 지우고 쓴 다음 메모리의 데이터를 읽어서 동작 결과를 비교하는 방식으로 비교 결과가 지우고 쓰기 동작을 완료할 때까지 반복 수행하여 시스템의 성능을 향상시키고, 프로세서의 응용 프로그램과 메모리의 지우고 쓰는 동작을 병렬로 수행하는 프로세서와 메모리의 제어 시스템 및 그 방법에 관한 것이다.The present invention relates to a control system between a processor and a memory and a method thereof. More particularly, the present invention relates to a method of setting a minimum time for erasing and writing data in a memory, erasing and writing data for that time, and then reading data from the memory and comparing the results of the operations. The present invention relates to a control system of a processor and a memory and a method of performing the erase and write operations repeatedly until the comparison result is completed, thereby improving the performance of the system, and performing the erase and write operations of the application program and the memory in parallel.

EEPROM은 비휘발 특성을 가지는 메모리로써 전원이 꺼진 상태에서도 데이터를 잃어버리지 않기 때문에 정보화 사회에서 개인적인 데이터 저장을 위해 많이 사용되고 있다.EEPROM is a non-volatile memory that is used for personal data storage in the information society because it does not lose data even when the power is turned off.

그러나, EEPROM은 메모리 셀의 특성상 데이터를 지우고 쓰는데 많은 시간을 소비하여 시간 제한 내에 프로그램이 수행되어야 하는 응용 분야의 EEPROM을 포함하고 있는 시스템에서는 EEPROM에 지우고 쓰는 시간이 전체 시스템의 성능에 큰 영향을 미친다.However, due to the nature of memory cells, EEPROMs spend a lot of time erasing and writing data, so in systems that contain EEPROMs in applications that require programs to be executed within a time limit, the time to erase and write to EEPROMs greatly affects the performance of the entire system. .

일반적인 EEPROM은 각 셀의 특성을 고려하여 지우기와 쓰기 시간을 고정시키고, 셀 특성이 나쁠 때의 조건에 따른 시간만큼 제어신호를 인가하기 때문에 항상 일정 시간이 최악 조건에 맞게 설정되기 때문에, 이미 EEPROM에 대한 지우기와 쓰기 동작이 완료된 상태에서도 계속 동작이 반복되는 문제점이 있다.In general, EEPROM fixes the erase and write time in consideration of the characteristics of each cell, and applies control signals as much as the time when the cell characteristics are bad. There is a problem that the operation is repeated even after the erase and write operations are completed.

일반적으로 EEPROM을 지우고 쓰기 위한 시간은 수백 분의 일초의 시간을 소비하게 되는데, 이는 시스템간의 통신에서 시간 제한이 있는 프로토콜에서의 경우 EEPROM의 지우고 쓰는 시간이 그 시스템의 성능에 큰 영향을 미치게 된다.In general, the time required to erase and write an EEPROM consumes hundreds of minutes of seconds, which means that for protocols with a limited time in communication between systems, the erase and write time of the EEPROM has a significant effect on the performance of the system.

또한, EEPROM을 포함하는 시스템은 지우고 쓰는 시간이 길고, EEPROM의 지우고 쓰기 동작이 수행되는 동안 프로세서가 응용 프로그램을 수행하면 EEPROM의 동작이 끝났을 때 응용 프로그램이 어디까지 수행됐는지 예측할 수 없으므로 EEPROM의 지우기와 쓰기 결과를 어느 시점에 읽어올지 예측할 수 없기 때문에, 프로세서는 그 시간에 EEPROM의 동작이 완료될 때까지 다른 동작은 멈추고 기다리게 되는 문제점이 있다.In addition, the system including the EEPROM has a long erase and write time, and if the processor executes the application while the EEPROM erase and write operation is performed, it is impossible to predict how far the application was performed when the EEPROM operation is finished. Since it is impossible to predict at what point the write result is read, the processor has a problem that other operations stop and wait until the operation of the EEPROM is completed at that time.

이와 같은 문제점을 해결하기 위한 본 발명의 목적은, EEPROM에 동적으로 지우고 쓰는 동작을 수행하여 불필요한 동작 시간을 줄이는 것이다.An object of the present invention for solving such a problem is to reduce the unnecessary operation time by performing a dynamic erase and write operation in the EEPROM.

본 발명의 다른 목적은, 최적화된 지우고 쓰기 시간을 설정하여, 프로세서의 프로그램 동작과 EEPROM의 지우고 쓰기 동작을 동시에 수행하여 시스템의 동작 시간을 줄이는 것이다.Another object of the present invention is to set an optimized erase and write time, and to reduce the operating time of the system by simultaneously performing the program operation of the processor and the erase and write operation of the EEPROM.

도 1은 본 발명의 바람직한 실시예에 따른 프로세서와 메모리간의 제어 시스템을 나타낸 블록도.1 is a block diagram illustrating a control system between a processor and a memory according to a preferred embodiment of the present invention.

도 2는 도 1의 블록도에서 EEPROM 제어부의 상세 블록도.FIG. 2 is a detailed block diagram of the EEPROM controller in the block diagram of FIG.

도 3은 도 1의 블록도에 따른 EEPROM의 지우기 쓰기 동작을 나타낸 순서도.3 is a flowchart illustrating an erase write operation of an EEPROM according to the block diagram of FIG. 1.

도 4는 도 3의 순서도에서 지우기 단계의 상세 순서도.4 is a detailed flowchart of the erasing step in the flowchart of FIG.

도 5는 도 3의 순서도에서 프로그램 단계의 상세 순서도.5 is a detailed flowchart of program steps in the flowchart of FIG.

도 6은 본 발명의 바람직한 실시예에 따른 프로세서의 응용 프로그램과 EEPROM의 지우기 쓰기 동작을 병렬 수행하는 과정을 나타낸 개념도.6 is a conceptual diagram illustrating a process of performing an erase write operation of an EEPROM and an application program of a processor according to an exemplary embodiment of the present invention.

상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 프로세서와 메모리간의 제어 방법은, 프로세서가 응용 프로그램을 수행하는 제 1 단계; 및 메모리가 데이터를 저장하는 제 2 단계를 포함하는 프로세서와 메모리간의 제어 방법에 있어서,A control method between a processor and a memory according to a preferred embodiment of the present invention for achieving the above object includes a first step of the processor executing an application program; And a second step of storing, by the memory, data;

상기 제 2 단계는메모리의 임시 버퍼에 데이터를 저장하는 저장 단계;상기 메모리의 데이터가 저장될 영역을 지우는 지우기 단계; 및상기 임시 버퍼에 저장된 데이터를 상기 메모리에 쓰는 프로그램 단계를 포함하는데,The second step may include a storing step of storing data in a temporary buffer of a memory; an erasing step of erasing an area in which data of the memory is to be stored; And a program step of writing data stored in the temporary buffer into the memory.

상기 지우기 단계 및 상기 프로그램 단계에서 상기 제 1 단계를 동시에 병렬로 수행하고, 상기 지우기 단계를 수행하는 최소 지우기 시간을 설정하고, 상기 최소 지우기 시간 동안 상기 지우기 단계를 미리 설정된 최대 지우기 시간 동안 반복하고, 상기 프로그램 단계를 수행하는 최소 프로그램 시간을 설정하고, 상기 최소 프로그램 시간 동안 상기 프로그램 단계를 미리 설정된 최대 프로그램 시간 동안 반복하 는 것을 특징으로 한다.Simultaneously performing the first step in parallel in the erase step and the program step, setting a minimum erase time for performing the erase step, repeating the erase step for a preset maximum erase time for the minimum erase time, A minimum program time for performing the program step is set, and the program step is repeated for a preset maximum program time for the minimum program time.

또한, 본 발명의 다른 실시예에 따른 프로세서와 메모리간의 제어 시스템은, 응용 프로그램을 수행하는 프로세서; 데이터를 저장하는 메모리; 상기 메모리에 데이터를 지우고 쓰기 위해 데이터를 임시로 저장하는 임시 저장 블록; 칩 동작 시스템 및 메모리 관리 라이브러리를 저장하는 시스템 저장 블록; 및 최소 지우기 시간을 설정하고, 상기 최소 지우기 시간 동안의 지우기 동작을 미리 설정된 최대 지우기 시간 동안 반복하고, 최소 프로그램 시간을 설정하고, 상기 최소 프로그램 시간 동안의 저장 동작을 미리 설정된 최대 프로그램 시간 동안 반복하는 메모리 제어 블록을 포함하는데, 상기 프로세서는 상기 메모리에 지우기 동작 및 저장 동작을 수행하는 동안 동시에 병렬로 응용 프로그램을 수행하는 것을 특징으로 한다.In addition, the control system between the processor and the memory according to another embodiment of the present invention, a processor for executing an application program; A memory for storing data; A temporary storage block for temporarily storing data for erasing and writing data in the memory; A system storage block for storing a chip operating system and a memory management library; And setting a minimum erase time, repeating the erase operation for the minimum erase time for a preset maximum erase time, setting a minimum program time, and repeating the save operation for the minimum program time for a preset maximum program time. And a memory control block, wherein the processor simultaneously executes an application program in parallel while performing an erase operation and a store operation in the memory.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 바람직한 실시예에 따른 프로세서와 메모리의 제어 시스템을 나타낸 블록도이다. 여기서, 메모리는 EEPROM을 사용한다.1 is a block diagram illustrating a control system of a processor and a memory according to a preferred embodiment of the present invention. Here, the memory uses EEPROM.

본 발명에 따른 제어 시스템은, 프로세서(1), EEPROM(4) 및 EEPROM 제어부(5)를 포함한다. 여기서, 메모리는 RAM(2) 및 ROM(3)을 포함하는데, RAM(2)은 EEPROM(4)에 데이터를 지우고 쓰기 위해 임시로 저장하고, ROM(3)은 프로세서(1) 및 EEPROM(4)을 제어하기 위해 사용한다.The control system according to the present invention includes a processor 1, an EEPROM 4 and an EEPROM control unit 5. Here, the memory includes a RAM (2) and a ROM (3), where the RAM (2) is temporarily stored in the EEPROM (4) for erasing and writing data, the ROM (3) is the processor (1) and EEPROM (4) Used to control).

RAM(2)은 EEPROM(4)에 저장할 데이터 ERD를 임시로 저장한다.The RAM 2 temporarily stores the data ERD to be stored in the EEPROM 4.

ROM(3)에는 프로세서(1)가 동작하기 위한 시스템의 운영체제(OS) 및 EEPROM(4)에 데이터를 지우고 쓰기 동작을 제어하는 EEPROM 관리 라이브러리(EEPROM management library; EML)가 저장되어 있다.The ROM 3 stores an operating system (OS) of the system for operating the processor 1 and an EEPROM management library (EML) for controlling data write and erasing data in the EEPROM 4.

EEPROM(4)은 EEPROM 제어부(5)의 제어에 따라 개인적인 데이터 등을 저장한다.The EEPROM 4 stores personal data and the like under the control of the EEPROM control unit 5.

EEPROM(4)에 데이터를 저장하는 순서는 다음의 3 단계를 통해 이루어진다.The order of storing data in the EEPROM 4 is made through the following three steps.

첫 번째 단계는 데이터를 EEPROM(4) 내에 있는 임시 버퍼(41)에 저장시킨다. 여기서, 임시 버퍼(41)는 EEPROM(4)이 지우거나 쓰는 동작을 수행할 때 많은 시간이 필요하기 때문에 한번에 많은 데이터를 쓰기 위해 사용된다.The first step is to store the data in a temporary buffer 41 in the EEPROM 4. Here, the temporary buffer 41 is used for writing a lot of data at a time because the EEPROM 4 requires a lot of time when performing the erase or write operation.

두 번째 단계는 데이터를 지우는 동작을 수행한다. 일반적으로 데이터가 쓰여질 영역에 대해서만 지우기 작업(erase)을 수행한다(erase flow).The second step is to erase the data. Generally, erase is performed only for the area where data is to be written (erase flow).

세 번째 단계는 임시 버퍼(41)에 저장한 데이터를 EEPROM(4)에 쓰는 동작(program)을 수행한다(program flow).The third step performs a program of writing data stored in the temporary buffer 41 to the EEPROM 4 (program flow).

여기서, EEPROM(4)의 데이터를 지우거나 쓰는 동작을 수행하는 데에는 수백 분의 일초 정도의 긴 시간을 필요로 한다.Here, it takes a long time of several hundreds of seconds to perform the operation of erasing or writing data of the EEPROM 4.

프로세서(1)는 응용 프로그램을 수행하다가 EEPROM(4)에 데이터를 지우고 쓰는 작업이 필요하면 ROM(3) 내에 저장되어 있는 EEPROM 관리 라이브러리 EML를 호출한다. 여기서, EEPROM 관리 라이브러리 EML에서는 우선 RAM(2)으로부터 EEPROM(4)에 쓰고자 하는 데이터 ERD를 전달받아 EEPROM의 임시 버퍼(41)에 저장한다.The processor 1 calls an EEPROM management library EML stored in the ROM 3 when the application program needs to erase and write data in the EEPROM 4 while executing an application program. Here, the EEPROM management library EML first receives the data ERD to be written to the EEPROM 4 from the RAM 2 and stores it in the temporary buffer 41 of the EEPROM.

이어서, 프로세서(1)가 EEPROM(4)이 지우는 작업을 수행하도록 EEPROM 제어부(5)에 명령어 COM를 전달하면, EEPROM 제어부(5)가 제어신호 CONE를 EEPROM(4)으로 전달한다.Subsequently, when the processor 1 transmits a command COM to the EEPROM control unit 5 to perform the erase operation of the EEPROM 4, the EEPROM control unit 5 transmits the control signal CONE to the EEPROM 4.

EEPROM(4)의 지우기 동작이 완료되면, EEPROM 관리 라이브러리 EML는 임시 버퍼(41)에 저장된 데이터를 EEPROM(4)에 쓰도록 제어한다.When the erase operation of the EEPROM 4 is completed, the EEPROM management library EML controls to write data stored in the temporary buffer 41 to the EEPROM 4.

도 2는 EEPROM(4)을 제어하기 위한 EEPROM 제어부(5)의 상세 블록도이다. 여기서, EEPROM 제어부(5)는 프로세서(1)로부터 EEPROM(4)에 관련된 명령어 COM를 입력받아 EEPROM(4)이 명령어 COM에 알맞은 동작을 수행하도록 EEPROM(4)에 제어신호 CONE를 인가하는 역할을 한다.2 is a detailed block diagram of the EEPROM controller 5 for controlling the EEPROM 4. Here, the EEPROM controller 5 receives a command COM related to the EEPROM 4 from the processor 1 and applies a control signal CONE to the EEPROM 4 so that the EEPROM 4 performs an operation corresponding to the command COM. do.

EEPROM 제어부(5)는 프로세서(1)와 연결된 레지스터 인터페이스 블록(51)과, 레지스터 인터페이스 블록(51)을 통해 입력된 명령어 CMD 및 EEPROM(4)의 현재 상태를 프로세서에 알리기 위한 정보 RGD를 저장하는 기능 레지스터(52)와, 대기, 지우기 및 쓰기 상태를 나타내는 유한 상태 머신(finite state machine; FSM)(53)과, 유한 상태 머신(53)의 각 상태에 대한 EEPROM(4)의 동작을 제어하는 제어신호 CONE을 발생하는 제어신호 발생부(54)를 포함한다. 여기서, 유한 상태 머신(53)은 지우기와 쓰기 상태 각각의 동작을 위한 다른 유한 상태 머신을 포함한다.The EEPROM control unit 5 stores a register interface block 51 connected to the processor 1 and information RGD for informing the processor of the current state of the instruction CMD and the EEPROM 4 inputted through the register interface block 51. A function register 52, a finite state machine (FSM) 53 representing wait, erase and write states, and an operation of the EEPROM 4 for each state of the finite state machine 53 And a control signal generator 54 for generating the control signal CONE. Here, the finite state machine 53 includes another finite state machine for the operation of each of the erase and write states.

도 3은 EEPROM(4)에 데이터를 지우고 쓰기 위한 동작을 나타낸 순서도이다.3 is a flowchart showing an operation for erasing and writing data to the EEPROM 4.

먼저, EEPROM(4)에 쓰고자하는 데이터 ERD를 EEPROM(4)의 임시 버퍼(41)에 저장하는 저장 단계(S1)를 수행한다. 여기서, 데이터 ERD의 크기는 한번에 지우고 쓸 수 있는 크기만큼으로 제한된다.First, a storage step S1 of storing data ERD to be written to the EEPROM 4 in the temporary buffer 41 of the EEPROM 4 is performed. Here, the size of the data ERD is limited to the size that can be erased and written at one time.

이때, EEPROM 제어부(5)는 프로세서(1)에서 데이터 ERD를 EEPROM(4)으로 직접 쓰도록 프로세서(1)의 제어신호들 CONP을 바로 EEPROM(4)으로 전달한다.At this time, the EEPROM controller 5 directly transfers the control signals CONP of the processor 1 to the EEPROM 4 so that the processor 1 directly writes the data ERD to the EEPROM 4.

이어서, 데이터 ERD를 쓰고자 하는 영역에 해당하는 EEPROM(4)의 영역을 지우는 지우기 단계(S2)를 수행한다. 여기서, EEPROM(4)을 구성하는 메모리 셀의 특성상 "0" 값을 쓸 수 없기 때문에 쓰기 동작을 수행하기 전에 반드시 지우는 동작을 수행해야 한다.Subsequently, an erase step S2 of erasing the area of the EEPROM 4 corresponding to the area where the data ERD is to be written is performed. In this case, since a value of "0" cannot be written due to the characteristics of the memory cell constituting the EEPROM 4, an erase operation must be performed before the write operation is performed.

EEPROM(4)의 임시 버퍼(41)에 저장된 데이터 ERD를 EEPROM(4)에 쓰는 프로그램 단계(S3)를 수행한다.The program step S3 of writing the data ERD stored in the temporary buffer 41 of the EEPROM 4 into the EEPROM 4 is performed.

도 4는 도 3의 순서도에서 지우기 단계(S2)의 상세 순서도이다. 여기서, 지우기 단계(S2)는 프로세서(1)에서는 단지 하나의 명령어 CMD에 의해 수행된다. 즉, 프로세서(1)가 하나의 명령어 CMD를 EEPROM 제어부(5)에 인가하면, 지우기 단계(S2)의 모든 동작을 EEPROM 제어부(5)에서 제어한다.FIG. 4 is a detailed flowchart of the erasing step S2 in the flowchart of FIG. 3. Here, the erase step S2 is performed by only one instruction CMD in the processor 1. That is, when the processor 1 applies one instruction CMD to the EEPROM controller 5, all operations in the erase step S2 are controlled by the EEPROM controller 5.

먼저, 프로세서(1)가 지우기 명령 CMD을 EEPROM 제어부(5)에 인가하면, EEPROM 제어부(5)는 지우기 상태로 설정된다. 이때, 지우기 횟수 N는 0으로 설정된다(S21).First, when the processor 1 applies the erase command CMD to the EEPROM control unit 5, the EEPROM control unit 5 is set to the erase state. At this time, the erase count N is set to 0 (S21).

따라서, 미리 설정된 최소 지우기 시간 tE 동안 EEPROM 제어부(5)는 EEPROM(4)의 임시버퍼(41)에 저장된 데이터 ERD가 쓰여질 EEPROM(4)의 영역을 지우기 동작을 수행한다(S22).Therefore, during the preset minimum erase time tE, the EEPROM controller 5 performs an erase operation on the area of the EEPROM 4 to which the data ERD stored in the temporary buffer 41 of the EEPROM 4 is to be written (S22).

EEPROM 제어부(5)는 EEPROM(4)으로부터 데이터를 읽어서(S23) EEPROM(4)의 임시버퍼(41)에 저장된 데이터가 쓰여질 EEPROM(4)의 영역이 지워졌는지를 확인한다(S24). 즉, EEPROM 제어부(5)가 EEPROM(4)의 영역의 데이터를 읽어서 0인지를 확인한다.The EEPROM control unit 5 reads data from the EEPROM 4 (S23) and confirms whether the area of the EEPROM 4 to which data stored in the temporary buffer 41 of the EEPROM 4 is to be written is erased (S24). That is, the EEPROM control part 5 reads the data of the area | region of the EEPROM 4, and confirms whether it is zero.

확인한 결과 지우기가 완료되지 않았으면, 즉, 데이터가 모두 0이 아니라면, 지우기 횟수 N에 1을 더하고(S25), 미리 설정된 최대 지우기 횟수 NE와 비교한다(S26).If the result of the checking is not completed, that is, if the data are not all zeros, 1 is added to the erase count N (S25), and compared with the preset maximum erase count NE (S26).

만약, 1이 더하여진 지우기 횟수 N가 미리 설정된 최대 지우기 횟수 NE보다 작으면, 지우기 동작을 반복 수행하고(S22), 1이 더하여진 지우기 횟수 N가 미리 설정된 최대 지우기 횟수 NP보다 크면, 지우기 작업이 실패(fail)했음을 프로세서(1)가 알 수 있도록 레지스터(52)에 결과(erase fail flag)를 저장한다(setting)(S27).If the erase count N added with 1 is less than the preset maximum erase count NE, the erase operation is repeated (S22). If the erase count N added with 1 is greater than the preset maximum erase count NP, the erase operation is performed. The processor 52 stores the result (erase fail flag) in the register 52 so that the processor 1 knows that it has failed (S27).

확인한 결과 지우기 동작이 완료되었으면, 즉, 데이터가 모두 0이면, 미리 설정된 최소 지우기 시간 tE 동안 EEPROM 제어부(5)는 EEPROM(4)의 임시버퍼(41)에 저장된 데이터가 쓰여질 EEPROM(4)의 영역을 지우기 동작을 다시 수행한다(S28). 이러한 동작은 EEPROM(4)을 구성하는 셀들의 특성상 최소 지우기 시간 tE 동안 지워지지 않은 셀이 존재하는 경우를 방지하기 위한 확인 작업이다.If the result of the check is that the erase operation is completed, that is, if the data are all zero, the EEPROM controller 5 will write an area of the EEPROM 4 to which data stored in the temporary buffer 41 of the EEPROM 4 will be written during the preset minimum erase time tE. To perform the erase operation again (S28). This operation is a check operation for preventing a case where a cell that has not been erased during the minimum erase time tE exists due to the characteristics of the cells constituting the EEPROM 4.

도 5는 도 3의 순서도에서 프로그램 단계(S3)의 상세 순서도이다. 여기서, 프로그램 단계(S3)는 EEPROM 제어부(5)에서 제어되지 않고 ROM(3)의 EEPROM 관리 라이브러리 EML에 의해 제어된다. 왜냐하면, 쓰여진 데이터가 정확히 쓰여졌는지를 확인하기 위해서는 EEPROM(4)의 데이터와 EEPROM(4)에 쓰여진 데이터가 저장되어 있던 RAM(2)의 데이터 ERD를 비교해야 하는데, EEPROM 제어부(5)는 RAM(2)의 데이터 ERD를 읽어올 권한이 없기 때문이다. 따라서, EEPROM 제어부(5)는 쓰기 동작을 수행할 때 EEPROM(4)에 쓰기 제어신호 CONE를 전달하고, 나머지 동작은 EEPROM 관리 라이브러리 EML에서 제어한다.FIG. 5 is a detailed flowchart of the program step S3 in the flowchart of FIG. 3. Here, the program step S3 is not controlled by the EEPROM control section 5 but by the EEPROM management library EML of the ROM 3. Because, in order to confirm whether the written data is written correctly, the data ERD of the RAM 2 in which the data written to the EEPROM 4 and the data written to the EEPROM 4 are stored must be compared. This is because there is no right to read the data ERD of 2). Therefore, the EEPROM control unit 5 transmits the write control signal CONE to the EEPROM 4 when performing the write operation, and controls the remaining operations in the EEPROM management library EML.

먼저, EEPROM 제어부(5)가 쓰기 제어신호 CONE를 EEPROM(4)에 인가하면, EEPROM(4)는 프로그램 상태로 설정된다. 이때, 프로그램 횟수 N은 0으로설정된다(S31).First, when the EEPROM control unit 5 applies the write control signal CONE to the EEPROM 4, the EEPROM 4 is set to the program state. At this time, the program number N is set to 0 (S31).

따라서, 미리 설정된 최소 프로그램 시간 tP 동안 EEPROM(4)은 EEPROM(4)의 임시버퍼(41)에 저장된 데이터를 EEPROM(4)의 영역에 쓰기 동작을 수행한다(program)(S32).Therefore, during the preset minimum program time tP, the EEPROM 4 writes data stored in the temporary buffer 41 of the EEPROM 4 to the area of the EEPROM 4 (program) (S32).

EEPROM 제어부(5)는 EEPROM(4)으로부터 쓰여진 데이터를 읽어서(S33) EEPROM(4)의 임시버퍼(41)에 저장된 데이터와 동일한지 여부를 확인한다(S34).The EEPROM controller 5 reads the data written from the EEPROM 4 (S33) and checks whether or not it is the same as the data stored in the temporary buffer 41 of the EEPROM 4 (S34).

확인한 결과 데이터가 동일하지 않으면, 프로그램 횟수 N에 1을 더하고(S35), 미리 설정된 최대 프로그램 횟수 NP와 비교한다(S36).If the checked data is not the same, 1 is added to the number of programs N (S35) and compared with the preset maximum number of programs NP (S36).

만약, 1이 더하여진 프로그램 횟수 N가 미리 설정된 최대 프로그램 횟수 NP보다 작으면, 프로그램 동작을 반복 수행하고(S32), 1이 더하여진 프로그램 횟수 N가 미리 설정된 최대 프로그램 횟수 NP보다 크면, 프로그램 작업이 실패(fail)했음을 프로세서(1)가 알 수 있도록 레지스터(52)에 결과(program fail flag)를 저장한다(setting)(S37).If the program number N to which 1 is added is smaller than the preset maximum program number NP, the program operation is repeatedly performed (S32). If the program number N to which 1 is added is larger than the preset maximum program number NP, the program operation is performed. A program fail flag is stored in the register 52 so that the processor 1 knows that it has failed (setting) (S37).

확인한 결과 데이터가 동일하면, 미리 설정된 최소 프로그램 시간 tP 동안 EEPROM(4)은 EEPROM(4)의 임시버퍼(41)에 저장된 데이터를 EEPROM(4)의 영역에 쓰기 동작을 다시 수행한다(program)(S38). 이러한 반복 동작은 EEPROM(4)을 구성하는 셀들의 특성상 최소 프로그램 시간 tP 동안 데이터가 쓰여지지 않은 셀이 존재하는 경우를 방지하기 위한 확인 작업이다.As a result of the check, if the data is the same, the EEPROM 4 writes data stored in the temporary buffer 41 of the EEPROM 4 to the area of the EEPROM 4 again during the preset minimum program time tP. S38). This repetitive operation is a check operation for preventing a case where there is no cell in which data is not written during the minimum program time tP due to the characteristics of the cells constituting the EEPROM 4.

도 6은 EEPROM(4)의 지우기와 쓰기 동작을 프로세서(1)의 응용 프로그램과 병렬로 수행하도록 하기 위한 EEPROM 관리 라이브러리 EML의 실행 순서를 나타낸개념도이다. 여기서, EEPROM(4)이 지우기와 쓰기 동작을 수행하는 동안 EEPROM 관리 라이브러리 EML가 프로세서(1)의 수행 권한을 응용 프로그램으로 전달함으로써 동시에 두 작업을 수행하도록 하는 것이다. 즉, EEPROM(4)의 지우기와 쓰기 작업이 끝나는 시점이 레지스터 인터페이스 블록(51)을 통해 프로세서(1)에 전달되어, 프로세서(1)는 수행되던 응용 프로그램을 멈추고 다시 EEPROM 관리 라이브러리 EML를 호출하여 EEPROM(4)의 지우기와 쓰기 동작이 프로세서(1)의 응용 프로그램과 병렬로 수행된다.6 is a conceptual diagram showing an execution sequence of the EEPROM management library EML for performing the erase and write operations of the EEPROM 4 in parallel with the application program of the processor 1. Here, while the EEPROM 4 performs the erase and write operations, the EEPROM management library EML transmits the execution authority of the processor 1 to the application program so as to perform both tasks at the same time. That is, the end point of erasing and writing of the EEPROM 4 is transmitted to the processor 1 through the register interface block 51 so that the processor 1 stops the application program being executed and calls the EEPROM management library EML again. The erase and write operations of the EEPROM 4 are performed in parallel with the application program of the processor 1.

먼저, 프로세서(1)가 응용 프로그램을 실행한 후(T1), EEPROM(4)에 데이터를 지우거나 쓰고자 할 때 EEPROM 관리 라이브러리 EML를 호출한다(T2).First, the processor 1 executes an application program (T1), and then calls the EEPROM management library EML when it wants to erase or write data to the EEPROM (4) (T2).

호출된 EEPROM 관리 라이브러리 EML는 먼저 RAM(2)에 저장된 데이터 ERD를 EEPROM(4)의 임시 버퍼(41)에 저장하는 저장 단계(S1)를 수행한다(T3).The called EEPROM management library EML first performs a storage step S1 of storing the data ERD stored in the RAM 2 in the temporary buffer 41 of the EEPROM 4 (T3).

RAM(2)의 데이터 ERD가 임시버퍼(41)에 저장된 후에는 지우기 명령어 CMD가 EEPROM 제어부(5)에 전달되어 지우기 단계(S2)를 수행한다. 이때, 프로세서(1)는 지우기 명령어 CMD가 EEPROM 제어부(5)에 전달되면, 응용 프로그램을 수행하도록 리턴(return)된다(T4).After the data ERD of the RAM 2 is stored in the temporary buffer 41, the erase command CMD is transmitted to the EEPROM controller 5 to perform the erase step S2. At this time, when the erase command CMD is transmitted to the EEPROM controller 5, the processor 1 is returned to perform an application program (T4).

따라서, EEPROM 제어부(5)는 지우기 명령어 COM에 따른 제어신호 CON를 EEPROM(4)에 전달하고 EEPROM(4)은 지우기 단계(S2)를 수행하고, 동시에 프로세서(1)는 응용 프로그램을 수행한다(T5).Therefore, the EEPROM controller 5 transmits the control signal CON according to the erase command COM to the EEPROM 4, the EEPROM 4 performs the erase step S2, and at the same time the processor 1 executes the application program ( T5).

EEPROM(4)이 지우기 단계(S2)가 완료된 것을 프로세서(1)에 알리기 위한 인터럽트 신호 INT가 발생되고(T6), 프로세서(1)는 인터럽트 신호 INT를 입력받아 응용 프로그램 수행을 멈추고 인터럽트 루틴으로 이동한다(T7).An interrupt signal INT is generated for the EEPROM 4 to inform the processor 1 that the erase step S2 is completed (T6), and the processor 1 receives the interrupt signal INT and stops executing the application and moves to the interrupt routine. (T7).

인터럽트 루틴에서는 다시 EEPROM 관리 라이브러리 EML를 호출하여 프로그램 단계(S3)를 수행한다(T8). 이때, 프로세서(1)가 프로그램 명령어 COM가 EEPROM 제어부(5)에 전달되면, 응용 프로그램을 수행하도록 리턴(return)된다(T9).The interrupt routine again calls the EEPROM management library EML to perform program step S3 (T8). At this time, when the processor 1 transmits a program command COM to the EEPROM controller 5, the processor 1 returns to perform an application program (T9).

따라서, EEPROM(4)의 프로그램 단계(S3)와 프로세서(1)의 응용 프로그램 수행이 병렬로 이루어지고(T10), 프로그램 단계(S3)가 완료되면, EEPROM 관리 라이브러리 EML는 수행을 완료한다(T11).Therefore, when the program step S3 of the EEPROM 4 and the application program execution of the processor 1 are performed in parallel (T10), and the program step S3 is completed, the EEPROM management library EML completes the execution (T11). ).

한편, 본 발명의 다른 실시예로 EEPROM(4)을 플래시 메모리(flash memory)로 사용하는 경우도 상기한 동작과 동일하게 수행할 수 있다.Meanwhile, according to another embodiment of the present invention, the case where the EEPROM 4 is used as a flash memory may be performed in the same manner as described above.

이상에서 살펴본 바와 같이, 본 발명에 따른 프로세서와 메모리의 제어 시스템은, 메모리의 정적인 지우기와 쓰기 동작을 동적으로 수행하도록 제어하여, 동작 시간을 줄이고 최적화된 지우고 쓰기 동작을 수행하고, 메모리의 지우기와 쓰기 동작 동안 프로세서의 응용 프로그램을 병렬 수행할 수 있는 효과가 있다.As described above, the processor and the memory control system according to the present invention, by controlling to perform the static erase and write operation of the memory dynamically, to reduce the operation time, perform the optimized erase and write operation, erase the memory It is effective to execute the application program of the processor in parallel during and write operation.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (10)

프로세서가 응용 프로그램을 수행하는 제 1 단계; 및A first step of the processor executing an application program; And 메모리가 데이터를 저장하는 제 2 단계를 포함하는 프로세서와 메모리간의 제어 방법에 있어서,A control method between a processor and a memory, the memory comprising a second step of storing data, the method comprising: 상기 제 2 단계는The second step is 메모리의 임시 버퍼에 데이터를 저장하는 저장 단계;A storage step of storing data in a temporary buffer of a memory; 상기 메모리의 데이터가 저장될 영역을 지우는 지우기 단계; 및An erase step of erasing an area in which data of the memory is to be stored; And 상기 임시 버퍼에 저장된 데이터를 상기 메모리에 쓰는 프로그램 단계를 포함하는데,A program step of writing data stored in the temporary buffer into the memory, 상기 지우기 단계 및 상기 프로그램 단계에서 상기 제 1 단계를 동시에 병렬로 수행하고,Simultaneously performing the first step in parallel in the erase step and the program step, 상기 지우기 단계를 수행하는 최소 지우기 시간을 설정하고, 상기 최소 지우기 시간 동안 상기 지우기 단계를 미리 설정된 최대 지우기 시간 동안 반복하고, 상기 프로그램 단계를 수행하는 최소 프로그램 시간을 설정하고, 상기 최소 프로그램 시간 동안 상기 프로그램 단계를 미리 설정된 최대 프로그램 시간 동안 반복하 는 것을 특징으로 하는 프로세서와 메모리간의 제어 방법.Setting a minimum erase time for performing the erase step, repeating the erase step for a preset maximum erase time for the minimum erase time, setting a minimum program time for performing the program step, and performing the A method of controlling between a processor and a memory, characterized by repeating program steps for a preset maximum program time. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 지우기 단계가 완료되면, 인터럽트 신호를 발생하여 상기 프로세서의 응용 프로그램을 중단시키는 것을 특징으로 하는 프로세서와 메모리간의 제어 방법.When the erase step is completed, generating an interrupt signal to stop the application program of the processor, characterized in that the control method between the processor and the memory. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 지우기 단계는,The erasing step, 지우기 횟수를 초기화하는 초기화단계;An initialization step of initializing the erase count; 상기 미리 설정된 최소 지우기 시간 동안 지우기 동작을 수행하는 수행 단계;Performing an erase operation for the preset minimum erase time; 상기 수행단계에서 지워진 메모리의 영역에서 데이터를 확인하여 지우기 동작이 완료되었는지를 판단하는 판단단계;A determination step of determining whether the erase operation is completed by checking data in an area of the memory erased in the performing step; 상기 판단단계에서 지우기 동작이 완료되지 않았을 경우, 상기 지우기 횟수를 증가시키는 증가단계;An increasing step of increasing the number of erase times when the erase operation is not completed in the determining step; 상기 증가단계에서 증가된 지우기 횟수와 최대 지우기 횟수를 비교하여 증가된 지우기 횟수가 상기 최대 지우기 횟수보다 큰 경우, 상기 프로세서에 패일되었음을 알리고, 증가된 지우기 횟수가 상기 최대 지우기 횟수보다 작은 경우, 상기 수행단계로 돌아가는 비교단계; 및In the incrementing step, when the erase count is increased and the maximum erase count is compared, when the increased erase count is greater than the maximum erase count, the processor is notified that a failure has been performed, and when the increased erase count is smaller than the maximum erase count, the performing is performed. A comparison step back to step; And 상기 판단단계에서 지우기 동작이 완료된 경우, 상기 지우기 단계를 완료하는 완료단계를 포함하여 이루어진 것을 특징으로 하는 프로세서와 메모리간의 제어 방법.And a completion step of completing the erase step when the erase operation is completed in the determining step. 제 5 항에 있어서,The method of claim 5, wherein 상기 지우기 단계는,The erasing step, 상기 판단단계에서 지우기 동작이 완료된 경우, 상기 최소 지우기 시간 동안 지우기 동작을 수행하는 확인 수행 단계를 추가로 포함하는 것을 특징으로 하는 프로세서와 메모리간의 제어 방법.And performing an erase operation during the minimum erase time when the erase operation is completed in the determining step. 제 1 항에 있어서,The method of claim 1, 상기 프로그램 단계는,The program step, 프로그램 횟수를 초기화하는 초기화단계;An initialization step of initializing the number of programs; 상기 미리 설정된 최소 프로그램 시간 동안 프로그램 동작을 수행하는 수행 단계;Performing a program operation for the preset minimum program time; 상기 수행단계에서 프로그램된 메모리의 영역에서 데이터를 확인하여 쓰여질 데이터와 쓰여진 데이터가 동일한지를 판단하는 판단단계;Determining whether data to be written is identical to the data to be written by checking the data in the region of the memory programmed in the performing step; 상기 판단단계에서 데이터가 동일하지 않은 경우, 상기 프로그램 횟수를 증가시키는 증가단계;An increasing step of increasing the number of programs when the data are not the same in the determining step; 상기 증가단계에서 증가된 프로그램 횟수와 최대 프로그램 횟수를 비교하여 증가된 프로그램 횟수가 상기 최대 프로그램 횟수보다 큰 경우, 상기 프로세서에 패일되었음을 알리고, 증가된 프로그램 횟수가 상기 최대 프로그램 횟수보다 작은 경우, 상기 수행단계로 돌아가는 비교단계; 및In the increasing step, when the increased number of programs is compared with the maximum number of programs, if the increased number of programs is greater than the maximum number of programs, the processor is notified that a failure has been made, and if the increased number of programs is less than the maximum number of programs, the execution is performed. A comparison step back to step; And 상기 판단단계에서 데이터가 동일한 경우, 상기 프로그램 단계를 완료하는 완료단계를 포함하여 이루어진 것을 특징으로 하는 프로세서와 메모리간의 제어 방법.If the data in the determination step is the same, the control method between the processor and the memory characterized in that it comprises a completion step of completing the program step. 제 7 항에 있어서,The method of claim 7, wherein 상기 프로그램 단계는,The program step, 상기 판단단계에서 프로그램 동작이 완료된 경우, 상기 최소 프로그램 시간 동안 프로그램 동작을 수행하는 확인 수행 단계를 추가로 포함하는 것을 특징으로 하는 프로세서와 메모리간의 제어 방법.And performing a program operation during the minimum program time when the program operation is completed in the determining step. 응용 프로그램을 수행하는 프로세서;A processor to execute an application; 데이터를 저장하는 메모리;A memory for storing data; 상기 메모리에 데이터를 지우고 쓰기 위해 데이터를 임시로 저장하는 임시 저장 블록;A temporary storage block for temporarily storing data for erasing and writing data in the memory; 칩 동작 시스템 및 메모리 관리 라이브러리를 저장하는 시스템 저장 블록; 및A system storage block for storing a chip operating system and a memory management library; And 최소 지우기 시간을 설정하고, 상기 최소 지우기 시간 동안의 지우기 동작을 미리 설정된 최대 지우기 시간 동안 반복하고, 최소 프로그램 시간을 설정하고, 상기 최소 프로그램 시간 동안의 저장 동작을 미리 설정된 최대 프로그램 시간 동안 반복하는 메모리 제어 블록을 포함하는데,A memory for setting a minimum erase time, repeating the erase operation for the minimum erase time for a preset maximum erase time, setting a minimum program time, and repeating the save operation for the minimum program time for a preset maximum program time Including the control block 상기 프로세서는 상기 메모리에 지우기 동작 및 저장 동작을 수행하는 동안 동시에 병렬로 응용 프로그램을 수행하는 것을 특징으로 하는 프로세서와 메모리간의 제어 시스템.And the processor simultaneously executes an application program in parallel while performing an erase operation and a storage operation in the memory. 제 9 항에 있어서,The method of claim 9, 상기 메모리 제어블록은,The memory control block, 상기 프로세서와 연결된 인터페이스 블록;An interface block coupled with the processor; 상기 인터페이스 블록을 통해 입력된 명령어 및 상기 메모리의 현재 상태를 상기 프로세서에 알리기 위한 정보를 저장하는 레지스터;A register to store information for informing the processor of a command input through the interface block and a current state of the memory; 대기, 지우기 및 쓰기 상태를 나타내는 유한 상태 머신; 및A finite state machine indicative of wait, erase, and write states; And 상기 유한 상태 머신의 각 상태에 대한 상기 메모리의 동작을 제어하는 제어신호를 발생하는 제어신호 발생블록을 포함하는 것을 특징으로 하는 프로세서와 메모리간의 제어 시스템.And a control signal generation block for generating a control signal for controlling the operation of the memory for each state of the finite state machine.
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JPH03268300A (en) * 1990-03-16 1991-11-28 Toshiba Corp Data processor
JPH05265842A (en) * 1992-03-19 1993-10-15 Mitsubishi Electric Corp Access control circuit for eeprom

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