KR100440530B1 - 이중 산화 절연층 제조 방법 - Google Patents

이중 산화 절연층 제조 방법 Download PDF

Info

Publication number
KR100440530B1
KR100440530B1 KR10-2002-0044903A KR20020044903A KR100440530B1 KR 100440530 B1 KR100440530 B1 KR 100440530B1 KR 20020044903 A KR20020044903 A KR 20020044903A KR 100440530 B1 KR100440530 B1 KR 100440530B1
Authority
KR
South Korea
Prior art keywords
layer
insulating film
material layer
oxidation
insulating
Prior art date
Application number
KR10-2002-0044903A
Other languages
English (en)
Other versions
KR20040011784A (ko
Inventor
송오성
이기영
Original Assignee
서울시립대학교
송오성
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울시립대학교, 송오성 filed Critical 서울시립대학교
Priority to KR10-2002-0044903A priority Critical patent/KR100440530B1/ko
Publication of KR20040011784A publication Critical patent/KR20040011784A/ko
Application granted granted Critical
Publication of KR100440530B1 publication Critical patent/KR100440530B1/ko

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42Simultaneous manufacture of periphery and memory cells
    • H10B41/43Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Hall/Mr Elements (AREA)
  • Magnetic Heads (AREA)

Abstract

본 발명은 전도체/이중연속절연막/전도체 구조의 터널링 자기 저항 소자 등의 제조에 사용되는 이중 산화 절연층 제조 방법에 관한 것이다.
본 발명은 반도체 소자의 절연막을 형성하는 방법에 있어서, (a) 산화되어 절연성을 가지는 물질을 증착하여 제 1물질층을 형성하는 단계; (b) 상기 제 1물질층을 산화시켜서 제 1절연층을 형성하는 단계; (c) 상기 제 1절연층 위에 상기 물질과 동일한 물질을 증착하여 제 2물질층을 형성하는 단계; (d) 상기 제 2물질층을 산화시켜서 제 2절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 이중 산화 절연층 제조 방법을 제공한다.

Description

이중 산화 절연층 제조 방법{Fabrication Method for Double Oxidized Barrier}
본 발명은 이중 산화 절연층 제조 방법에 관한 것으로, 보다 상세하게는 전도체/이중연속절연막/전도체 구조의 터널링 자기 저항 소자 등의 제조에 사용되는 이중 산화 절연층 제조 방법에 관한 것이다.
최근 정보기기의 고속도 및 고밀도, 휴대화가 진행됨에 따라 MOSFET (metal-oxide field effect transistor) 소자의 게이트 절연막을 3nm이하로 얇게 하여 동작속도를 향상시키려는 노력과, 거대 자기 저항을 이용한 비휘발성 메모리 소자 및 MR 헤드에 관한 연구가 활발히 진행되고 있다. 현재 활발히 연구가 진행되고 있는 비휘발성 메모리 소자로서 MRAM과 FRAM이 있으며, 이와 같은 비휘발성 메모리 소자의 적용 분야는 거의 모든 휴대용 정보기기로 확대되고 있는 추세이다. 특히 MRAM이란 MR 박막 재료의 자화 상태를 이용하여 정보를 기억하는 기억 소자로서, 비휘발성 및 radiation hardness 등의 특성을 나타내는 차세대 메모리 소자로 현재 연구 개발이 진행 중이며 일부는 상용화되고 있다.
TMR 소자는 강자성체(도체)/절연체/강자성체(도체) 구조를 하고 있으며 절연막의 형성을 위해서 Al 금속을 스퍼터링 방법으로 성막한 후에 플라즈마나 대기 중에서 산화시키는 자연 산화 방법을 사용하고 있다.
MOSFET이나 TMR 소자 제작시 통상 3nm 이하의 절연막층이 채용되는데 이러한 경우 예를 들어, TMR 효과에 크게 영향을 미치는 요소로는 강자성체의 스핀 분극률 외에 절연체의 막질의 품질을 들 수 있다. 즉, 핀홀이 없이 고르고 균일하게 산화가 이루어진 절연막의 형성이 필수적이다. 이를 위해 여러 가지 산화방법이 연구되어 왔는데, 산화시간이나 재현성 등의 문제로 인해 산소 플라즈마를 이용하여 산화시키는 플라즈마 산화법이 가장 많이 이용되고 있다. 그런데 플라즈마 산화법에서는 플라즈마의 출력이나 산화시간이 매우 중요한 변수로 작용하는데, 산화시간이 짧을 경우 잔류 Al 금속이 결함으로 작용해 MR비가 떨어지는 현상이 발생하고 산화가 지나칠 경우 하부 자성막까지 산화가 되어 TMR 소자의 성능이 떨어지는 현상이 발생한다.
이런 현상을 줄이기 위해 TMR 소자를 제작한 후에 열처리를 하여 산화막을 고르게 형성시키는 방법이 사용되고 있으나 제조 공정이 늘어나고 단가가 비싸질 뿐 아니라 열처리 시간이 지나치게 길거나 온도가 높을 경우 자성막층간 확산이 일어나서 소자의 성능이 떨어지는 문제 등을 가지고 있다.
즉, 현재까지 개발된 플라즈마 산화법을 이용하더라도 국부적인 절연막층의 두께 변화 등의 문제로 수율의 저하와 전기적 기능 저하 문제가 있다.
따라서, 본 발명은 이러한 종래 기술의 문제점을 감안하여 안출된 것으로, 그 목적은 절연막을 이중으로 형성하여 자기 저항과 안정성이 우수한 이중 산화 절연층 제조 방법을 제공하는데 있다.
도 1은 본 발명에 따른 산화 절연층의 단면 구조를 설명하기 위한 단면도.
도 2는 본 발명에 따른 산화 절연층의 제조 공정을 설명하기 위한 공정도.
도 3은 본 발명에 따른 산화 절연층의 자기 저항(MR)을 측정하기 위한 구성도.
도 4는 본 발명에 따른 이중절연막의 자장-저항 곡선을 나타낸 그래프.
도 5는 본 발명에서 하부 절연막의 산화 시간에 따른 자기 저항(MR)과 저항(R)의 변화를 나타낸 그래프.
도 6은 본 발명에 따른 산화 절연층의 I-V 변화 특성을 나타낸 그래프.
도 7은 본 발명에서 하부 절연막의 산화 시간에 따른 터널 장벽의 높이 및 폭 변화를 나타낸 그래프.
도 8a는 단일 절연막의 TEM 사진.
도 8b는 이중 절연막의 TEM 사진.
* 도면의 주요 부분에 대한 부호 설명 *
10 : 기판 12 : 시드 레이어
14 : 하부 레이어 16 : 상부 레이어
18 : 패시베이션 레이어 20 : 절연막
21 : 제 1Al층 22 : 제 1Al-O층
23 : 제 2Al층 24 : 제 2Al-O층
상기한 목적을 달성하기 위하여, 본 발명은 반도체 소자의 절연막을 형성하는 방법에 있어서, (a) 산화되어 절연성을 가지는 물질을 증착하여 제 1물질층을 형성하는 단계; (b) 상기 제 1물질층을 산화시켜서 제 1절연층을 형성하는 단계; (c) 상기 제 1절연층 위에 상기 물질과 동일한 물질을 증착하여 제 2물질층을 형성하는 단계; (d) 상기 제 2물질층을 산화시켜서 제 2절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 이중 산화 절연층 제조 방법을 제공한다.
상기 제 1물질층 및 제 2물질층은 스퍼터링방법, 열증착법, 분자빔증착법, 화학기상법 중 선택된 적어도 어느 한 방법으로 형성되며, 상기 제 1물질층 및 제 2물질층을 형성하는 물질은 Al, Si, Ge 중에서 선택된 하나이고, 상기 (b) 및 (d) 단계에서의 제 1물질층 및 제 2물질층에 대한 산화 방법은 산소 플라즈마 산화법, 대기 중에서 산화시키는 자연 산화법, 산소를 함유한 물질의 산화 환원을 이용한 치환법 중에서 선택된 적어도 어느 한 방법으로 이루어진다.
(실시예)
이하에 상기한 본 발명을 바람직한 실시예가 도시된 첨부 도면을 참고하여 더욱 상세하게 설명한다.
TMR 소자의 절연막층 제작에 응용하기 위해 본 발명은, 1000Å의 열산화막을 형성한 직경 10㎝의 (100)Si 기판(10)을 2.5×2.5cm2의 크기로 절단하여 사용하였다. 표면의 유기물이나 기타 이 물질을 제거하기 위해 먼저 아세톤에 담가서 30분간 초음파 세척을 행한 후 약 70℃의 에탄올로 세척하였다.
메탈 마스크를 사용하여 도 1과 같이 수직 구조 형태 즉, 다음과 같은 적층 구조로 형성하였다.
Si/SiO2(1000Å)/Ta(30Å)/NiFe(30Å)/Cu(200Å)/NiFe(30Å)/IrMn(100Å)/CoFe(40Å)/Al(10Å)-O/Al(13Å)-O/CoFe(40Å)/NiFe(200Å)/Ta(50Å)
상기 구조에서 각층은 다음과 같이 분류된다.
Si/SiO2(1000Å) : 기판(10),
Ta(30Å)/NiFe(30Å)/Cu(200Å)/NiFe(30Å) : 시드 레이어(12),
IrMn(100Å)/CoFe(40Å) : 하부 레이어(14),
Al(10Å)-O/Al(13Å)-O : 절연층(20),
CoFe(40Å)/NiFe(200Å) : 상부 레이어(16),
Ta(50Å) : 패시베이션 레이어(18)
상기와 같은 순서로 적층된 구조를 도 3에 나타낸 바와 같이, 하부 레이어(14)와 상부 레이어(16)를 각각 선폭이 100㎛인 십자형 정션 구조를 이루면서, 그 중간에 절연층(20)이 포함되게 형성하였다.
하부 레이어(14)막을 형성한 후와 산화막을 형성한 후 마스크를 바꾸기 위해 총 2번 시편을 대기 중에 노출시켰다.
이 실험에서 사용한 합금의 조성은 다음과 같다.
Co : Fe = 75 : 25 at%
Ni : Fe = 80 : 20 at%
Ir : Mn = 21.5 : 78.5 at%
Fe : Mn = 46 : 54 at%
ICP(inductively coupled plasma) 지원 마그네트론 스퍼터링으로 각 층을 만들고 Al을 산화시킴으로 산화막을 형성하여 상기 구조를 갖는 TMR 소자를 제작하였다. 강자성층을 증착시킬 때는 100(Oe)의 자장을 자화용이축 방향으로 인가하면서 스퍼터링을 행하였다. 각 층마다의 스퍼터링 조건은 표 1과 같이 진행되었다.
Al 층을 산화시키기 위해 본 발명의 실시예에서는 플라즈마 산화법을 사용하였다. Al증착과 산화는 자성막과는 다른 산화 전용 챔버 내에서 수행하였으며 플라즈마 산화시 세부공정 조건은 O2의 유량이 8.4sccm, Ar의 유량이 2.4sccm이 되게 하여 O2의 분압은 0.75Pa, Ar의 분압은 0.25Pa이 되게 하였고, 유도 결합 플라즈마를 발생하는 코일의 파워는 100W, 타겟의 파워는 10W로 유지하였다.
절연막층 제작시 도 2와 같이 10Å 두께의 Al 금속(21)을 성막한 후에 플라즈마 산화법을 이용하여 5sec, 10sec, 20sec 3가지의 산화 시간으로 AlO 층(22)을 형성한 후에, 그 위에 다시 연속적으로 13Å 두께의 Al 금속(23)을 성막하고 120sec 동안 플라즈마 산화를 행하여 AlO층(24)을 형성하여 제작하였다. 이렇게 만든 이중 절연막을 가진 시편과 단순히 25Å 두께의 Al 금속을 성막하고 210sec 동안 플라즈마 산화를 행한 보통 시편을 비교하여 보았다.
각층별 스퍼터링 조건
Layer deposition rate(Å/sec) Ar flow(sccm) SputteringPressure(Pa) BasePressure(Pa) Power(target/W) Power(coil/W)
Cu 2.99 11 0.122 3.0×10-6 150 20
NiFe 1.36 9 0.100 3.0×10-6 150 20
CoFe 1.12 14 0.150 3.0×10-6 150 20
IrMn 1.98 14 0.145 3.0×10-6 150 20
Ta 1.34 10 0.114 3.0×10-6 150 20
Al 0.74 3 0.087 1.4×10-5 150 20
도 3과 같이 완성된 소자의 전기적 특성 확인을 위해 직류 4단자법을 사용하여 완성된 십자형 시편의 자기 저항(magnetoresistance, MR)비와 저항을 측정하였다. 십자형의 소자 측정을 위하여 4개의 터미널을 한 개의 미세 축에 의하여 고정시킨 four-point probe를 사용하여 2개의 단자에 전류를 흐르게 한 후 나머지 2개의 단자에서 전압을 측정하였다. 이 때의 인가전압은 1mV로 하였고 -1000(Oe)에서 1000(Oe)까지의 자장을 연속적으로 흐르게 하여 -100(Oe)에서 100(Oe) 사이는 5(Oe)마다, 그 외에는 15(Oe)마다 저항을 측정하여 최고 저항과 최소 저항의 차이로 MR비를 측정하였다. MR비의 정의는 다음과 같이 하였다.
MR = (ΔR/RP)×100(%)
여기서 상기 ΔR은 저항의 최고값과 최소값의 차이이고 RP는 두 자성층이 평행 상태일 때의 저항, 즉 저항의 최소값이다.
절연막층의 산화시간을 달리한 TMR 소자의 수직 단면을 투과전자현미경(transmission electron microscopy : TEM)으로 관찰하였다. 수직단면 투과전자현미경 관찰을 위한 단면 시편은 메탈마스크를 사용하지 않고 적층구조는 동일하게 하여 제작하였다. TEM 관찰을 위해 준비된 시편을 성막면을 맞대어 2개씩 붙여 Mo 튜브에 넣고 에폭시로 고정시킨 후 다이아몬드 절단기로 절단하고 약 20㎛ 두께까지 트리포드(tripod)를 이용하여 연마하였다. 이후 PIPS(precision ion polishing system 정밀 이온 연삭 시스템)를 이용하여 전자빔이 투과될 정도로 얇게 가공하여 관찰하였다. 최종적으로 200KeV의 투과전자현미경을 이용하여 절연막의 두께 편차를 확인하였다.
상기와 같은 방법으로 시험한 결과에 대하여 아래와 같이 설명한다.
절연막을 2회 연속으로 성막한 이중 절연막 시편을 하부 절연막 제조시 산화시간을 5sec, 10sec, 20sec의 3가지로 한 시편을 제조하여 MR비와 저항을 측정한 값을 이중 절연막이 아닌 보통 시편, 즉 단일 절연막 시편과 비교하여 보았다. 보통 시편의 제작 조건은 Al을 25Å 성막하고 210sec 동안 플라즈마 산화를 행한 것으로, 이 조건에서 24%의 자기저항비와 약 500Ω의 저항값을 얻을 수 있었으며 동일한 장비와 환경에서 제작한 단일 절연막 시편 중에서는 가장 높은 MR비였다.
도 5에 MR비와 저항값을 나타내었다. 도 5에서 검은 원(●)과 흰 원(○)은 각각 이중 절연막 시편의 MR비와 저항값이고 직선과 점선은 각각 단일 절연막 시편의 MR비와 저항값이다. 도 5에서 알 수 있듯이 이중 절연막을 가진 시편은 저항의 경우 산화 시간이 증가함에 따라 5sec의 산화 시간에서 최소 약 600Ω의 저항을, 20sec의 산화 시간에서 최대 2700Ω정도의 높은 저항값을 보였다. 그러나 MR비의 경우 산화 시간이 5sec에서 20sec까지 변하여도 큰 유의차 없이 최소 26.5%에서 최대 31%의 높은 MR비를 보임을 알 수 있었다. 보통 산화 시간이 증가하면 저항이 커짐과 동시에 하부 자성층의 산화로 인해 MR비가 감소하게 된다. 그러나 본 실험에서는 산화 시간이 증가하여도 저항은 증가하였으나 MR비가 26% 이상으로 매우 높은 것으로 보아 하부 자성층의 산화가 거의 발생하지 않았을 것으로 생각되었다.
터널 배리어가 되는 절연층의 물리적 특성을 알아보기 위해 I-V 특성을 측정한 결과를 도 6에 나타내었다. 3가지 시편 모두 전형적인 터널링 특성인 비선형적인 I-V 곡선을 나타내고 있으며 산화 시간이 증가할수록 그 기울기가 감소함을 알 수 있다. I-V 측정 결과를 이용하여 Simmon's fitting 방법으로 터널 장벽 높이(barrier height)와 폭(barrier width)을 계산하여 보았다.
도 7에 그 계산값을 표시하였다. 검은 원과 흰 원은 각각 장벽의 폭과 장벽 높이를 나타낸다. 장벽 높이는 하부 절연막의 산화 시간에 크게 관계없이 약 1.3에서 1.5eV 정도의 크기를 나타낸다. 이 정도 크기의 장벽 높이를 나타내는 것으로 보아 이 실험에서의 절연막이 충분히 터널 배리어의 역할을 하는 것으로 보이며, 장벽 폭의 경우 산화 시간이 증가함에 따라 그 값이 커지는 것으로 보아 산화 시간이 긴 소자의 경우가 저항 또한 커지는 결과와 잘 일치함을 알 수 있었다.
그런데, 장벽 폭이 가장 큰 시편도 약 16.2Å으로 실제 증착한 두께(10Å+13Å)보다 훨씬 크기가 작음을 알 수 있다. 즉, 유효 장벽 폭(effective barrier width)의 크기가 작음을 알 수 있었다.
도 8a 및 도 8b에 투과전자현미경(TEM)을 이용하여 시편의 수직 단면을 촬영한 사진을 나타내었다. 도 8a는 단일 절연막 시편의 수직 단면 사진이고, 도 8b는이중 절연막 시편 중 하부 절연막의 산화시간이 10sec인 시편의 수직 단면 사진이다.
도 8a 및 도 8b에서 가운데 흰 선이 비정질상인 Al 산화막이며, 단일 절연막 시편(도 8a)의 경우 절연막의 두께가 35±10Å이었고 이중 절연막 시편(도 8b)의 경우 절연막 두께가 25±5Å이었다.
도 4에서 볼 수 있듯이 이중 절연막을 형성한 시편의 저항이 더 큼에도 불구하고 전자현미경 사진을 통해 보았을 때의 절연막 두께는 이중 절연막을 형성한 시편이 더 작다는 것은 이중 절연막 형성방법을 사용하여 절연막을 제작한 경우 더 치밀하고 균일한 막질을 형성한 증거로 볼 수 있다.
이중 절연막 형성에서 절연막의 두께가 최초 Al 금속층의 두께(10+13Å)보다 얇은 부분이 존재하는 것은 플라즈마 산화법에서 발생할 수 있는 현상으로, 국부적인 산소 공급 과잉에 의한 Al 금속 확산에 의한 현상으로 생각되었다.
I-V 측정을 통해 유효장벽 높이와 폭(<16.2Å)을 계산했을 때의 두께보다 투과전자현미경으로 수직단면을 직접 관찰한 경우에 절연층의 두께가 더 큼을 알 수 있는데, 실제 절연막의 두께는 25Å 정도이지만 이 실험의 공정 범위에서는 Al 금속이 완전히 산화되지 않았기 때문에 유효장벽 폭은 더 작게 측정되었을 것으로 생각된다. 그러나 단일 절연막 시편의 경우에 투과전자현미경으로 관찰한 실제 두께는 더 크지만 저항은 더 작으므로, 이 경우 금속막의 산화가 균일하게 이루어지지 않았기 때문에 잔류 금속으로 이루어진 채널을 통해 많은 전자가 흘러가는 것으로 생각되었다.
상기한 바와 같이 본 발명은 기존 절연막보다 균일한 AlO 절연막을 형성하기 위해 플라즈마 산화법을 2번 연속 사용하여 전도체/이중연속절연막/전도체 구조의 터널링 자기 저항 소자를 제작하였다. 10Å의 Al 하부 절연막의 산화시간을 5sec, 10sec, 20sec로 달리하고 그 위에 13Å의 Al을 성막하고 120sec간 산화시켜 완성한 절연막의 특성을 알아본 결과 산화시간이 증가할수록 전기저항은 700Ω에서 2700Ω까지 크게 증가한데 반해 MR비는 27∼31 %로 큰 변화가 없었고, 단일 절연막을 가진 시편(24%)보다 높은 자기저항비를 보였다. 이러한 결과는 단일 AlO 절연막 시편보다 자기저항비가 30%이상 향상되고, 기존공정보다 두께 분포와 밀도에 있어서 더욱 균일하고 치밀한 절연막을 형성되었다.
이상에서는 본 발명을 특정의 바람직한 실시예를 예로 들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.

Claims (4)

  1. 반도체 소자의 절연막을 형성하는 방법에 있어서,
    (a) 산화되어 절연성을 가지는 물질을 증착하여 제 1물질층을 형성하는 단계;
    (b) 상기 제 1물질층을 산화시켜서 제 1절연층을 형성하는 단계;
    (c) 상기 제 1절연층 위에 상기 물질과 동일한 물질을 증착하여 제 2물질층을 형성하는 단계;
    (d) 상기 제 2물질층을 산화시켜서 제 2절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 이중 산화 절연층 제조 방법.
  2. 제 1항에 있어서, 상기 제 1물질층 및 제 2물질층은 스퍼터링방법, 열증착법, 분자빔증착법, 화학기상법 중 선택된 적어도 어느 한 방법으로 형성되는 것을 특징으로 하는 이중 산화 절연층 제조 방법.
  3. 제 1항에 있어서, 상기 제 1물질층 및 제 2물질층을 형성하는 물질은 Al, Si, Ge 중에서 선택된 하나인 것을 특징으로 하는 이중 산화 절연층 제조 방법.
  4. 제 1항에 있어서, 상기 (b) 및 (d) 단계에서의 제 1물질층 및 제 2물질층에 대한 산화 방법은 산소 플라즈마 산화법, 대기 중에서 산화시키는 자연 산화법, 산소를 함유한 물질의 산화 환원을 이용한 치환법 중에서 선택된 적어도 어느 한 방법인 것을 특징으로 하는 이중 산화 절연층 제조 방법.
KR10-2002-0044903A 2002-07-30 2002-07-30 이중 산화 절연층 제조 방법 KR100440530B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0044903A KR100440530B1 (ko) 2002-07-30 2002-07-30 이중 산화 절연층 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0044903A KR100440530B1 (ko) 2002-07-30 2002-07-30 이중 산화 절연층 제조 방법

Publications (2)

Publication Number Publication Date
KR20040011784A KR20040011784A (ko) 2004-02-11
KR100440530B1 true KR100440530B1 (ko) 2004-07-19

Family

ID=37319833

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0044903A KR100440530B1 (ko) 2002-07-30 2002-07-30 이중 산화 절연층 제조 방법

Country Status (1)

Country Link
KR (1) KR100440530B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102304007B1 (ko) * 2014-12-30 2021-09-23 주식회사 실리콘웍스 씨오에프 타입의 반도체 소자를 포함하는 디스플레이 패널 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6047468A (ja) * 1983-08-26 1985-03-14 Takuo Sugano 半導体装置の製造方法
KR0172786B1 (ko) * 1995-02-27 1999-03-30 김주용 층간절연막 제조방법
KR20010063468A (ko) * 1999-12-22 2001-07-09 박종섭 반도체 소자의 캐패시터 제조 방법
KR100379685B1 (ko) * 1998-02-18 2003-06-11 엘지.필립스 엘시디 주식회사 실리콘층의평탄화방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6047468A (ja) * 1983-08-26 1985-03-14 Takuo Sugano 半導体装置の製造方法
KR0172786B1 (ko) * 1995-02-27 1999-03-30 김주용 층간절연막 제조방법
KR100379685B1 (ko) * 1998-02-18 2003-06-11 엘지.필립스 엘시디 주식회사 실리콘층의평탄화방법
KR20010063468A (ko) * 1999-12-22 2001-07-09 박종섭 반도체 소자의 캐패시터 제조 방법

Also Published As

Publication number Publication date
KR20040011784A (ko) 2004-02-11

Similar Documents

Publication Publication Date Title
DE112018001840B4 (de) Aufrechterhalten eines koerzitivfelds nach hochtemperaturtempern für magnetvorrichtungsanwendungen mit senkrechter magnetischer anisotropie
EP1607980B1 (en) A novel capping structure for enhancing dR/R of the MTJ device
EP1885006B1 (en) A novel capping layer for a magnetic tunnel junction device to enhance dR/R and a method of making the same
KR101298817B1 (ko) 자기 저항 소자의 제조 방법 및 자기 저항 소자의 제조 장치
KR100379982B1 (ko) 강자성터널접합소자의제조방법
US8330241B2 (en) Magnetic tunnel junction device
DE10202103A1 (de) Magnetowiderstandselement und Verfahren zu seiner Herstellung
DE112018001459T5 (de) Schutzpassivierungsschicht für magnetische Tunnelübergänge
US20210210680A1 (en) Magnetic Layer for Magnetic Random Access Memory (MRAM) by Moment Enhancement
WO2000074154A1 (fr) Dispositif magnetoresistant, son procede de fabrication et composant magnetique
US6861940B2 (en) Magnetoresistive element
DE19938215A1 (de) Verfahren zur Herstellung eines magnetischen Tunnelkontakts sowie magnetischer Tunnelkontakt
US6445024B1 (en) Ramp-edge structured tunneling devices using ferromagnet electrodes
US8790797B2 (en) Spin injection source and manufacturing method thereof
KR100440530B1 (ko) 이중 산화 절연층 제조 방법
KR20020008475A (ko) 터널 자기저항소자의 제조방법
Lee et al. Failure of exchange-biased low resistance magnetic tunneling junctions upon thermal treatment
KR20040105187A (ko) 비정질 코발트-나이오븀-지르코늄 합금과 나노산화층을사용한 자기터널접합
KR100382764B1 (ko) 터널링 자기저항 소자 및 그 제조방법
Itapu Microstructuring of nickel thin films and property modification of nickel oxide films by pulsed laser irradiation
JP3887367B2 (ja) トンネル接合を有する素子の製造方法および製造装置
US20240341199A1 (en) Magnetoresistive stack device fabrication methods
KR100597714B1 (ko) 열적특성이 향상된 mram용 tmr소자 및 제조방법
JP3602013B2 (ja) 強磁性トンネル接合素子の製造方法
JPH11274597A (ja) 磁気抵抗素子

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130708

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140703

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150707

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee