KR100434255B1 - Digital lock detecting circuit, especially for detecting whether a carrier frequency is synchronized during a quadrature phase shift keying(qpsk) demodulation - Google Patents
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Abstract
Description
본 발명은 고속전송을 위한 디지탈 수신기에 관한 것으로서, 특히 4상 차동 위상 쉬프트 키잉(Quadrature Phase Shift Keying : QPSK) 복조시 반송파(Carrier Frequency) 동기여부를 검출하는 디지탈 록 검출(Lock Detection)회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital receiver for high-speed transmission, and more particularly, to a digital lock detection circuit for detecting whether a carrier frequency is synchronized during demodulation of four-phase differential phase shift keying (QPSK). will be.
일반적으로, 위성을 사용하여 방송하는 경우에는 송신전력이 크게 취해지지 않기 때문에 효율이 좋은 변조방식을 채용하지 않으면 안된다.In general, when broadcasting using satellites, since a transmission power is not largely taken, an efficient modulation method must be adopted.
따라서, 위성방송에는 디지탈 변조 방법으로 효율이 좋은 QPSK 변조 방식이 많이 채용되고 있다.Therefore, in satellite broadcasting, many efficient QPSK modulation methods are employed as digital modulation methods.
즉, 상기 QPSK 방식은 진폭이 일정하고 위상 정보만을 전송하면 되기 때문에 진폭 최대로 변조가 걸려 효율이 좋다.In other words, the QPSK scheme has a constant amplitude and only needs to transmit phase information.
이러한 QPSK 방식의 동작원리는 4개의 위상을 쉬프트 키잉하는 방식으로서, 데이타를 I축과 Q축으로 나누고(각각 1비트), 이 데이타에 직교한 즉, 90°위상을쉬프트한 전송 반송파(carrier)를 각각 변조한 것이다.The operation principle of the QPSK method is a shift keying method of four phases. A transmission carrier is formed by dividing data into I and Q axes (1 bit each) and orthogonal to the data, i.e., shifting a 90 ° phase. Are respectively modulated.
따라서, QPSK 변조되어 고속 전송된 신호를 수신하는 위성방송 수신기에서는 QPSK 복조시 반송파 동기여부를 검출하는 록 검출회로가 필요하게 된다.Therefore, a satellite broadcasting receiver receiving a QPSK modulated high-speed transmission signal requires a lock detection circuit that detects whether a carrier is synchronized during QPSK demodulation.
도 1은 종래의 QPSK 복조부와 록 검출부를 나타낸 블럭도이다.1 is a block diagram showing a conventional QPSK demodulator and lock detector.
도 1을 보면, QPSK 복조부(100)의 곱셈기(101,104)로 QPSK 변조되어 전송되는 신호(x(t))가 입력된다.Referring to FIG. 1, a signal x (t) transmitted through QPSK modulation is input to multipliers 101 and 104 of the QPSK demodulator 100.
동시에, 전압제어발진기(Voltage Control Oscillator ; VCO)(102)를 통해 위상 보정된 신호는 상기 곱셈기(101)로 입력됨과 동시에 위상 쉬프터(103)에서 90° 위상 쉬프트 되어 곱셈기(104)로 입력된다. 상기 곱셈기(101)는 입력신호(x(t))와 VCO(102)의 출력 신호를 곱하고, 그 곱셈 결과는 아날로그/디지탈 컨버터(Analog/Digital Converter)(105)로 입력되어 디지탈 신호로 변환된 후 유한충격응답(Finite Impulse Response ; FIR) 필터(106)로 입력된다.At the same time, the phase corrected signal through the voltage control oscillator (VCO) 102 is input to the multiplier 101 and phase shifted by 90 ° from the phase shifter 103 to the multiplier 104. The multiplier 101 multiplies the input signal x (t) by the output signal of the VCO 102 and the multiplication result is input to an analog / digital converter 105 and converted into a digital signal. It is then input to a Finite Impulse Response (FIR) filter 106.
또한 상기 곱셈기(104)는 입력신호(x(t))와 위상 쉬프터(103)의 출력 신호를 곱하고, 그 곱셈 결과는 A/D 컨버터(107)로 입력되어 디지탈 신호로 변환된 후 FIR 필터(108)로 입력된다.In addition, the multiplier 104 multiplies the input signal x (t) by the output signal of the phase shifter 103, and the multiplication result is input to the A / D converter 107, converted into a digital signal, and then a FIR filter ( 108).
상기 FIR 필터(106,108)는 일정한 입력 표본화 주파수에서 이를 재표본화하여 출력 표본화 주파수에 대하여 일정한 주파수 특성을 갖으므로 각각의 A/D 컨버터(105,107)에서 출력되는 디지탈 신호의 신호대잡음비(Signal to Noise Ratio ; SNR)를 최대로 한다.Since the FIR filters 106 and 108 have a constant frequency characteristic with respect to the output sampling frequency by resampling it at a constant input sampling frequency, the signal-to-noise ratio of the digital signals output from the respective A / D converters 105 and 107; SNR) is maximized.
상기 FIR 필터(106,108)의 출력은 심볼 타이밍 복원(Symbol Timing Recovery; STR)부(109)로 입력됨과 동시에 스위칭부(110,112)로 각각 입력된다.The outputs of the FIR filters 106 and 108 are input to the symbol timing recovery (STR) unit 109 and to the switching units 110 and 112, respectively.
상기 STR부(109)는 샘플링 주파수와 위상을 복원하여 상기 A/D 컨버터(105,107)로 출력하고, 따라서 A/D 컨버터(105,107)는 샘플링 주파수와 위상을 조절하게 된다.The STR unit 109 restores the sampling frequency and phase and outputs them to the A / D converters 105 and 107. Accordingly, the A / D converters 105 and 107 adjust the sampling frequency and phase.
한편, 스위칭부(110)는 상기 FIR 필터(106)의 출력을 스위칭시켜 I채널 신호(Ik)로 복조하고, 스위칭부(112)는 상기 FIR 필터(108)의 출력을 스위칭시켜 Q채널 신호(Qk)로 복조한다.On the other hand, the switching unit 110 switches the output of the FIR filter 106 to demodulate the I channel signal Ik, and the switching unit 112 switches the output of the FIR filter 108 to Q-channel signal ( Demodulate with Qk).
상기 스위칭부(110)에서 복조된 I채널 신호 Ik는 곱셈기(114)로 출력됨과 동시에 리미터(111)로 출력되고, 스위칭부(112)에서 복조된 Q채널 신호 Qk는 곱셈기(115)로 출력됨과 동시에 리미터(113)로 출력된다.The I channel signal Ik demodulated by the switching unit 110 is output to the multiplier 114 and output to the limiter 111, and the Q channel signal Qk demodulated by the switching unit 112 is output to the multiplier 115. At the same time, it is output to the limiter 113.
상기 곱셈기(114)는 I채널 신호(Ik)와 리미터(113)에서 파형정형된 Q채널 신호(Qk)의 승산값을 가산기(116)로 출력하고, 곱셈기(115)는 Q채널 신호(Qk)와 리미터(111)에서 파형정형된 I채널 신호(Ik)의 승산값을 가산기(116)로 출력한다.The multiplier 114 outputs the multiplication value of the I-channel signal Ik and the Q-channel signal Qk waveform-formed by the limiter 113 to the adder 116, and the multiplier 115 outputs the Q-channel signal Qk. And a multiplication value of the waveform-shaped I-channel signal Ik at the limiter 111 is output to the adder 116.
상기 가산기(116)는 상기 곱셈기(114,115)의 출력을 가산하여 로우패스필터(117)로 출력한다.The adder 116 adds the outputs of the multipliers 114 and 115 to output the low pass filter 117.
즉, 가산기(116)에서 출력되는 신호는 반송파와 위상이 복원된 신호이고, 이 신호는 로우패스필터(117)를 통해 VCO(102)로 입력되어 위상이 보정된다.That is, the signal output from the adder 116 is a signal whose carrier and phase are restored, and the signal is input to the VCO 102 through the low pass filter 117 to correct the phase.
여기서, 반송파가 동기되지 않으면 상기 QPSK 복조부(100)는 동기가 될때까지 계속 루프를 돌게되고, 반송파가 동기되면 반송파와 위상이 정확하게 복원된 것이므로 루프의 회전을 멈춘다.Here, if the carrier is not synchronized, the QPSK demodulator 100 continues the loop until it is synchronized. If the carrier is synchronized, the QPSK demodulator 100 stops the rotation of the loop because the carrier and the phase are correctly restored.
이때, 록 검출부(120)에서는 상기 반송파 동기 여부를 검출하고, 상기 QPSK 복조부(100)는 상기 록 검출부(120)의 출력에 따라 루프의 회전을 제어한다.In this case, the lock detector 120 detects whether the carrier is synchronized, and the QPSK demodulator 100 controls the rotation of the loop according to the output of the lock detector 120.
도 1에 도시된 QPSK용 록 검출부(120)는 입력 복소신호를 4승한 후 그 실수값을 취하여 누적시킨다.The lock detection unit 120 for the QPSK shown in FIG. 1 multiplies an input complex signal by four and takes a real value thereof and accumulates it.
즉, QPSK 복조부(100)에서 출력되는 I,Q채널 신호 Ik,Qk는 곱셈기(121)에서 곱해진 후(Ik*Qk), 증폭기(122)로 출력된다.That is, the I and Q channel signals Ik and Qk output from the QPSK demodulator 100 are multiplied by the multiplier 121 (Ik * Qk) and then output to the amplifier 122.
상기 증폭기(122)는 상기 곱셈기(121)의 곱셈 결과(Ik*Qk)에 2를 곱하여(2Ik*Qk), 자승기(123)로 출력하고, 상기 자승기(123)는 상기 증폭기(122)의 결과(2Ik*Qk)에 자승을 하여((2Ik*Qk)2) 감산기(124)로 출력한다.The amplifier 122 multiplies the multiplication result Ik * Qk of the multiplier 121 by 2 (2Ik * Qk) and outputs the result of the power 123, and the power 123 is the amplifier 122. Square the result of (2Ik * Qk) ((2Ik * Qk) 2 ) and output it to the subtractor 124.
또한 QPSK 복조부(100)에서 출력되는 I채널 신호Ik는 자승기(126)에서 자승을 하고(Ik2), Q채널 신호Qk는 자승기(127)에서 자승한 후(Qk2), 감산기(128)로 출력한다.In addition, the I-channel signal Ik outputted from the QPSK demodulator 100 is squared in the square 126 (Ik 2 ), and the Q-channel signal Qk is squared in the square 127 (Qk 2 ). 128).
상기 감산기(128)는 자승기(126)의 출력에서 자승기(127)의 출력을 감산하여(Ik2-Qk2), 자승기(125)로 출력하고, 자승기(125)는 감산기(128)의 출력을 자승한 후((Ik2-Qk2)2), 감산기(124)로 출력한다.The subtractor 128 subtracts the output of the multiplier 127 from the output of the multiplier 126 (Ik 2 -Qk 2 ), and outputs the result to the multiplier 125, which subtracts the subtractor 128. ) Is squared ((Ik 2 -Qk 2 ) 2 ) and then output to the subtractor 124.
상기 감산기(124)는 자승기(125)의 출력에서 자승기(123)의 출력을 감산하여 매 샘플당 계산값을 구한 후(yk =(2Ik*Qk)2- (Ik2-Qk2)2), 누산기(129)로 출력한다.The subtractor 124 subtracts the output of the multiplier 123 from the output of the multiplier 125 to obtain a calculated value for each sample (yk = (2Ik * Qk) 2- (Ik 2 -Qk 2 ) 2 ) Is output to the accumulator 129.
상기 누산기(129)는 노이즈를 제거하기 위하여 매 샘플당 계산값(yk)을 일정구간(M 심볼구간) 동안 누적시킨다 ()The accumulator 129 accumulates a calculated value yk for each sample for a predetermined period (M symbol interval) to remove noise ( )
즉, 상기 누산기(129)는 일정구간(M 심볼구간) 동안 감산기(124)의 출력 신호 yk를 누적하여 얻은 출력 z를 임계값과 비교하여 반송파 동기여부를 검출한다.That is, the accumulator 129 detects carrier synchronization by comparing the output z obtained by accumulating the output signal yk of the subtractor 124 for a predetermined period (M symbol interval) with a threshold value.
아래의 수학식 1에 이러한 록 검출 알고리듬을 보였다.Equation 1 below shows this lock detection algorithm.
[수학식 1][Equation 1]
상기 수학식 1에서 각 채널의 k-번째의 샘플에 대한 출력값 Ik, Qk는 샘플동기가 완벽하며 응집성(Coherent) 자동이득조정(AGC)을 가정할 경우 아래의 수학식 2와 같이 표현될 수 있다.In Equation 1, output values Ik and Qk for the k-th sample of each channel may be expressed as in Equation 2 below, assuming sample synchronization is perfect and coherent automatic gain adjustment (AGC). .
[수학식 2][Equation 2]
여기에서 입력위상 θk=+ Where the input phase θ k = +
: k번째 심볼의 위상 정보 즉,, i = 0,1,2,3 : phase information of the kth symbol, , i = 0,1,2,3
: k번째 위상 에러, nc,ns: 기저대역잡음 kth phase error, n c , n s : baseband noise
이때, 록 검출부(120)의 출력 z는 반송파 동기가 이루어져 있을 때 즉, 록상태있때만 일정값 이상의 출력이 나타나며 록이 이루어지지 않은 경우에는 거의 0에 가까운 값이 나타나므로 상기 z 값을 일정한 임계값과 비교하여 그 이상일 경우에는 반송파 동기가 이루어진 것으로 간주하여 수신기의 상태를 파악할 수 있다.At this time, the output z of the lock detector 120 outputs a predetermined value or more when the carrier synchronization is performed, that is, only in the locked state, and when the lock is not performed, a value close to 0 is displayed. If it is higher than the value, it is regarded that the carrier synchronization has been performed and the state of the receiver can be determined.
즉, 반송파 동기가 이루어지면 QPSK 복조부(100)는 정확한 반송파 주파수 및 위상을 찾아서 복원한다.That is, when carrier synchronization is performed, the QPSK demodulator 100 finds and restores an accurate carrier frequency and phase.
그러나, 도 1과 같은 종래의 디지탈 록 검출회로는 디지탈로 구현하기가 매우 복잡한 문제점이 있었다.However, the conventional digital lock detection circuit as shown in FIG. 1 has a problem that it is very complicated to implement digitally.
즉, 한번 yk를 연산하는데 5개의 곱셈기와 2개의 감산기가 필요한데 특히 곱셈기의 구현은 다른 연산 소자에 비해 디지탈로 구현하기가 매우 복잡하다.That is, five multipliers and two subtractors are required to compute yk once. In particular, the implementation of the multiplier is more complicated to implement digitally than other computing elements.
또한, 신호들의 자승, 4승 연산에 있어서 매우 많은 비트수가 요구되므로 디지탈로 구현하기가 매우 복잡한 문제점이 있었다.In addition, since a very large number of bits are required in square and quadratic operations of signals, there is a problem that it is very complicated to implement digitally.
즉, 4승 연산의 경우 입력되는 I, Q채널 신호 Ik, Qk의 유효 비트수가 각각 6비트라 가정할 경우 수학식 1에 의해 매 샘플당 계산되는 yk는 최대 34비트까지 필요하게 되며 록이 이루어진 상태에서도 평균적으로 32비트씩 필요하므로 이를 연산하고 누적하는데에 상당한 부담이 된다.That is, in the case of quadratic operation, if the number of valid bits of input I, Q channel signal Ik, and Qk is 6 bits each, yk calculated for each sample by Equation 1 is required up to 34 bits. The state requires 32 bits on average, which is a significant burden to compute and accumulate.
또한, 입력되는 복소 신호에 대한 4승 연산결과로부터 변조효과를 제거하고 위상 오차의 함수인 yk를 얻었으므로 이 과정에서 잡음-잡음 또는 신호-잡음간의 크로스텀(Cross term)에 의한 영향이 커져 신뢰성이 크게 저하되는 문제점이 있었다.In addition, the modulation effect is removed and the phase error is eliminated from the quadratic result of the input complex signal. Since yk, which is a function of, is obtained, the influence of noise-noise or signal-noise cross-term is greatly increased and reliability is greatly reduced.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 디지탈 연산이 쉬운 연산소자만을 사용하여 계산량이 작으면서 디지탈 구현이 간단한 디지탈 록 검출회로를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a digital lock detection circuit having a small amount of calculation and a simple digital implementation using only an operation element that is easy for digital operation.
본 발명의 다른 목적은 낮은 SNR에서 록 검출 성능이 우수한 디지탈 록 검출회로를 제공함에 있다.Another object of the present invention is to provide a digital lock detection circuit having excellent lock detection performance at low SNR.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지탈 록 검출회로에 특징은, 위상이 서로 다른 두개의 I,Q 채널신호를 QPSK 복조부로부터 입력받고 상기 입력된 두 채널 신호를 서로 더한 값의 절대치와 상기 두 채널 신호를 서로 뺀 값의 절대치와의 차를 구한 후 이 차 값에 다시 절대치를 취하는 제 1 연산부와, 위상이 서로 다른 두개의 I,Q 채널신호를 상기 QPSK 복조부로부터 입력받고 상기 입력된 I채널신호의 절대치와 Q채널신호의 절대치와의 차 값을 구한 후 이 차 값에 다시 절대치를 취하는 제 2 연산부와, 상기 제 1 연산부의 출력을 기설정된 값으로 나누는 제산부와, 상기 제산부의 출력값과 제 2 연산부의 출력값과의 차값을 구하여 누적하고, 이 누적한 값으로부터 상기 QPSK 복조부의 반송파 동기 여부를 검출하는 검출부를 포함하여 구성되는데 있다.A feature of the digital lock detection circuit according to the present invention for achieving the above object is that two I, Q channel signals of different phases are input from a QPSK demodulator, and the absolute value of the sum of the two input channel signals. And a first operation unit that calculates a difference between an absolute value of the value obtained by subtracting the two channel signals from each other, and receives an absolute value again from the difference value, and receives two I, Q channel signals having different phases from the QPSK demodulator. A second calculating unit which obtains a difference value between the absolute value of the input I channel signal and the absolute value of the Q channel signal, and obtains the absolute value again from the difference value, a divider unit dividing the output of the first calculating unit by a predetermined value, and And a detector for obtaining and accumulating a difference value between the output value of the divider and the output value of the second calculator, and detecting whether or not the carrier is synchronized with the QPSK demodulator from the accumulated value. There is.
본 발명에 따른 디지탈 록 검출 회로의 다른 특징은, 위상이 서로 다른 두개의 채널신호 Ik,Qk를 QPSK 복조부로부터 입력받고 상기 입력된 I채널신호 Ik의 절대치와 Q채널신호 Qk의 절대치의 크기를 비교하는 비교부와, 상기 비교부의 비교결과에 따라 크기가 큰 값은 그대로 제 1 출력값으로 출력하고, 크기가 작은 값에는 기 설정된 일정값을 곱하여 제 2 출력값으로 출력하는 선택부와, 상기 선택부의 제1, 제 2 출력값의 차값을 구하여 누적하고, 이 누적한 값으로부터 상기 QPSK 복조부의 반송파 동기여부를 검출하는 검출부를 포함하여 구성되는데 있다.Another feature of the digital lock detection circuit according to the present invention is that two channel signals Ik and Qk having different phases are input from a QPSK demodulator, and the magnitudes of the absolute value of the input I channel signal Ik and the absolute value of the Q channel signal Qk are determined. A selecting unit for comparing the comparing unit and a value having a large size as it is according to the comparison result of the comparing unit, and outputting the small value by multiplying a predetermined constant value as a second output value; And a detector which detects and accumulates the difference between the first and second output values, and detects whether or not the carrier is synchronized with the QPSK demodulator from the accumulated value.
도 1 은 종래의 QPSK 복조회로와 록 검출회로를 나타낸 블럭도1 is a block diagram showing a conventional QPSK demodulation circuit and a lock detection circuit.
도 2 는 본 발명의 제 1 실시예에 따른 QPSK 복조회로와 록 검출회로를 나타낸 블럭도2 is a block diagram showing a QPSK demodulation circuit and a lock detection circuit according to a first embodiment of the present invention.
도 3 은 본 발명의 제 2 실시예에 따른 QPSK 복조회로와 록 검출회로를 나타낸 블럭도3 is a block diagram showing a QPSK demodulation circuit and a lock detection circuit according to a second embodiment of the present invention.
도 4 는 본 발명에서 위상에러에 대한 록 검출부의 매 샘플당 계산값과 평균값을 보인 그래프4 is a graph showing a calculated value and an average value for each sample of the lock detection unit for phase error in the present invention;
도 5 는 본 발명과 종래의 록 검출회로에서의 검출 SNR의 변화를 비교한 그래프5 is a graph comparing the change of detection SNR in the lock detection circuit according to the present invention.
도 6 는 본 발명과 종래의 록 검출회로에서 QPSK 복조부의 위상지터를 무시할 수 없을 경우 루프 SNR에 따른 검출 SNR의 변화를 비교한 그래프6 is a graph comparing the change of detection SNR according to loop SNR when the phase jitter of the QPSK demodulator cannot be ignored in the lock detection circuit according to the present invention.
도 7 는 본 발명과 종래의 록 검출회로에서 루프 SNR이 무한대일 경우 검출 실패 확률을 비교한 그래프7 is a graph comparing detection failure probability when the loop SNR is infinite in the lock detection circuit according to the present invention.
도 8은 본 발명과 종래의 록 검출회로에서 실제 QPSK 복조부와 연동하는 경우 루프 SNR 변화에 따른 검출 확률의 변화를 비교한 그래프8 is a graph comparing the change of detection probability according to the loop SNR change when interlocking with the actual QPSK demodulator in the lock detection circuit according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
100 : QPSK 복조부 200 : 록 검출부100: QPSK demodulation unit 200: lock detection unit
210 : 제 1 연산부 220 : 제 2 연산부210: first calculator 220: second calculator
230 : 제산부 240 : 검출부230: divider 240: detector
310 : 비교부 320 : 선택부310: comparison unit 320: selection unit
330 : 검출부330: detector
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 디지탈 록 검출회로의 제 1 실시예를 나타낸 블럭도이다.2 is a block diagram showing a first embodiment of the digital lock detection circuit according to the present invention.
도 2를 보면, QPSK 복조부(100)는 상기 종래의 디지탈 록 검출회로는 QPSK 복조부(100)와 구성 및 동작이 동일하므로 동일 블럭에 동일 부호를 부여하고 설명을 생략한다.2, since the QPSK demodulator 100 has the same configuration and operation as the QPSK demodulator 100 in the conventional digital lock detection circuit, the same code is assigned to the same block and description thereof will be omitted.
따라서, 록 검출부(200)만을 보면, 위상이 서로 다른 두개의 채널신호 Ik,Qk를 QPSK 복조부(100)로부터 입력받아 이 두 신호를 서로 더한 값의 절대치를 취한 값에서 이 두 신호를 서로 감산한 값의 절대치를 취한 값을 감산한 후 다시 절대치를 취하는 제 1 연산부(210), 위상이 서로 다른 두개의 채널신호 Ik,Qk를 QPSK 복조부(100)로부터 입력받아 각각 절대치를 취한 후 절대치의 차신호 값에 다시 절대치를 취하는 제 2 연산부(220), 상기 제 1 연산부(210)의 출력을 기설정된 값으로 제산하는 제산부(230), 및 상기 제산부(230)의 출력값과 제 2 연산부(220)의 출력값과의 차값을 구한 후 이를 누적한 값으로부터 수신신호의 동기여부를 검출하는 검출부(240)로 구성된다.Therefore, when only the lock detector 200 receives the two channel signals Ik and Qk having different phases from the QPSK demodulator 100, the two signals are subtracted from each other at an absolute value of the sum of the two signals. After subtracting the absolute value of one value and receiving the absolute value again, the first operation unit 210 receives two channel signals Ik and Qk having different phases from the QPSK demodulation unit 100 and takes the absolute value, respectively. A second calculator 220 which takes an absolute value again to the difference signal value, a divider 230 which divides the output of the first calculator 210 to a predetermined value, and an output value and the second calculator of the divider 230 After detecting the difference value with the output value of 220, it is composed of a detection unit 240 for detecting the synchronization of the received signal from the accumulated value.
상기 제 1 연산부(210)는 위상이 서로 다른 I, Q 채널 신호Ik,Qk를 상기 QPSK 복조부(100)로부터 각각 입력받아 더하는 가산기(211), 상기 가산기(211)의가산 결과에 절대치를 취하는 절대치부(212), 상기 QPSK 복조부(100)에서 출력되는 Q채널 신호 Qk에서 I채널 신호 Ik를 빼는 감산기(214), 상기 감산기(214)의 결과에 절대치를 취하는 절대치부(215), 상기 절대치부(212)의 출력에서 절대치부(215)의 출력을 빼는 감산기(213), 및 상기 감산기(213)의 결과에 절대치를 취하는 절대치부(216)로 구성된다.The first operation unit 210 takes an absolute value to the addition result of the adder 211 and the adder 211 which respectively receive I, Q channel signals Ik and Qk having different phases from the QPSK demodulator 100 and add them. An absolute value unit 212, a subtractor 214 subtracting the I-channel signal Ik from the Q channel signal Qk output from the QPSK demodulation unit 100, an absolute value unit 215 taking an absolute value to the result of the subtractor 214, and The subtractor 213 subtracts the output of the absolute value unit 215 from the output of the absolute value unit 212, and an absolute value unit 216 that takes an absolute value in the result of the subtractor 213.
상기 제 2 연산부(220)는 상기 QPSK 복조부(100)에서 출력되는 I채널 신호 Ik에 절대치를 취하는 절대치부(221), 상기 QPSK 복조부(100)에서 출력되는 Q채널신호 Qk에 절대치를 취하는 절대치부(222), 상기 절대치부(221)의 출력에서 절대치부(222)의 출력을 빼는 감산기(223), 및 상기 감산기(223)의 결과에 절대치를 취하는 절대치부(224)로 구성된다.The second calculating unit 220 takes an absolute value of the I-channel signal Ik output from the QPSK demodulator 100 and takes an absolute value of the Q-channel signal Qk output from the QPSK demodulator 100. The absolute value part 222, the subtractor 223 which subtracts the output of the absolute value part 222 from the output of the absolute value part 221, and the absolute value part 224 which takes an absolute value in the result of the subtractor 223.
상기 검출부(24)는 상기 제산부(230)의 출력에서 상기 제 2 연산부(220)의 절대치부(224)의 출력을 빼는 감산기(241), 및 상기 감산기(241)의 결과를 일정구간(M 심볼구간) 동안 누적하는 누산기(242)로 구성된다.The detector 24 subtracts the output of the absolute value unit 224 of the second calculator 220 from the output of the divider 230, and outputs the result of the subtractor 241 by a predetermined period (M). And an accumulator 242 that accumulates during the symbol period.
이와 같이 구성된 본 발명의 제 1 실시예에서 가산기(211)는 위상이 서로 다른 I, Q 채널 신호 Ik,Qk를 상기 QPSK 복조부(100)로부터 입력받아 더한 후 절대치부(212)로 출력하고, 상기 절대치부(212)는 가산기(212)의 가산 결과에 절대치를 취하여 감산기(213)로 출력한다.In the first embodiment of the present invention configured as described above, the adder 211 receives I, Q channel signals Ik and Qk having different phases from the QPSK demodulator 100, adds them, and outputs them to the absolute value unit 212. The absolute value unit 212 takes an absolute value of the addition result of the adder 212 and outputs the absolute value to the subtractor 213.
또한 감산기(214)는 상기 QPSK 복조부(100)에서 출력되는 Q채널 신호 Qk에서 위상이 90°다른 I채널 신호 Ik를 빼 절대치부(215)로 출력하고, 절대치부(215)는 감산기(214)의 감산 결과에 절대치를 취하여 감산기(213)로 출력한다.In addition, the subtractor 214 subtracts the I-channel signal Ik having a 90 ° out of phase from the Q-channel signal Qk output from the QPSK demodulator 100 and outputs it to the absolute value unit 215, and the absolute value unit 215 subtracts the subtractor 214. ) Is outputted to the subtractor 213 by taking an absolute value in the subtraction result.
상기 감산기(213)는 상기 절대치부(212)의 출력에서 절대치부(215)의 출력을 빼 절대치부(216)로 출력하고, 절대치부(216)는 상기 감산기(213)의 결과에 다시 절대치를 취하여 제산부(230)로 출력한다.The subtractor 213 subtracts the output of the absolute value unit 215 from the output of the absolute value unit 212 and outputs the absolute value 216 to the absolute value unit 216. The absolute value unit 216 again outputs an absolute value based on the result of the subtractor 213. Take the output to the divider 230.
상기 제산부(230)는 상기 절대치부(216)의 출력을 기설정된 값, 예컨대로 나누어 감산기(241)로 출력한다.The divider 230 outputs the output of the absolute value unit 216 to a predetermined value, for example. Divided by and outputs to the subtractor 241.
한편, 절대치부(221)는 상기 QPSK 복조부(100)에서 출력되는 I채널 신호 Ik에 절대치를 취하여 감산기(223)로 출력하고, 절대치부(222)는 상기 QPSK 복조부(100)에서 출력되는 Q채널 신호 Qk에 절대치를 취하여 감산기(223)로 출력하며, 상기 감산기(223)는 상기 절대치부(221)의 출력에서 절대치부(222)의 출력을 빼 절대치부(224)로 출력한다.Meanwhile, the absolute value unit 221 takes an absolute value of the I-channel signal Ik output from the QPSK demodulator 100 and outputs the absolute value to the subtractor 223, and the absolute value unit 222 is output from the QPSK demodulator 100. The absolute value is taken into the Q channel signal Qk and output to the subtractor 223, and the subtractor 223 subtracts the output of the absolute value 222 from the output of the absolute value 221 to the absolute value 224.
상기 절대치부(224)는 상기 감산기(223)의 결과에 다시 절대치를 취하여 감산기(241)로 출력한다.The absolute value unit 224 takes the absolute value again to the result of the subtractor 223 and outputs the absolute value to the subtractor 241.
상기 감산기(241)는 제산부(230)의 출력에서 절대치부(224)의 출력을 빼 누산기(242)로 출력하고, 상기 누산기(242)는 노이즈를 제거하기 위하여 상기 감산기(241)의 결과를 일정구간(M 심볼구간) 동안 누적하면서 반사파의 동기 여부를 검출한다.The subtractor 241 subtracts the output of the absolute value unit 224 from the output of the divider 230 and outputs the result to the accumulator 242. The accumulator 242 outputs the result of the subtractor 241 to remove noise. It accumulates for a certain period (M symbol section) and detects whether the reflected wave is synchronized.
이와 같은 본 발명의 제 1 실시예에 따른 록 검출 알고리듬을 수학식으로 나타내면 다음과 같다.The lock detection algorithm according to the first embodiment of the present invention is represented as follows.
[수학식 3][Equation 3]
도 3은 본 발명의 디지탈 록 검출회로의 제 2 실시예를 나타낸 블럭도이다.3 is a block diagram showing a second embodiment of the digital lock detection circuit of the present invention.
도 3을 보면, 위상이 서로 다른 두개의 채널신호 Ik,Qk를 상기 QPSK 복조부(100)로부터 입력받아 이 두 신호에 각각 절대치를 취한 후 그 크기를 비교하는 비교부(310), 상기 비교부(310)의 비교결과에 따라 크기가 작은 값에 기설정된 일정값을 곱하여 출력하고, 크기가 큰 값은 바이패스하는 선택부(320), 및 상기 선택부(320)의 출력값들의 차값을 구하여 누적한 후 누적한 값으로부터 수신신호의 동기여부를 검출하는 검출부(330)로 구성된다.Referring to FIG. 3, a comparator 310 for receiving two channel signals Ik and Qk having different phases from the QPSK demodulator 100 and taking absolute values of the two signals, and comparing the magnitudes thereof, the comparator 310 compares the magnitudes thereof. According to the comparison result of 310, a small value is multiplied by a predetermined predetermined value and outputted, and a large value is obtained by accumulating the difference between the output values of the selection unit 320 and the selection unit 320 to bypass and the selection unit 320. And a detection unit 330 for detecting whether the received signal is synchronized from the accumulated value.
상기 비교부(310)는 상기 QPSK 복조부(100)에서 출력되는 I채널 신호 Ik에 절대치를 취하는 절대치부(311), 상기 QPSK 복조부(100)에서 출력되는 Q채널 신호 Qk에 절대치를 취하는 절대치부(312), 및 상기 절대치부(311,312)의 두 출력값의 크기를 비교하는 비교부(313)로 구성된다.The comparator 310 has an absolute value 311 that takes an absolute value on the I-channel signal Ik output from the QPSK demodulator 100, and an absolute value that takes an absolute value on the Q-channel signal Qk output from the QPSK demodulator 100. A tooth 312 and a comparator 313 comparing the magnitudes of the two output values of the absolute teeth 311 and 312.
상기 선택부(320)는 상기 비교부(313)의 비교결과 Q채널 신호 Qk의 크기가 I채널 신호 Ik의 크기보다 작으면 스위칭에 의해 절대치부(311)의 출력(│Ik │)을 선택하고 크면 절대치부(312)의 출력(│Qk│)을 선택하여 출력하는 스위칭부(321), 상기 비교기(313)의 비교결과 Q채널 신호 Qk의 크기가 I채널 신호 Ik의 크기보다작으면 스위칭에 의해 절대치부(312)의 출력(│Qk │)을 선택하여 출력하는 스위칭부(322), 및 상기 스위칭부(322)의 출력값에 기설정된 값(예컨대,+ 1)을 곱하여 이득 변환하는 증폭기(323)로 구성된다.If the magnitude of the Q channel signal Qk is smaller than that of the I channel signal Ik, the selector 320 selects the output (│Ik |) of the absolute value section 311 by switching. The switching unit 321 selects and outputs the output of the absolute value unit 312 and outputs the Q channel signal Qk smaller than the I channel signal Ik. A switching unit 322 for selecting and outputting the output of the absolute value unit 312 (Qk |) and a value preset to an output value of the switching unit 322 (for example, And an amplifier 323 multiplying by gain + 1).
상기 검출부(330)는 상기 증폭기(323)의 출력에서 상기 선택부(320)의 스위칭부(321)의 출력을 빼는 감산기(331), 및 상기 감산기(331)의 결과를 일정구간(M 심볼구간)동안 누적하는 누산기(332)로 구성된다.The detector 330 subtracts the output of the switching unit 321 of the selector 320 from the output of the amplifier 323, and the result of the subtractor 331 is a predetermined period (M symbol interval). Is accumulated in the accumulator 332.
이와 같이 구성된 본 발명의 제 2 실시예에서 절대치부(311)는 상기 QPSK 복조부(100)에서 출력되는 I채널 신호 Ik에 절대치를 취하여 비교기(313)로 출력하고, 절대치부(312)는 상기 QPSK 복조부(100)에서 출력되는 Q채널 신호 Qk에 절대치를 취하여 비교기(313)로 출력한다.In the second embodiment of the present invention configured as described above, the absolute value unit 311 takes an absolute value of the I-channel signal Ik output from the QPSK demodulator 100 and outputs the absolute value to the comparator 313, and the absolute value unit 312 is the above. The absolute value of the Q channel signal Qk output from the QPSK demodulator 100 is output to the comparator 313.
상기 비교기(313)는 상기 절대치부(311,312)의 두 출력값의 크기를 비교하고 그 결과를 스위칭부(321,322)의 제어 신호단으로 출력하여 스위칭부(321,322)의 스위일칭을 제어한다.The comparator 313 compares the magnitudes of the two output values of the absolute values 311 and 312 and outputs the result to the control signal terminals of the switching units 321 and 322 to control the switching matching of the switching units 321 and 322.
상기 스위칭부(321)는 상기 비교기(313)의 비교결과 Q채널 신호 Qk의 크기가 I채널 신호 Ik의 크기보다 작다고 판별되면 스위칭에 의해 절대치부(311)의 출력(│Ik│)을 감산기(331)로 출력하고, 크다고 판별되면 절대치부(312)의 출력(│Qk│)을 감산기(331)로 출력한다.When the switching unit 321 determines that the magnitude of the Q channel signal Qk is smaller than the magnitude of the I channel signal Ik as a result of the comparison of the comparator 313, the switching unit 321 subtracts the output (Ik│) of the absolute value unit 311 by switching. And outputs the output of the absolute value unit 312 to the subtractor 331 if it is determined to be large.
상기 스위칭부(322)는 상기 비교기(313)의 비교결과 Q채널 신호 Qk의 크기가 I채널 신호 Ik의 크기보다 작다고 판별되면 스위칭에 의해 절대치부(312)의 출력(│Qk│)을 증폭기(323)로 출력하고 크다고 판별되면 절대치부(311)의 출력(│Ik│)을 증폭기(323)로 출력한다.When the switching unit 322 determines that the magnitude of the Q channel signal Qk is smaller than the magnitude of the I channel signal Ik as a result of the comparison of the comparator 313, the switching unit 322 switches the output (│Qk│) of the absolute value unit 312 by an amplifier ( If it is determined that the output is large, the output │Ik│ of the absolute value unit 311 is output to the amplifier 323.
상기 증폭기(323)는 상기 스위칭부(322)의 출력값에 기설정된 값 예컨대,+1을 곱하여 이득변환한 후 상기 감산기(331)로 출력한다.The amplifier 323 is a value preset to an output value of the switching unit 322, for example, The gain is multiplied by +1 and then output to the subtractor 331.
상기 감산기(331)는 상기 증폭기(323)의 출력에서 상기 선택부(320)의 스위칭부(321)의 출력을 빼 누산기(332)로 출력하고, 상기 누산기(332)는 노이즈를 제거하기 위하여 상기 감산기(331)의 결과를 일정구간(M 심볼구간) 동안 누적하면서 반사파의 동기 여부를 검출한다.The subtractor 331 subtracts the output of the switching unit 321 of the selector 320 from the output of the amplifier 323 and outputs the result to the accumulator 332, and the accumulator 332 is configured to remove the noise. The result of the subtractor 331 is accumulated for a predetermined period (M symbol period) to detect whether the reflected wave is synchronized.
이와 같은 본 발명의 제 2 실시예에 따른 록 검출 알고리듬을 수학식으로 나타내면 다음과 같다.The lock detection algorithm according to the second embodiment of the present invention is represented as follows.
[수학식 4][Equation 4]
이와 같이 본 발명의 제 1, 제 2 실시예는 일정구간(M 심볼구간)동안 신호 yk를 누적하여 얻은 출력 z를 임계값과 비교하여 반송파 동기 여부를 검출하는 점에서는 상기 된 수학식 1에 의한 종래의 방식과 동일하나 yk를 얻는 방식은 다르다.As described above, in the first and second embodiments of the present invention, the output z obtained by accumulating the signal yk for a certain period (M symbol interval) is compared with a threshold to detect whether the carrier is synchronized or not. It is the same as the conventional method, but the method of obtaining yk is different.
즉, 본 발명의 제 1, 제 2 실시예에서는 곱셈기를 필요로하지 않으며 상대적으로 디지탈 구현이 간단한 절대값과 이득변화 및 덧셈, 뺄셈만을 사용한다.That is, the first and second embodiments of the present invention do not require a multiplier and use only absolute values, gain changes, additions, and subtractions, which are relatively simple digital implementations.
그리고, 본 발명의 제 1 실시예를 나타내는 수학식 3과 본 발명의 제 2 실시예를 나타내는 수학식 4는 등가이다.Equation 3 representing the first embodiment of the present invention and Equation 4 representing the second embodiment of the present invention are equivalent.
또한, 본 발명의 제 1 실시예에서 이득변화를 구하는 제산부(230)를 실제로 구성할 때는 쉬프터와 가산기로 구현이 가능하다.In addition, in the first embodiment of the present invention, when the divider 230 for obtaining the gain change is actually configured, the shifter and the adder may be implemented.
그리고, QPSK 복조부(100)와 연동되어 록 검출부(200)로 입력되는 위상이 서로 다른 I, Q채널 신호 Ik,Qk는 상기 수학식 2의 경우와 같다.In addition, I, Q channel signals Ik and Qk having different phases input to the lock detector 200 in cooperation with the QPSK demodulator 100 are the same as in the case of Equation 2 above.
도 4에 수학식 3 또는 수학식 4에 의한 새로운 록 검출부의 매 샘플당 계산값인 yk의 위상에러에 대한 평균치를 보였고, 동작 특성은 다음과 같다.Fig. 4 shows a phase error of yk, which is a calculated value for every sample of the new lock detection unit according to Equation (3) or (4). The average value for was shown, and the operation characteristics are as follows.
즉, 입력되는 위상에러에 대해 π/2의 주기를 가지는 주기 함수이며 0을 중심으로 대칭한 함수이다.That is, input phase error Is a periodic function with a period of π / 2 with respect to 0.
따라서, yk는 변조효과에 관계없이 위상에러를 반영한다.Thus, yk has a modulation effect Regardless of phase error Reflects.
또한, 록 검출부는 출력 z가 입력 위상에러가 0인 순간 최대의 범위에서 입력위상의 절대값에 반비례하는 특성을 가진다.In addition, the lock detector is configured to output the maximum value of the instant that the output z has an input phase error of zero. It is characterized by being inversely proportional to the absolute value of the input phase in the range of.
따라서, 록이 이루어진 상태, 즉에서는 yk를 누적한 록 검출부의 최종 출력 z 가 일정크기 이상의 값을 가질 것이라는 사실을 확인할 수 있다.Thus, the lock is made, i.e. We can confirm that the final output z of the lock detection unit accumulating yk will have a value greater than or equal to a certain size.
또한, 입력 위상에러에 대해 불연속점이 존재하지 않으며 한 주기의 적분 결과는 0이다.Also, there is no discontinuity point for the input phase error and the integration result of one period is zero.
즉, 록이 이루어지지 않아 위상에러가 연속적으로 변화할 경우 yk를 누적한 록 검출부의 최종출력 z가 0에 가까운 값을 가질 것이라는 사실을 확인할 수 있다,That is, a phase error due to no lock It can be confirmed that the final output z of the lock detection unit accumulating yk will have a value close to 0 when is continuously changed.
따라서, 적절한 임계값 τ를 설정하여 일정구간 yk를 누적한 록 검출부의 출력값 z와 비교하여 z가 임계값 τ보다 크다면 록이 이루어진 상태())로, 그렇지 않은 경우 록이 이루어지지 않은 상태로 판단하면 된다.Therefore, when z is greater than the threshold value τ compared with the output value z of the lock detection part in which the predetermined threshold value τ is accumulated and accumulated a predetermined period yk, the lock state ( Otherwise, it can be determined that the lock is not made.
이때, 상기 록 검출부의 임계값(τ)설정은 종래의 방식과 거의 동일하다.At this time, the threshold value? Setting of the lock detector is almost the same as in the conventional method.
즉, 록 검출부의 출력 신호인 z는 중심극한정리가 적용된다고 가정할 경우 평균 μz, 분산 σz인 가우시안 분포를 가진다고 근사화할 수 있다.That is, the output signal z of the lock detection unit can be approximated as having a Gaussian distribution with an average μ z and a variance σ z , assuming that the center limit theorem is applied.
따라서, 반사파 동기 검출확률 즉, 실제 록이 발생할 확률 Pd는 다음의 수학식 5와 같다.Therefore, the reflected wave synchronization detection probability, that is, the probability that the actual lock occurs P d is expressed by the following Equation 5.
[수학식 5][Equation 5]
여기에서, τ는 임계값,은 록이 된 상태에서의 평균/분산이다.Where τ is the threshold, Is the mean / variance in the locked state.
그리고, 본 발명의 τ〈μz이므로 Pd의 대칭 성질을 이용하면 다음의 수학식 6과 같다.In addition, since τ <μ z of the present invention, using the symmetrical property of P d , the following equation (6) is obtained.
[수학식 6][Equation 6]
한편, 실제는 록이 아닌데 록이라고 판단할 확률 즉, 거짓(False) 록이 발생할 확률 Pf은 다음의 수학식 7과 같다.On the other hand, the probability that it is determined that the lock is not actually a lock, that is, the probability that a false lock occurs, Pf is expressed by Equation 7 below.
[수학식 7][Equation 7]
여기에서, τ는 임계값,는 록이 되지 않은 상태에서의 평균/분산이다. 임계값 τ은 상기된 수학식 6과 수학식 7로부터 다음의 8과 같이 구할 수 있다.Where τ is the threshold, Is the average / variance in the unlocked state. The threshold value τ can be obtained from Equation 6 and Equation 7 as shown below.
[수학식 8][Equation 8]
상기 수학식 7에서 록이 이루어지지 않은 상태의 평균 μz0는 0이므로 이를 상기된 수학식 8에 대입하면 록 검출확률 Pd는 다음의 9와 같이 표현된다.In Equation 7, the average μ z0 of the non-locked state is 0. Therefore, when the result is substituted into Equation 8, the lock detection probability P d is expressed as follows.
[수학식 9][Equation 9]
상기 수학식 9에서 SNRz는 록이 이루어진 상태에서의 록 검출부의 출력 SNR로으로 정의할 수 있다.In Equation (9), SNRz is an output SNR of the lock detector in a locked state. Can be defined as
이하, 도 5 내지 도 8을 참조하여 본 발명의 제 1 및 제 2 실시예에 따른 디지탈 록 검출회로의 장점을 종래와 비교하면 다음과 같다.Hereinafter, the advantages of the digital lock detection circuit according to the first and second embodiments of the present invention will be described with reference to FIGS. 5 to 8 as follows.
i) 디지탈 회로 구현에 있어서의 이점i) Benefits of Digital Circuit Implementation
종래에는 한번 yk를 연산하는데 5개의 곱셈기와 2개의 감산기가 필요하며, 특히 곱셈기의 구현은 다른 연산소자에 비해 디지탈로 구현하기에 매우 복잡하였다.Conventionally, five multipliers and two subtractors are required to calculate yk once. In particular, the implementation of the multiplier is very complicated to implement digitally compared to other computing elements.
반면, 본 발명의 록 검출회로는 곱셈에 비해 상대적으로 디지탈 연산이 쉬운 절대값과 이득 변화 및 덧셈, 뺄셈만을 사용하고, 이득변화()는 실제로 쉬프터와 가산기를 이용하여 등가적으로 구현이 가능하므로 상대적으로 디지탈 구현이 간단하다.On the other hand, the lock detection circuit of the present invention uses only absolute values, gain change and addition and subtraction, which are relatively easy to operate digitally, compared to multiplication. ) Can actually be equivalently implemented using shifters and adders, making digital implementation relatively simple.
그리고, 도 3 과 같이 비교기를 사용할 경우에는 나머지 연산소자는 더욱 간단해진다.When the comparator is used as shown in FIG. 3, the remaining computing elements become simpler.
또한, 종래에는 4승 연산의 경우 입력되는 디지탈 신호 Ik,Qk의 유효 비트수가 각각 6비트라 가정할 경우 수학식 1에 의해 매 샘플당 계산되는 yk는 최대 34비트까지 필요하게 되며 록이 이루어진 상태에서도 평균적으로 32비트씩 필요하므로 이를 연산하고 누적하는데에 상당한 부담이 되었다.In addition, in the conventional quadratic operation, if the effective number of bits of the digital signals Ik and Qk input is 6 bits each, yk calculated for each sample by Equation 1 is required up to 34 bits, and the lock is made. On the average, 32 bits are required, which puts a considerable burden on computing and accumulating them.
반면, 본 발명의 록 검출회로에서 제안된 수학식 3 또는 수학식 4에 의하면 동일한 6비트 입력에 대해 최대 9비트, 록이 이루어진 상태에서도 평균적으로 8비트만이 필요하므로 상대적으로 매우 작은량의 내부 메모리만으로 구현이 가능하다.On the other hand, according to Equation 3 or Equation 4 proposed in the lock detection circuit of the present invention, a maximum of 9 bits for the same 6-bit input and only 8 bits are required on average even in a locked state, so that a relatively small amount of internal It can be implemented using only memory.
ii) 낮은 SNR 환경에서의 검출 성능의 향상ii) Improved detection performance in low SNR environment
상기 수학식 7에서 주어진 Pf에 대해 우수한 검출 성능을 얻기 위해서는 검출 SNR(SNRz)이 커야하며 동일한 검출 SNR(SNRz)을 가질경우 록이 이루어진 상태에서의 검출 출력 분산에 대한 록이 이루어지지 않은 상태에서의 출력분산비가 작을수록 우수한 성능을 가짐을 알 수 있다.In order to obtain excellent detection performance for the given P f in Equation 7, the detection SNR (SNRz) must be large, and if the detection SNR (SNRz) has the same detection, the detection output dispersion in the locked state is not performed. Output dispersion ratio at It can be seen that the smaller the better performance.
즉, 검출 SNR(SNRz) 값이 클수록 록 검출확률 Pd가 커지므로 검출 SNR(SNRz)이 클수록 정확한 록을 검출할 수 있게 된다.In other words, the larger the detection SNR (SNRz) value is, the larger the lock detection probability P d is, so that the larger the detection SNR (SNRz) is, the more accurate the lock can be detected.
종래에는 입력되는 복소신호에 대한 4승 연산 결과로부터 변조효과를 제거하고 위상에러의 함수인 yk를 얻었으므로 이 과정에서 잡음-잡음 또는 신호-잡음간의 크로스 텀에 의한 영향이 커져 신뢰성이 크게 저하되었다.Conventionally, a phase error is removed from a quadratic operation result of an input complex signal. Since yk, which is a function of, is obtained, the reliability due to the cross-talk between noise-noise or signal-noise is increased in this process.
반면, 본 발명에 따른 록 검출회로는 상기 수학식 4에서 보듯 이러한 크로스 텀이 없으므로 보다 우수한 SNRz을 얻을 수 있다.On the other hand, the lock detection circuit according to the present invention can obtain a better SNRz because there is no such cross-term as shown in the equation (4).
도 5는 본 발명에 따른 록 검출회로는 종래의 록 검출회로에서의 검출 SNR(SNRz)을 비교하고 있다.Fig. 5 compares the detection SNR (SNRz) in the lock detection circuit according to the present invention.
여기에서, 관찰구간 M은 128회이며 연동되는 QPSK 복조부의 루프 SNR은 무한대, 즉 록 상태에서의 위상지터는 무시하였다.Here, the observation interval M is 128 times and the loop SNR of the QPSK demodulator to be linked is infinite, that is, the phase jitter in the locked state is ignored.
도 5를 보면, 본 발명이 종래에 비해 Eb/No 2.5dB에서는 2.5dB, Eb/No 10dB에서는 약 5dB정도 우수한 SNR 특성을 보이고 있는 것을 알 수 있다.Referring to FIG. 5, it can be seen that the present invention exhibits an excellent SNR characteristic of about 2.5 dB at Eb / No 2.5 dB and about 5 dB at Eb / No 10 dB.
한편, 록이 이루어진 상태에서의 검출 출력 분산에 대한 록이 이루이지지 않은 상태에서의 출력 분산비가 작을수록 우수한 검출확률을 가지므로 출력분산비에서는 본 발명이 종래에 비해 바람직하지 못한 특성을 가진다고 볼 수 있다.On the other hand, the output dispersion ratio in the state in which the lock is not achieved with respect to the detection output dispersion in the lock state The smaller the value, the better the detection probability. Therefore, it can be seen that the present invention has an undesirable characteristic in the output dispersion ratio.
그러나, 이러한 차이는 SNRz 성능 차이에 비해 매우 작은 값이므로 전체적인 성능에 있어서는 본 발명이 우수한 특성을 보인다.However, since this difference is a very small value compared to the SNRz performance difference, the present invention shows excellent characteristics in overall performance.
도 6은 실제 연동되는 QPSK 복조부의 위상지터를 무시할 경우, 루프 SNR에 따른 검출 SNR의 변화를 보이고 있다.6 illustrates a change in detection SNR according to a loop SNR when ignoring phase jitter of a QPSK demodulator.
도 6에서의 Eb/No와 M은 도 5의 경우와 마찬가지로 각각 2.5dB, 128회이며, QPSK 복조부는 도 1에 도시한 가장 일반적인 결정지향 루프를 사용하였다.As in the case of FIG. 5, Eb / No and M in FIG. 6 are 2.5dB and 128 times, respectively, and the QPSK demodulator uses the most common crystal-oriented loop shown in FIG.
본 발명은 종래에 비해 루프 SNR의 변화에 따라 성능 열화정도는 좀더 심하지만 QPSK 복조부가 정상 동작하는 범위(루프 SNR 12dB 이상)에서는 여전히 SNR이 우수함을 확인할 수 있다.According to the present invention, the degree of performance deterioration is more severe according to the change of the loop SNR, but the SNR is still excellent in the range in which the QPSK demodulator is normally operated (loop SNR 12 dB or more).
도 7은 연동하는 QPSK 복조부의 루프 SNR이 무한대(즉, 위상지터에 의한 효과 무시)일 때 요구되는 Pf를 가지기 위해 설계된 록 검출회로의 검출 성능 1-Pd를 보이고 있다.Fig. 7 shows detection performance 1-P d of the lock detection circuit designed to have P f required when the loop SNR of the interworking QPSK demodulator is infinite (i.e., the effect of phase jitter is ignored).
도 7에서, Eb/No는 2.5dB이며 관찰구간 M은 128회이다. 본 발명의 알고리듬은 동일한 Pf를 가지도록 설계된 상황에서 종래의 알고리듬에 비해 매우 우수한 검출 성능을 보인다.In Fig. 7, Eb / No is 2.5 dB and the observation section M is 128 times. The algorithm of the present invention shows a very good detection performance compared to the conventional algorithm in the situation designed to have the same P f .
이는 상기된 도 5에서 확인한 바와 같이 종래보다 본 발명의 검출 SNR이 크므로 기대되었던 결과이다.This is expected because the detection SNR of the present invention is larger than the conventional one, as confirmed in FIG.
그리고, Eb/No가 커질수록 검출 SNR의 차이도 커지므로 이러한 검출 성능의 차이도 두드러진다.As the Eb / No increases, the difference in detection SNR also increases, so the difference in detection performance is also noticeable.
도 8은 실제 QPSK 복조부와 연동하는 상황에서 루프 SNR에 따른 검출 확률의 변화를 보이고 있다.8 illustrates a change in detection probability according to a loop SNR in a situation of interworking with an actual QPSK demodulator.
도 8에서, 루프 SNR이 20dB 이하일 경우에는 본 발명의 성능 변화가 비교적 심하기는 하나 QPSK 복조부가 안정적으로 동작하는 범위내에서 그 검출 성능이 종래보다 우수함을 확인할 수 있다.In FIG. 8, when the loop SNR is 20 dB or less, although the performance change of the present invention is relatively severe, it can be seen that the detection performance is superior to that of the prior art within the range in which the QPSK demodulator is stably operated.
이상에서와 같이 본 발명에 따른 디지탈 록 검출회로에 의하면, 곱셈에 비해 상대적으로 디지탈 연산이 쉬운 절대값과 이득 변화 및 덧셈, 뺄셈, 비교기만을 사용하고, 이득변화는 쉬프터와 가산기를 이용하여 등가적으로 구현함으로써, 계산량이 작아지면서 디지탈 구현이 간단해지는 효과가 있다.As described above, according to the digital lock detection circuit according to the present invention, the absolute value and gain change and addition, subtraction, and comparator are easier to use than the multiplication, and the gain change is equivalent using a shifter and an adder. In this case, the computational amount is reduced and the digital implementation is simplified.
또한, 연산의 중간 및 최종결과를 기록하기 위해 적은 비트수가 필요하므로 매우 작은 량의 내부 메모리만으로 구현이 가능해지는 효과가 있다.In addition, since a small number of bits are required to record the intermediate and final results of the operation, it is possible to realize the implementation with only a very small amount of internal memory.
또한 자승, 4승 등의 곱셈 연산이 없으므로 크로스 텀도 없게되어 낮은 SNR에서 보다 우수한 검출 SNR을 얻음으로써, 신뢰성을 향상시키는 효과가 있다.In addition, since there are no multiplication operations such as square, quadratic, etc., there is no cross-term, so that an excellent detection SNR can be obtained at a low SNR, thereby improving reliability.
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