KR100432575B1 - static random access memory device and sense amplifier circuit thereof - Google Patents

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Abstract

PURPOSE: A static RAM device and sense amplification circuit thereof is provided to prevent the transfer of error data using a delay circuit and to assure stable read operation. CONSTITUTION: A static RAM device includes a memory cell array, a row selection unit, a column selection unit, the first sense amplification unit and the second sense amplification unit. According to the second sense amplification unit, the first level shifter outputs the second data signals by reducing voltage levels of a pair of the first data signals in response to a sense amplification signal. A delay unit delays the sense amplification signal until the second data signals are changed with a sufficient swing width. A differential amplifier outputs the third data signals by amplifying swing width of the second data signals in response to the delayed sense amplification signal. And the second level shifter reduces voltage levels of the third data signals in response to the delayed sense amplification signal.

Description

스태틱 램 장치 및 그것의 감지 증폭 회로.{static random access memory device and sense amplifier circuit thereof}Static random access memory device and sense amplifier circuit thereof

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 스태틱 램(static random access memory, SRAM) 장치의 감지 증폭 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a sense amplifier circuit of a static random access memory (SRAM) device.

데이터 기입/독출 동작 패스에 따른 일반적인 에스램(이하, SRAM) 장치의 개략적인 구성이 도 1에 도시되어 있다. 도 1을 참조하면, 메모리 셀 어레이 (memory cell array) (2)는 잘 알려진 바와같이 래치 구조를 갖는 메모리 셀들에 의해서 데이터 신호들이 저장되고, 어드레스 버퍼 회로 (address buffer circuit) (4)는 외부 어드레스 신호 (XA)를 행 및 열 어드레스 신호들 (RA) 및 (CA)의 내부 신호로 변환한다. 행 디코더 회로 (row decoder circuit) (4)는 상기 행 어드레스 신호 (RA)에 응답하여 상기 어레이 (2)의 행을 선택하고, 열 디코더 회로 (column decoder circuit) (8)는 상기 열 어드레스 신호 (CA)에 응답하여 상기 어레이 (2)의 열을 선택한다.A schematic configuration of a typical SRAM (hereinafter referred to as SRAM) device according to a data write / read operation path is shown in FIG. Referring to FIG. 1, a memory cell array 2 stores data signals by memory cells having a latch structure as is well known, and an address buffer circuit 4 stores an external address. Converts signal XA into an internal signal of row and column address signals RA and CA. A row decoder circuit 4 selects a row of the array 2 in response to the row address signal RA, and a column decoder circuit 8 selects the column address signal (R). Select columns in the array 2 in response to CA).

데이터 독출 동작 동안에 상기 선택 회로들 (6) 및 (8)에 의해서 선택되는 메모리 셀에 저장된 데이터 신호는 블럭 감지 증폭 회로 (block sense amplifier circuit) (10), 메인 감지 증폭 회로 (main sense amplifier circuit) (12), 그리고 데이터 출력 버퍼 회로 (data output buffer circuit) (14)을 통해 입출력 패드 (I/O PAD) (16)로 출력된다. 그리고, 데이터 기입 동작 동안에 외부로부터 상기 입출력 패드 (16)를 통해 인가되는 데이터는 데이터 입력 버퍼 회로 (data input buffer circuit) (18)과 기입 드라이버 회로 (write driver circuit) (20)을 통해 상기 선택 회로들 (6) 및 (8)에 의해서 선택되는 메모리 셀에 기입된다.The data signal stored in the memory cell selected by the selection circuits 6 and 8 during the data read operation is a block sense amplifier circuit 10, a main sense amplifier circuit. (12), and through the data output buffer circuit (14) is output to the input / output pad (I / O PAD) (16). Data applied from the outside through the input / output pad 16 during a data write operation is transferred to the selection circuit through a data input buffer circuit 18 and a write driver circuit 20. It is written to the memory cell selected by (6) and (8).

도 2은 종래 기술에 따른 도 1의 메인 감지 증폭 회로의 구성을 보여주는 블럭도이다. 그리고, 도 3에는 종래 기술의 데이터 감지 동작에 출력 파형도가 도시되어 있다.2 is a block diagram illustrating a configuration of the main sense amplifier circuit of FIG. 1 according to the related art. 3 shows an output waveform diagram in a conventional data sensing operation.

도 2를 참조하면, 메인 감지 증폭 회로 (12)는 제 1 레벨 쉬프터 회로 (first level shifter circuit) (22), 제 1 증폭기 회로 (first amplifier circuit) (24), 제 2 레벨 쉬프터 회로 (26), 제 2 증폭기 회로 (28), 그리고 제 3 레벨 쉬프터 회로 (30)로 구성되며, 상기 회로들 (22)∼(30)은 감지 증폭 활성화 신호 (MSAEN)에 응답하여 동시에 활성화되도록 구성되어 있다. 상기 제 1 레벨 쉬프터 (22)는 상기 신호 (MSAEN)에 응답하여 도 1의 블럭 감지 증폭 회로 (10)에 의해서 증폭된 높은 레벨로 설정된 한쌍의 메인 데이터 라인들 (MDL) 및 (RM OVERLINE MDL)의 데이터 신호들의 레벨을 낮춘다. 여기서, 상기 높은 레벨은 동작 전압 부근에서 데이터 신호들의 스윙이 이루어지는 것을 의미한다. 그리고, 상기 제 1 증폭기 (24)는 상기 신호 (MSAEN)에 응답하여 상기 제 1 레벨 쉬프터 (22)로부터의 신호들 (SAS0) 및 (RM OVERLINE SAS0)의 스윙폭을 증폭한다. 이와 같은 방법에 따라, 상기 제 1 증폭기 (24)로부터의 신호들 (SAS1) 및 (RM OVERLINE SAS1)은 상기 제 2 레벨 쉬프터 (26), 제 2 증폭기 (28), 그리고 제 3 레벨 쉬프터 (30)을 통해 그것의 스윙폭이 증폭된다.Referring to FIG. 2, the main sense amplifier circuit 12 includes a first level shifter circuit 22, a first amplifier circuit 24, and a second level shifter circuit 26. And a second amplifier circuit 28, and a third level shifter circuit 30, wherein the circuits 22 to 30 are configured to be simultaneously activated in response to the sense amplification activation signal MSAEN. The first level shifter 22 includes a pair of main data lines MDL and RM OVERLINE MDL set to a high level amplified by the block sense amplifier circuit 10 of FIG. 1 in response to the signal MSAEN. Lower the level of the data signals. Here, the high level means that the swing of the data signals occurs near the operating voltage. The first amplifier 24 amplifies the swing widths of the signals SAS0 and RM OVERLINE SAS0 from the first level shifter 22 in response to the signal MSAEN. According to this method, the signals SAS1 and RM OVERLINE SAS1 from the first amplifier 24 are connected to the second level shifter 26, the second amplifier 28, and the third level shifter 30. ), Its swing width is amplified.

반도체 메모리 장치는, 통상적으로, 고밀도로 갈수록 하나의 어레이 영역이 적어도 두 개 이상의 어레이 블럭들로 구성됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 결국, 선택되는 메모리 셀에 저장된 데이터 신호를 감지하기위한 구조는, 도 1에 도시된 바와같이, 블럭 감지 증폭 회로 (10)와 메인 감지 증폭 회로 (12)로 이루어진다. 이러한 구조에서, 바이폴라 트랜지스터(bipolar transistor)를 이용하여 전류 미러(current mirror)형 감지 증폭 회로를 구현할 경우, 바이폴라 제조 공정의 불안정과 신호 오차(signal mismatch) 등과 같은 원인으로 오류 데이터가 출력되는 경우가 발생한다.BACKGROUND OF THE INVENTION [0002] It is apparent to those skilled in the art that semiconductor memory devices typically have one array area comprised of at least two or more array blocks in increasing densities. As a result, the structure for sensing the data signal stored in the selected memory cell is composed of a block sense amplifier circuit 10 and a main sense amplifier circuit 12, as shown in FIG. In such a structure, when a current mirror type sensing amplifier circuit is implemented using a bipolar transistor, error data may be output due to instability and signal mismatch in the bipolar manufacturing process. Occurs.

특히, 도 2에 도시된 바와같이, 종래의 메인 감지 증폭 회로 (12)의 구성 블럭들 (22)∼(30)은 감지 증폭 활성화 신호 (MSAEN)에 의해서 동시에 활성화되도록 구성되었다. 이러한 회로 구성의 경우, 각 블럭에서 증폭된 데이터들이 다음 단으로 전달되기 이전에 상기 신호 (MSAEN)가 먼저 활성화되어 있기 때문에, 도 3에 도시된 바와같이, 데이터 출력 버퍼 회로 (14)로 인가되는 데이터 신호에 플립(flip)이 발생하는 문제점이 생겼다.In particular, as shown in Fig. 2, the building blocks 22 to 30 of the conventional main sense amplifier circuit 12 are configured to be simultaneously activated by the sense amplification activation signal MSAEN. In this circuit configuration, since the signal MSAEN is activated first before the data amplified in each block is transferred to the next stage, it is applied to the data output buffer circuit 14, as shown in FIG. There is a problem that a flip occurs in the data signal.

따라서 본 발명의 목적은 안정된 독출 동작을 보장하기 위한 스태틱 램 장치 및 그것의 감지 증폭 회로를 제공하는 것이다.It is therefore an object of the present invention to provide a static RAM device and its sense amplification circuit for ensuring stable read operation.

도 1은 스태틱 램 장치의 데이터 입력 및 출력 패스에 따른 개략적인 구성을 보여주는 블럭도;1 is a block diagram showing a schematic configuration according to a data input and output path of a static RAM device;

도 2는 종래 기술에 따른 도 1의 메인 감지 증폭 회로의 구성을 보여주는 블럭도;2 is a block diagram showing the configuration of the main sense amplifier circuit of FIG. 1 according to the prior art;

도 3은 도 2의 데이터 감지 동작에 따른 출력 파형도;3 is an output waveform diagram according to the data sensing operation of FIG.

도 4은 본 발명의 바람직한 실시예에 따른 도 1의 메인 감지 증폭 회로를 보여주는 회로도;4 is a circuit diagram showing the main sense amplifier circuit of FIG. 1 in accordance with a preferred embodiment of the present invention;

도 5는 도 4의 데이터 감지 동작에 따른 출력 파형도,5 is an output waveform diagram illustrating a data sensing operation of FIG. 4;

*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

2 : 메모리 셀 어레이 4 : 어드레스 버퍼 회로2: memory cell array 4: address buffer circuit

6 : 행 디코더 회로 8 : 열 디코더 회로6: row decoder circuit 8: column decoder circuit

10 : 블럭 감지 증폭 회로 12 : 메인 감지 증폭 회로10 block detection amplifier circuit 12 main detection amplifier circuit

14 : 데이터 출력 버퍼 회로 16 : 입출력 패드14 data output buffer circuit 16 input / output pad

18 : 데이터 입력 버퍼 회로 20 : 기입 드라이버 회로18: data input buffer circuit 20: write driver circuit

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 데이터 신호들을 저장하기 위한 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이와; 외부로부터의 어드레스 신호를 디코딩하여 상기 메모리 셀의 행을 선택하는 행 선택 수단과; 상기 어드레스 신호를 디코딩하여 상기 메모리 셀의 열을 선택하는 열 선택 수단과; 상기 선택 수단들에 의해서 선택되는 메모리 셀에 저장된 데이터 신호를감지하고 증폭하여 한쌍의 제 1 데이터 신호들을 출력하는 제 1 감지 증폭 수단과; 외부로부터의 감지 증폭 신호에 응답하여, 상기 한쌍의 제 1 데이터 신호들의 스윙 폭을 증폭하는 제 2 감지 증폭 수단을 포함하는 스태틱 램 장치에 있어서, 상기 제 2 감지 증폭 수단은, 상기 감지 증폭 신호에 응답하여 상기 한쌍의 제 1 데이터 신호들의 전압 레벨을 낮춘 제 2 데이터 신호들을 출력하는 제 1 레벨 쉬프터와; 상기 제 2 데이터 신호들이 충분한 스윙 폭으로 변화될때까지 상기 감지 증폭 신호를 지연시키는 지연 수단과; 상기 지연 수단에 의해서 지연된 상기 감지 증폭 신호에 응답하여 상기 제 2 데이터 신호들의 스윙 폭을 증폭한 제 3 데이터 신호들을 출력하는 차동 증폭기 및; 상기 지연 수단에 의해서 지연된 상기 감지 증폭 신호에 응답하여 상기 제 3 데이터 신호들의 전압 레벨을 낮추는 제 2 레벨 쉬프터를 포함하며, 상기 제 1 레벨 쉬프터, 상기 지연 수단, 그리고 상기 차동 증폭기의 순서의 열이 상기 차동 증폭기와 상기 제 2 레벨 쉬프터 사이에 n 개 배열되는 것을 특징으로 한다.According to one aspect of the present invention for achieving the above object, a memory cell array having a plurality of memory cells for storing data signals; Row selection means for selecting a row of the memory cell by decoding an address signal from the outside; Column selection means for decoding the address signal to select a column of the memory cell; First sense amplifying means for sensing and amplifying a data signal stored in a memory cell selected by said selection means to output a pair of first data signals; A static RAM device comprising: a second sense amplification means for amplifying a swing width of the pair of first data signals in response to a sense amplification signal from an external device, wherein the second sense amplification means is connected to the sense amplification signal. A first level shifter in response to output second data signals having a lowered voltage level of the pair of first data signals; Delay means for delaying the sense amplified signal until the second data signals are changed to a sufficient swing width; A differential amplifier outputting third data signals amplified by a swing width of the second data signals in response to the sensed amplified signal delayed by the delay means; And a second level shifter for lowering the voltage level of the third data signals in response to the sensed amplified signal delayed by the delay means, wherein the sequence of the first level shifter, the delay means, and the differential amplifier N is arranged between the differential amplifier and the second level shifter.

이 실시예에 있어서, 상기 지연 수단은 저항, 커패시터, 인버터들, 그리고 다른 지연 소자들 중 하나를 포함하는 것을 특징으로 한다.In this embodiment, the delay means is characterized in that it comprises one of a resistor, a capacitor, inverters, and other delay elements.

이 실시예에 있어서, 상기 n은 1 또는 그 보다 큰 정수인 것을 특징으로 한다.In this embodiment, n is an integer of 1 or larger.

이와같은 장치에 의해서, 메인 감지 증폭 회로의 각 구성 블럭들로 인가되는 한쌍의 데이터 신호들이 충분한 스윙폭으로 갈라진 후 그것들을 활성화시키기 위한 신호가 인가되도록 할 수 있다.By such a device, a pair of data signals applied to the respective component blocks of the main sense amplifier circuit can be divided into sufficient swing widths and then a signal for activating them is applied.

이하 본 발명의 실시예에 따른 참조도면들 도 4 내지 도 5에 의거하여 상세히 설명한다.Reference drawings according to embodiments of the present invention will be described in detail with reference to FIGS. 4 to 5.

도 4를 참조하면, 본 발명의 신규한 스태틱 램 장치의 감지 증폭 회로는 레벨 쉬프터들과 증폭기들을 활성화시키기 위한 신호 (MSAEN)을 각 단으로 전달되는 데이터 신호가 도달한 후 소정 시간이 경과한 후 활성화되도록 순차적으로 지연시키기 위한 지연 회로들 (104) 및 (104a)를 제공한다. 즉, 제 1 레벨 쉬프터 (102)는 상기 신호 (MSAEN)에 의해서 활성화되고, 제 1 증폭기 (106)는 상기 지연 회로 (104)를 통해 지연된 상기 신호 (MSAEN)에 의해서 상기 제 1 레벨 쉬프터 (102)로부터의 한쌍의 데이터 신호들 (SAS0) 및 (RM OVERLINE SAS0)의 스윙폭을 증폭한다. 이와같이, 각 증폭기 (106) 및 (110)로 인가되는 한쌍의 데이터 신호들 (SAS0) 및 (RM OVERLINE SAS0), 또는 (SAS1) 및 (RM OVERLINE SAS1)이 충분한 스윙폭으로 갈라질때까지 상기 증폭기들 (106) 및 (110)을 활성화시키기 위한 상기 신호 (MSAEN)을 지연시킴으로써 데이터 플립이 발생하는 것을 방지할 수 있다. 즉, 오류 데이터가 발생하는 것을 방지함으로써 SRAM 장치의 안정된 독출 동작을 보장할 수 있다.Referring to FIG. 4, the sense amplifying circuit of the novel static RAM device of the present invention after a predetermined time has elapsed after the arrival of a data signal transmitted to each stage of a signal MSAEN for activating level shifters and amplifiers. Delay circuits 104 and 104a are provided for sequentially delaying to be activated. That is, the first level shifter 102 is activated by the signal MSAEN, and the first amplifier 106 is activated by the signal MSAEN delayed through the delay circuit 104. Amplifies the swing width of the pair of data signals SAS0 and RM OVERLINE SAS0. As such, the pair of data signals (SAS0) and (RM OVERLINE SAS0), or (SAS1) and (RM OVERLINE SAS1), applied to each of the amplifiers (106) and (110) split until they have sufficient swing width Delaying the signal MSAEN for activating 106 and 110 can prevent data flipping from occurring. In other words, it is possible to ensure stable read operation of the SRAM device by preventing error data from occurring.

도 4에는 본 발명의 바람직한 실시예에 따른 SRAM 장치의 메인 감지 증폭 회로를 보여주는 회로도가 도시되어 있다. 그리고, 도 5에는 본 발명의 데이터 감지 동작에 따른 출력 파형도가 도시되어 있다.4 is a circuit diagram showing a main sense amplifier circuit of an SRAM device according to a preferred embodiment of the present invention. 5 illustrates an output waveform diagram according to the data sensing operation of the present invention.

도 4를 참조하면, 본 발명의 메인 감지 증폭 회로 (12)는 제 1 레벨 쉬프터 (102), 제 1 지연 수단 (104), 제 1 증폭기 (106), 제 2 레벨 쉬프터 (108), 제 2 지연 수단 (104a), 제 2 증폭기 (110), 그리고 제 3 레벨 쉬프터 (112)로 구성된다. 상기 제 1 레벨 쉬프터 (102)는 신호 (MSAEN)에 응답하여 도 1의 블럭 감지 증폭 회로 (10)에 접속되는 한쌍의 메인 데이터 라인들 (MDL) 및 (RM OVERLINE MDL)의 데이터 신호들의 높은 레벨을 낮은 레벨로 낮추기 위한 것이다. 여기서, 상기 높은 레벨은 도 1의 블럭 감지 증폭 회로 (10)로부터 인가되는 데이터 신호들이 동작 전압 부근에서 형성되는 것을 의미하며, 상기 레벨 쉬프터 (102)를 이용하는 것은 높은 레벨의 데이터 신호들을 빠른 시간 내에 증폭하기 위해 보다 낮은 레벨로 낮추기 위해서 이다.4, the main sense amplifier circuit 12 of the present invention comprises a first level shifter 102, a first delay means 104, a first amplifier 106, a second level shifter 108, a second A delay means 104a, a second amplifier 110, and a third level shifter 112. The first level shifter 102 is a high level of data signals of the pair of main data lines MDL and RM OVERLINE MDL connected to the block sense amplifying circuit 10 of FIG. 1 in response to a signal MSAEN. To lower the level. Here, the high level means that data signals applied from the block sense amplifying circuit 10 of FIG. 1 are formed near an operating voltage, and using the level shifter 102 makes it possible to generate high level data signals in a short time. To lower to lower levels for amplification.

상기 제 1 레벨 쉬프터 (102)는 두 개의 NPN 트랜지스터들 (Q1) 및 (Q2)과 두 개의 NMOS 트랜지스터들 (MN1) 및 (MN2)로 구성된다. 상기 NPN 트랜지스터 (Q1)의 콜렉터는 전원에 접속되고 그것의 베이스는 상기 메인 데이터 라인 (MDL)에 접속되며, 그것의 에미터는 감지 증폭 활성화 신호 (MSAEN)에 제어되는 상기 NMOS 트랜지스터 (MN1)의 소오스-드레인 채널(source-drain channel), 즉 전류 통로를 통해 접지된다. 상기 NPN 트랜지스터 (Q2)의 콜렉터는 전원에 접속되고 그것의 베이스는 상기 상보 메인 데이터 라인 (RM OVERLINE MDL)에 접속되며, 그것의 에미터는 상기 NMOS 트랜지스터 (MN2)의 드레인에 접속된다. 상기 트랜지스터 (MN2)의 소오스는 접지되고, 그것의 게이트로 상기 신호 (MSAEN)가 인가된다.The first level shifter 102 is composed of two NPN transistors Q1 and Q2 and two NMOS transistors MN1 and MN2. The source of the NMOS transistor MN1 whose collector of the NPN transistor Q1 is connected to a power source and its base is connected to the main data line MDL, whose emitter is controlled by a sense amplification activation signal MSAEN. It is grounded through a source-drain channel, ie a current path. The collector of the NPN transistor Q2 is connected to a power source and its base is connected to the complementary main data line RM OVERLINE MDL, and its emitter is connected to the drain of the NMOS transistor MN2. The source of the transistor MN2 is grounded and the signal MSAEN is applied to its gate.

상기 제 1 지연 회로 (104)는 상기 신호 (MSAEN)를 지연시키기 위한 것으로서, 본 발명의 바람직한 실시예로서 저항으로 구성되어 있다. 상기 제 1 지연 회로 (104)의 구성 소자는 커패시터, 인버터들, 그리고 기타 다른 소자들로도 구성됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 상기 제 1 증폭기(106)은, 상기 제 1 지연 회로 (104)에 의해서 지연된 상기 신호 (MSAEN)가 인가될 때, 상기 제 1 레벨 쉬프터 (102)로부터의 신호들 (SAS0) 및 (RM OVERLINE SAS0)의 스윙폭을 증폭한다. 즉, 상기 신호들 (SAS0) 및 (RM OVERLINE SAS0)의 스윙폭이 충분히 벌어진 후 상기 지연된 신호 (MSAEN)에 응답하여 그것들의 스윙폭을 증폭하게 된다.The first delay circuit 104 is for delaying the signal MSAEN and is constituted by a resistor as a preferred embodiment of the present invention. It is apparent to those skilled in the art that the components of the first delay circuit 104 are also composed of capacitors, inverters, and other components. The first amplifier 106, when the signal MSAEN delayed by the first delay circuit 104 is applied, the signals SAS0 and RM OVERLINE SAS0 from the first level shifter 102. Amplify the swing width. That is, after the swing widths of the signals SAS0 and RM OVERLINE SAS0 are sufficiently enlarged, their swing widths are amplified in response to the delayed signal MSAEN.

상기 제 1 증폭기 (106)은 두 개의 저항들 (R1) 및 (R2), 두 개의 NPN 트랜지스터 (Q3) 및 (Q4), 그리고 NMOS 트랜지스터 (MN3)로 구성된다. 상기 NPN 트랜지스터 (Q3)의 베이스는 제 1 레벨 쉬프터 (102)로부터의 신호 (RM OVERLINE SAS0)가 인가되고, 그것의 콜렉터는 상기 저항 (R1)을 통해 전원에 접속되며, 상기 NPN 트랜지스터 (Q4)의 베이스는 제 1 레벨 쉬프터 (102)로부터의 신호 (SAS0)가 인가되고, 그것의 콜렉터는 상기 저항 (R2)을 통해 전원에 접속된다. 상기 NPN 트랜지스터들 (Q3) 및 (Q4)의 에미터들은 상기 제 1 지연 회로 (104)의 출력 신호, 즉 지연된 상기 신호 (MSAEN)에 제어되는 상기 NMOS 트랜지스터 (MN3)의 전류 통로를 통해 접지된다.The first amplifier 106 consists of two resistors R1 and R2, two NPN transistors Q3 and Q4, and an NMOS transistor MN3. The base of the NPN transistor Q3 is supplied with a signal RM OVERLINE SAS0 from the first level shifter 102, the collector of which is connected to a power supply through the resistor R1, and the NPN transistor Q4 The base of is supplied with the signal SAS0 from the first level shifter 102, and its collector is connected to the power supply via the resistor R2. The emitters of the NPN transistors Q3 and Q4 are grounded through the current path of the NMOS transistor MN3 controlled to the output signal of the first delay circuit 104, ie the delayed signal MSAEN. .

상기 제 2 레벨 쉬프터 (108)은 상기 제 1 레벨 쉬프터 (102)와 동일한 기능을 가지며, 두 개의 NPN 트랜지스터들 (Q5) 및 (Q6)과 두 개의 NMOS 트랜지스터들 (MN4) 및 (MN5)로 구성된다. 상기 NPN 트랜지스터 (Q5)의 콜렉터는 전원에 접속되고 그것의 베이스는 상기 제 1 증폭기 (106)에 의해서 증폭된 신호 (SAS1)가 인가되고, 그것의 에미터는 상기 제 1 지연 회로 (104)에 의해서 지연된 상기 신호 (MSAEN)에 제어되는 상기 NMOS 트랜지스터 (MN4)의 전류 통로를 통해 접지된다. 상기 NPN 트랜지스터 (Q6)의 콜렉터는 전원에 접속되고 그것의 베이스는 상기 신호 (SAS1)의 상보 신호 (RM OVERLINE SAS1)에 접속되며, 그것의 에미터는 상기 제 1 지연 회로 (104)에 의해서 지연된 상기 신호 (MSAEN)에 제어되는 상기 NMOS 트랜지스터 (MN2)의 전류 통로를 통해 접지된다.The second level shifter 108 has the same function as the first level shifter 102 and is composed of two NPN transistors Q5 and Q6 and two NMOS transistors MN4 and MN5. do. The collector of the NPN transistor Q5 is connected to a power supply and its base is applied with a signal SAS1 amplified by the first amplifier 106, the emitter of which is transmitted by the first delay circuit 104. It is grounded through the current path of the NMOS transistor MN4 controlled to the delayed signal MSAEN. The collector of the NPN transistor Q6 is connected to a power source and its base is connected to the complementary signal RM OVERLINE SAS1 of the signal SAS1, the emitter of which is delayed by the first delay circuit 104. It is grounded through the current path of the NMOS transistor MN2 which is controlled by the signal MSAEN.

상기 제 2 지연 회로 (104a)는 상기 제 1 지연 회로 (104)에 의해서 지연된 상기 신호 (MSAEN)를 지연시키기 위한 것으로서, 상기 제 1 지연 회로 (104)와 같이 본 발명의 바람직한 실시예로서 저항으로 구성되어 있다. 즉, 상기 제 2 레벨 쉬프터 (108)로부터 출력되는 신호들 (SAS2) 및 (RM OVERLINE SAS2)의 스윙폭이 충분히 벌어질 때까지, 상기 신호 (MSAEN)를 지연시킨다. 여기서, 상기 제 2 지연 회로 (104a)의 구성 소자는 커패시터, 인버터들, 그리고 기타 다른 소자들로도 구성됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.The second delay circuit 104a is for delaying the signal MSAEN delayed by the first delay circuit 104 and, like the first delay circuit 104, is a resistor as a preferred embodiment of the present invention. Consists of. That is, the signal MSAEN is delayed until the swing widths of the signals SAS2 and RM OVERLINE SAS2 output from the second level shifter 108 are sufficiently widened. Here, it is apparent to those skilled in the art that the components of the second delay circuit 104a are also composed of capacitors, inverters, and other components.

상기 제 2 증폭기 (110)은, 상기 제 2 지연 회로 (104a)에 의해서 지연된 상기 신호 (MSAEN)가 인가될 때, 상기 제 2 레벨 쉬프터 (108)로부터의 신호들 (SAS2) 및 (RM OVERLINE SAS2)의 스윙폭을 증폭한다. 즉, 상기 신호들 (SAS2) 및 (RM OVERLINE SAS2)의 스윙폭이 충분히 벌어진 후 상기 신호 (MSAEN)에 응답하여 그것들의 스윙폭을 증폭하게 된다.The second amplifier 110 includes the signals SAS2 and RM OVERLINE SAS2 from the second level shifter 108 when the signal MSAEN delayed by the second delay circuit 104a is applied. Amplify the swing width. That is, after the swing widths of the signals SAS2 and RM OVERLINE SAS2 are sufficiently widened, their swing widths are amplified in response to the signal MSAEN.

상기 제 2 증폭기 (110)은 상기 제 1 증폭기 (106)과 마찬가지로 두 개의 저항들 (R3) 및 (R4), 두 개의 NPN 트랜지스터 (Q7) 및 (Q8), 그리고 NMOS 트랜지스터 (MN6)로 구성된다. 상기 NPN 트랜지스터 (Q7)의 베이스는 상기 제 2 레벨 쉬프터 (108)로부터의 신호 (SAS2)가 인가되고, 그것의 콜렉터는 상기 저항 (R3)을 통해 전원에 접속되며, 상기 NPN 트랜지스터 (Q8)의 베이스는 제 1 레벨 쉬프터 (108)로부터의 신호 (RM OVERLINE SAS2)가 인가되고, 그것의 콜렉터는 상기 저항 (R4)을 통해 전원에 접속된다. 상기 NPN 트랜지스터들 (Q3) 및 (Q4)의 에미터들은 상기 제 2 지연 회로 (104a)의 출력 신호, 즉 지연된 상기 신호 (MSAEN)에 제어되는 상기 NMOS 트랜지스터 (MN6)의 전류 통로를 통해 접지된다.The second amplifier 110, like the first amplifier 106, is composed of two resistors R3 and R4, two NPN transistors Q7 and Q8, and an NMOS transistor MN6. . The base of the NPN transistor Q7 is supplied with the signal SAS2 from the second level shifter 108, the collector of which is connected to a power supply via the resistor R3, and of the NPN transistor Q8 The base is applied with a signal RM OVERLINE SAS2 from the first level shifter 108, the collector of which is connected to the power supply via the resistor R4. The emitters of the NPN transistors Q3 and Q4 are grounded through the current path of the NMOS transistor MN6 controlled by the output signal of the second delay circuit 104a, ie the delayed signal MSAEN. .

상기 3 레벨 쉬프터 (112)는 상기한 제 1 및 제 2 레벨 쉬프터들 (102) 및 (108)의 그것들과 동일한 기능을 가지며, 두 개의 NPN 트랜지스터들 (Q9) 및 (Q10)와 두 개의 NMOS 트랜지스터들 (MN7) 및 (MN8)로 구성된다. 상기 NPN 트랜지스터 (Q9)의 콜렉터는 전원에 접속되고 그것의 베이스는 상기 제 2 증폭기 (110)으로부터의 신호 (RM OVERLINE SAS3)가 인가되고, 그것의 에미터는 상기 제 2 지연 회로 (104a)에 의해서 지연된 상기 신호 (MSAEN)에 제어되는 상기 NMOS 트랜지스터 (MN7)의 전류 통로를 통해 접지된다. 상기 NPN 트랜지스터 (Q10)의 콜렉터는 전원에 접속되고 그것의 베이스는 신호 (SAS3)에 접속되며, 그것의 에미터는 상기 제 2 지연 회로 (104a)에 의해서 지연된 상기 신호 (MSAEN)에 제어되는 상기 NMOS 트랜지스터 (MN8)의 전류 통로를 통해 접지된다.The three level shifter 112 has the same function as those of the first and second level shifters 102 and 108 described above, and two NPN transistors Q9 and Q10 and two NMOS transistors. And MN7 and MN8. The collector of the NPN transistor Q9 is connected to a power source and its base is applied with the signal RM OVERLINE SAS3 from the second amplifier 110, and its emitter is connected by the second delay circuit 104a. It is grounded through the current path of the NMOS transistor MN7 controlled to the delayed signal MSAEN. The collector of the NPN transistor Q10 is connected to a power supply and its base is connected to a signal SAS3, the emitter of which is controlled by the second signal delayed by the second delay circuit 104a. Is grounded through the current path of transistor MN8.

상기한 바와같은 회로 구성을 갖는 본 발명에 따른 감지 증폭 회로 (6)는 감지 증폭 활성화 신호 (MSAEN)가 지연되도록 지연 회로들 (104) 및 (104a)을 구비함으로써 각 증폭기들 (106) 및 (110)로 전달된 데이터 신호들이 플립되는 것을 방지할 수 있다. 도 5에 도시된 바와같이, 최종적으로 증폭되어 데이터 출력 버퍼 회로 (14)로 인가되는 신호들 (SAS) 및 (RM OVERLINE SAS)이 본 발명에 따른 지연 회로들 (104) 및 (104a)를 통해 인가되는 지연된 신호 (MSAEN)에 의해서 데이터 플립이 발생하지 않음을 알 수 있다. 따라서, 데이터 출력 버퍼 회로 (14)에서도 안정된 파형을 갖는 데이터 신호들을 출력할 수 있다.The sense amplifier circuit 6 according to the present invention having the circuit configuration as described above has delay circuits 104 and 104a such that the sense amplification activation signal MSAEN is delayed, thereby providing the respective amplifiers 106 and ( Data signals transmitted to 110 may be prevented from being flipped. As shown in FIG. 5, the signals SAS and RM OVERLINE SAS that are finally amplified and applied to the data output buffer circuit 14 are passed through the delay circuits 104 and 104a according to the present invention. It can be seen that no data flip occurs due to the delayed signal MSAEN applied. Therefore, the data output buffer circuit 14 can also output data signals having a stable waveform.

상기한 바와같이, 감지 증폭 활성화 신호가 감지 동작이 수행되는 순서에 따라 차례대로 활성화되도록 지연 회로를 사용함으로써 오류 데이터가 전달되는 것을 방지하고, 안정된 독출 동작을 보장할 수 있다.As described above, by using the delay circuit so that the sense amplification activation signal is activated in order in the order in which the sensing operation is performed, it is possible to prevent the error data from being transferred and ensure a stable read operation.

Claims (3)

데이터 신호들을 저장하기 위한 복수 개의 메모리 셀들을 갖는 메모리 셀 어레이와; 외부로부터의 어드레스 신호를 디코딩하여 상기 메모리 셀의 행을 선택하는 행 선택 수단과; 상기 어드레스 신호를 디코딩하여 상기 메모리 셀의 열을 선택하는 열 선택 수단과; 상기 선택 수단들에 의해서 선택되는 메모리 셀에 저장된 데이터 신호를 감지하고 증폭하여 한쌍의 제 1 데이터 신호들을 출력하는 제 1 감지 증폭 수단과; 외부로부터의 감지 증폭 신호에 응답하여, 상기 한쌍의 제 1 데이터 신호들의 스윙 폭을 증폭하는 제 2 감지 증폭 수단을 포함하는 스태틱 램 장치에 있어서,A memory cell array having a plurality of memory cells for storing data signals; Row selection means for selecting a row of the memory cell by decoding an address signal from the outside; Column selection means for decoding the address signal to select a column of the memory cell; First sense amplifying means for sensing and amplifying a data signal stored in a memory cell selected by the selection means to output a pair of first data signals; A static RAM device comprising: second sense amplifying means for amplifying a swing width of the pair of first data signals in response to a sense amplified signal from an external device, 상기 제 2 감지 증폭 수단은,The second sense amplification means, 상기 감지 증폭 신호에 응답하여 상기 한쌍의 제 1 데이터 신호들의 전압 레벨을 낮춘 제 2 데이터 신호들을 출력하는 제 1 레벨 쉬프터와;A first level shifter outputting second data signals having a lowered voltage level of the pair of first data signals in response to the sense amplified signal; 상기 제 2 데이터 신호들이 충분한 스윙 폭으로 변화될때까지 상기 감지 증폭 신호를 지연시키는 지연 수단과;Delay means for delaying the sense amplified signal until the second data signals are changed to a sufficient swing width; 상기 지연 수단에 의해서 지연된 상기 감지 증폭 신호에 응답하여 상기 제 2 데이터 신호들의 스윙 폭을 증폭한 제 3 데이터 신호들을 출력하는 차동 증폭기및;A differential amplifier outputting third data signals amplified by a swing width of the second data signals in response to the sensed amplified signal delayed by the delay means; 상기 지연 수단에 의해서 지연된 상기 감지 증폭 신호에 응답하여 상기 제 3 데이터 신호들의 전압 레벨을 낮추는 제 2 레벨 쉬프터를 포함하며,A second level shifter for lowering a voltage level of the third data signals in response to the sense amplified signal delayed by the delay means; 상기 제 1 레벨 쉬프터, 상기 지연 수단, 그리고 상기 차동 증폭기의 순서의 열이 상기 차동 증폭기와 상기 제 2 레벨 쉬프터 사이에 n 개 배열되는 것을 특징으로 하는 스태틱 램 장치.And n columns of the order of the first level shifter, the delay means, and the differential amplifier are arranged between the differential amplifier and the second level shifter. 제 1 항에 있어서,The method of claim 1, 상기 지연 수단은 저항, 커패시터, 인버터들, 그리고 다른 지연 소자들 중 하나를 포함하는 것을 특징으로 하는 스태틱 램 장치.Wherein said delay means comprises one of a resistor, a capacitor, inverters, and other delay elements. 제 1 항에 있어서,The method of claim 1, 상기 n은 1 또는 그 보다 큰 정수인 것을 특징으로 하는 스태틱 램 장치.And n is an integer of 1 or greater.
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Citations (4)

* Cited by examiner, † Cited by third party
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JPS63304493A (en) * 1987-06-05 1988-12-12 Nec Corp Defect detection circuit for static ram
US4931994A (en) * 1987-02-16 1990-06-05 Kabushiki Kaisha Toshiba Static semiconductor memory with section and block sense amplifiers
KR900019253A (en) * 1988-05-25 1990-12-24 엔. 라이스 머레트 High Performance Bipolar Differential Sense Amplifier in BICMOS SRAM
KR910016000A (en) * 1990-02-13 1991-09-30 세끼모또 다다히로 Dynamic Random Access Memory Device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4931994A (en) * 1987-02-16 1990-06-05 Kabushiki Kaisha Toshiba Static semiconductor memory with section and block sense amplifiers
JPS63304493A (en) * 1987-06-05 1988-12-12 Nec Corp Defect detection circuit for static ram
KR900019253A (en) * 1988-05-25 1990-12-24 엔. 라이스 머레트 High Performance Bipolar Differential Sense Amplifier in BICMOS SRAM
KR910016000A (en) * 1990-02-13 1991-09-30 세끼모또 다다히로 Dynamic Random Access Memory Device

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