KR100426474B1

KR100426474B1 - Apparatus For Receiving Data Monitoring In Time-Space Switch Structure Of Switching System

Info

Publication number: KR100426474B1
Application number: KR10-1999-0046467A
Authority: KR
Inventors: 김영호
Original assignee: 엘지전자 주식회사
Priority date: 1999-10-25
Filing date: 1999-10-25
Publication date: 2004-04-13
Also published as: KR20010038492A

Abstract

교환 시스템의 T-S(Time-Space)스위치 네트워크 구조에서 T-스위치와 연동되는 블록에서 특정 채널을 통해 수신되는 HDLC(High level Data Link Control) 프레임(Frame)의 데이터 손실을 감시하여 손실 현상을 상위 프로세서측에 보고하도록 하는 것이다.In the time-space (TS) switch network structure of the switching system, the loss phenomenon is monitored by monitoring the data loss of the HDLC (High level Data Link Control) frame received through a specific channel in the block interlocked with the T-switch. Report to the side.

본 발명은 HDLC 프레임 레벨을 감시하고자 하는 타임 슬롯 주기의 데이터와 해당 타임 슬롯 주기의 샘플링 클럭을 추출하는 채널 추출수단과, 추출된 샘플링 클럭으로 수신 데이터의 비트 스트림을 추출한 후 비트 스트림의 결과에 따라 수신 데이터의 HDLC 프레임 레벨 검색 시작 및 종료를 선택하는 제어신호를 출력하는 HDLC 플래그 검출수단과, HDLC 플래그 검출수단에서 인가되는 제어신호에 따라 상기 추출된 수신 데이터의 비트 스트림을 추출한 후 추출되는 결과에 따라 블록간 전송되는 데이터의 HDLC 프레임 레벨 에러 발생 여부를 상위 프로세서측에 보고하는 수신 데이터 검색수단을 구비하는 것을 특징으로 한다.The present invention provides channel extraction means for extracting data of a time slot period and a sampling clock of a corresponding time slot period for monitoring HDLC frame levels, and extracting a bit stream of received data using the extracted sampling clock, and then depending on the result of the bit stream. HDLC flag detection means for outputting a control signal for selecting the start and end of HDLC frame level retrieval of received data; and extracting a bit stream of the extracted received data according to a control signal applied from the HDLC flag detection means. And receiving data retrieval means for reporting to a higher processor whether an HDLC frame level error of data transmitted between blocks is generated.

따라서, 교환 시스템의 스위치 네트워크에서 T-스위치를 경유하여 입력되는 HDLC 프레임 레벨의 데이터 상태를 감시하므로 블록간 데이터 송수신에 안정성과 신뢰성을 제공한다.Therefore, the switching network of the switching system monitors the data state of the HDLC frame level input via the T-switch, thereby providing stability and reliability in data transmission and reception between blocks.

Description

Apparatus For Receiving Data Monitoring In Time-Space Switch Structure Of Switching System}

본 발명은 교환 시스템에서 타임 슬롯(Time Slot)에 수신되는 데이터를 감시하는 장치에 관한 것으로, 더 상세하게는 T-S(Time-Space)스위치 네트워크의 구조에서 T-스위치와 연동되는 블록에서 특정 채널을 통해 수신되는 HDLC(High level Data Link Control) 프레임(Frame)의 데이터 손실을 감시하여 손실 현상을 상위 프로세서측에 보고하도록 하는 교환 시스템의 티-에스 스위치 구조에서 수신 데이터 감시장치에 관한 것이다.The present invention relates to an apparatus for monitoring data received in a time slot in a switching system. More particularly, the present invention relates to a specific channel in a block interworking with a T-switch in a structure of a time-space (TS) switch network. The present invention relates to a reception data monitoring apparatus in a T-switch structure of an exchange system that monitors data loss of a high level data link control (HDLC) frame received through a signal and reports the loss phenomenon to a higher processor.

일반적으로 교환 시스템내의 T-S 스위치 네트워크는 첨부된 도 1에서 알 수 있는 바와 같이, 동일한 데이터 스트림 상의 두 타임 슬롯을 서로 교환하여 주는 T-스위치(2a)(2b)와, 여러개의 T-스위치(2a)(2b)를 공간 매트릭스로 상호 접속하여 서로 다른 데이터 스트림 상의 동일 타임 슬롯을 교환하여 주는 S-스위치(3)로 구성된다.In general, a TS switch network in an exchange system may include T-switches 2a and 2b that exchange two time slots on the same data stream with each other, as shown in FIG. 2b are interconnected in a spatial matrix to exchange the same time slots on different data streams.

상기와 같이 T-스위치(2a)(2b)와 S-스위치(3)로 이루어지는 교환 시스템 내의 스위치 네트워크에서 블록간 데이터 송수신을 수행하는 경우 T-스위치(2a)와 S-스위치(3) 및 T-스위치(2b)를 경유하여 상대측 블록(1c)으로 연결되는 A 경로와 T-스위치(2a) 자신 만을 경유하여 상대측 블록(1b)으로 연결되는 B 경로를 갖는다.As described above, in the case of performing data transmission and reception between blocks in a switch network in a switching system consisting of the T-switches 2a and 2b and the S-switch 3, the T-switches 2a and S-switches 3 and T. -A path connected to the mating block 1c via the switch 2b, and B path connected to the mating block 1b via the T-switch 2a itself.

상기와 같이 교환 시스템 내의 스위치 네트워크는 블록간의 데이터 전송시 반드시 T-스위치를 경유하도록 되어 있으며, 전송되는 데이터의 안정성을 유지하기 위하여 HDLC 프레임의 형태로 전송한다.As described above, the switch network in the switching system must pass through the T-switch when transmitting data between blocks, and transmits in the form of HDLC frames in order to maintain the stability of the transmitted data.

이때, 여러 블럭들은 같은 타임 슬롯으로 데이터를 전송하고 있어 송수신 데이터가 폭주하거나 송수신 주체간의 내부적인 동기가 서로 일치되지 않아 임의의 한 블록에서 데이터를 전송하고 있는 중에 다른 블록이 잘못하여 데이터를 전송하게 되는 경우 먼저 전송한 데이터는 물리적인 충돌에 의하여 전송이 중단되고 나중에 전송한 데이터 만이 상대측 블록으로 전송되어 지므로 임의의 블록에서 전송한 송신 데이터는 T-스위치를 경유하여 최종 목적지의 블록으로 정상적으로 전송되다가 갑자기 전송이 중단되어 데이터의 유실이 발생되는 경우 발발한다.At this time, several blocks are transmitting data in the same time slot, so that the transmission / reception data may be congested or the internal synchronization between the transmission / reception subjects does not coincide with each other, causing another block to transmit data by mistake while transmitting data in any one block. In this case, the data transmitted first is stopped due to a physical collision, and only the data transmitted later is transmitted to the other block. Therefore, the transmitted data transmitted from any block is normally transmitted to the block of the final destination via the T-switch. It occurs when data is suddenly interrupted and data loss occurs.

그러나, 종래 교환 시스템의 T-S 스위치 네트워크에서는 이와 같이 내외부적인 요인에 의해 송수신되는 신호의 이상 또는 상대편 블록에서의 오류로 인하여 전송되는 데이터의 손실이 발생하더라도 손실 발생에 대한 원인을 명확하게 규명할 수 없는 문제점이 있었다.However, in the TS switch network of the conventional switching system, even if a loss of transmitted data occurs due to an abnormality in a signal transmitted or received by an internal or external factor or an error in an opposite block, the cause of the loss cannot be clearly identified. There was a problem.

반면에 각 블록별로 하드웨어의 로직으로 T-스위치를 경유하는 신호의 이상 현상을 검출하는 회로가 제공되어 T-스위치와 정합하는 신호중에서 프레임 동기신호(Frame Sync)와 클럭 및 에러 발생 여부를 검출하여 보고하는 기능이 제공되고 있으나, 블록에 실제 전송되어 오는 수신 데이터의 HDLC 프레임 레벨에서의 에러 검출 기능이 제공되고 있지 않아 HDLC 프레임 레벨로 수신되는 데이터의 손실 여부를 정확하게 검출할 수 없는 문제점이 있었다.On the other hand, each block is provided with a circuit that detects an abnormal phenomenon of the signal via the T-switch by the logic of the hardware, and detects the frame sync signal, the clock and the error occurrence among the signals matching the T-switch. Although a reporting function is provided, an error detection function at the HDLC frame level of the received data actually transmitted to the block is not provided, which makes it impossible to accurately detect whether data received at the HDLC frame level is lost.

본 발명은 전술한 바와 같은 제반적인 문제점을 감안한 것으로, 그 목적은 T-스위치와 연동하는 불록에서 특정 채널로 수신되는 HDLC 프레임 레벨의 데이터 손실 여부를 항상 감시하여 상위 프로세서측에 보고함으로써 전송되는 데이터의 손실 발생을 배제하도록 한 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described general problems, and its object is to always monitor whether data loss of the HDLC frame level received on a specific channel is reported in the block associated with the T-switch and report the data to the higher processor. It is to exclude the occurrence of the loss.

도 1은 일반적인 T-S 스위치 네트워크의 개략적인 구성도.1 is a schematic diagram of a typical T-S switch network;

도 2는 본 발명에 따른 교환 시스템의 티-에스 스위치 구조에서 수신 데이터 감시장치의 구성도.2 is a block diagram of a receiving data monitoring apparatus in the T-switch structure of the switching system according to the present invention.

도 3은 본 발명에 따른 교환 시스템의 티-에스 스위치 구조에서 수신 데이터 감시장치에 수신되는 시그널의 파형도.3 is a waveform diagram of a signal received by a reception data monitoring apparatus in a T-switch structure of an exchange system according to the present invention;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 채널 추출부 20 : HDLC 플래그 검출부10: channel extraction unit 20: HDLC flag detection unit

30 : 수신 데이터 검색부30: receiving data searching unit

상기한 바와 같은 목적을 달성하기 위한 본 발명은 교환 시스템의 스위치 네트워크에 있어서, HDLC 프레임 레벨을 감시하고자 하는 타임 슬롯 주기의 데이터와 해당 타임 슬롯 주기의 샘플링 클럭을 추출하는 채널 추출수단과, 상기 추출된 샘플링 클럭으로 수신 데이터의 비트 스트림 플래그를 검출하여 HDLC 프레임 레벨 검색 시작 및 종료를 제어하는 HDLC 플래그 검출수단과, 상기 HDLC 플래그 검출수단에서 인가되는 제어신호에 따라 상기 추출된 수신 데이터의 비트 스트림을 추출한 후 추출되는 결과에 따라 블록간 전송되는 데이터의 HDLC 프레임 레벨 에러 발생 여부를 상위 프로세서측에 보고하는 수신 데이터 검색수단을 구비하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a switch network of a switching system, comprising: channel extracting means for extracting data of a time slot period to be monitored for HDLC frame levels and a sampling clock of a corresponding time slot period, and the extraction; HDLC flag detection means for detecting the start and end of HDLC frame level search by detecting the bit stream flag of the received data with the received sampling clock and the bit stream of the extracted received data according to the control signal applied from the HDLC flag detection means. And receiving data retrieval means for reporting to a higher processor whether an HDLC frame level error of data transmitted between blocks is generated according to the extracted result.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2에서 알 수 있는 바와 같이 본 발명에 따른 교환 시스템의 티-에스 스위치 구조에서 수신 데이터 감시장치는 채널 선택부(10)와, HDLC 플래그 검출부(20), 수신 데이터 검색부(30)로 이루어지는데, 채널 선택부(10)는 도 3에 도시된 클럭신호(CLK)가 인가되는 상태에서 프레임 동기신호(FS)에 따라 수신되는 데이터(RxD) 중에서 감시하고자 하는 특징 채널, 즉 특정 타임 슬롯의 수신 데이터와 수신 데이터의 주기와 동일한 주기의 샘플링 클럭을 추출한다.As can be seen in Figure 2 in the T-switch structure of the switching system according to the present invention, the reception data monitoring apparatus is composed of a channel selector 10, HDLC flag detector 20, the received data search unit 30 In the state where the clock signal CLK shown in FIG. 3 is applied, the channel selector 10 is configured to monitor a feature channel, that is, a specific time slot, among data RxD received according to the frame synchronization signal FS. Sampling clocks having the same period as that of the received data and the received data are extracted.

HDCL 플래그 검출부(20)는 상기 채널 선택부(10)에서 입력되는 수신 데이터를 샘플링 클럭으로 샘플링하여 비트 스트림에서 플래그를 검출한 다음 수신 데이터 검색부(30)측에 수신되는 데이터의 HDLC 프레임 레벨에서의 에러 발생 감시를 위한 제어신호를 출력한다.The HDCL flag detector 20 samples the received data input from the channel selector 10 with a sampling clock to detect a flag in the bit stream, and then at the HDLC frame level of the data received by the receive data searcher 30 side. Outputs a control signal for error occurrence monitoring.

수신 데이터 검색부(30)는 상기 HDLC 플래그 검출부(20)에서 인가되는 HDLC 플래그 신호(HDLC Start)에 따라 채널 추출부(10)에서 인가되는 특정 채널의 수신 데이터를 샘플링 클럭으로 샘플링하여 데이터 비트 스트림을 검출하는 동작을 수행하고, HDLC 플래그 검출부(20)로부터의 HDLC 플래그 신호(HDLC End)에 따라 데이터 비트 스트림 검출에 대한 동작의 종료를 수행하며, 전송 중단된 비트 스트림이 검출되는 경우 데이터 비트 프레임의 이상에 대한 신호를 상위 프로세서 또는 운영자측에 출력한다.The received data retrieval unit 30 samples the received data of a specific channel applied by the channel extractor 10 with a sampling clock according to the HDLC flag signal HDLC Start applied by the HDLC flag detector 20 as a sampling clock. Performs an operation of detecting a data bit, terminates an operation for data bit stream detection according to an HDLC flag signal (HDLC End) from the HDLC flag detection unit 20, and detects a data bit frame when a transmission interrupted bit stream is detected. The signal for abnormality is output to the upper processor or the operator.

전술한 바와 같은 기능을 구비하여 이루어지는 본 발명의 수신 데이터 감시 동작은 다음과 같다.The reception data monitoring operation of the present invention having the function as described above is as follows.

T-스위치로부터 도 3에 도시된 프레임 동기신호(FS)와 클럭신호(CLK) 및 수신 데이터(RxD)가 채널 추출부(10)에 입력되면 채널 추출부(10)는 프레임 동기신호(FS)의 한 주기 동안 지정한 타임 슬롯의 수신 데이터만을 추출하기 위한 윈도우 시그널(Window Signal)을 생성한다.When the frame synchronization signal FS, the clock signal CLK, and the received data RxD shown in FIG. 3 are input to the channel extraction unit 10 from the T-switch, the channel extraction unit 10 receives the frame synchronization signal FS. Generates a window signal to extract only the received data of the specified time slot during one period of.

상기의 윈도우 시그널의 경우 도 3에 도시된 바와 같이 원하는 타임 슬롯기간 동안만 '1'의 신호를 출력하도록 하고, 다른 타임 슬롯의 기간에서는 '0'의 상태를 유지하도록 하며, 윈도우 시그널을 생성하는 동작은 다음과 같다.In the case of the window signal, as shown in FIG. 3, a signal of '1' is output only for a desired time slot period, and a state of '0' is maintained in another time slot period, and a window signal is generated. The operation is as follows.

채널 추출부(10)는 T-스위치로부터 입력되는 프레임 동기신호(FS)를 클리어신호로 하고, 클럭신호(CLK)를 카운터하여 분주한 다음 수신 데이터 추출을 원하는 타임 슬롯을 지정하는데, 일 예를들어 입력되는 클럭신호(CLK)가 4MHz라 하고 클럭신호(CLK)의 2주기 동안 수신 데이터가 1비트 전송된다고 가정하면, 입력 클럭신호(CLK)를 2분주하게 되면 수신 데이터의 1비트에 유효 시간을 갖게 된다.The channel extractor 10 sets the frame synchronization signal FS input from the T-switch as a clear signal, divides the clock signal CLK by dividing the clock signal CLK, and then designates a time slot for extracting the received data. For example, assuming that the input clock signal CLK is 4 MHz and the received data is transmitted one bit for two periods of the clock signal CLK, when the input clock signal CLK is divided by two, the valid time is applied to one bit of the received data. Will have

그리고, 입력 클럭신호(CLK)를 4분주하면 수신 데이터의 2비트에 유효 시간을 갖게 되고, 입력 클럭신호(CLK)를 8분주하면 수신 데이터의 4비트에 유효 시간을 갖게 되며, 입력 클럭신호(CLK)를 16분주하면 수신 데이터의 8비트에 유효 시간을 갖게 되므로, 전체적으로 보면 하나의 타임 슬롯 주기 동안 32개의 타임 슬롯을 갖게 된다.Dividing the input clock signal CLK by 4 divides the effective time to 2 bits of the received data, and dividing the input clock signal CLK by 8 divides the valid time to the 4 bits of the received data. The 16-minute division of CLK) gives an effective time for 8 bits of the received data, and as a whole, 32 time slots in one time slot period.

따라서, 원하는 타임 슬롯의 유효 시간 동안 윈도우 시그널을 생성하기 위해서는 32,64,128,256 분주를 하면 '2⁵'인 경우 32 타임 슬롯을 구분할 수 있으므로, 하기의 표 1과 같은 조합을 통해 원하는 타임 슬롯에서의 수신 데이터에 대한 유효 시간을 생성하여 이를 윈도우 시그널로 사용한다.Therefore, in order to generate a window signal during the valid time of the desired time slot, 32, 64, 128, and 256 divisions can be used to distinguish 32 time slots in the case of '2 ⁵ '. Generate a valid time for the data and use it as the window signal.

256분주256 divisions 128분주128 divisions 64분주64 divisions 32분주32 divisions 16분주16 minutes TSTS 00 00 00 00 00 00 00 00 00 00 1One 1One ...... ...... ...... ...... ...... ...... 1One 1One 1One 1One 1One 3131

상기와 같은 동작을 통해 지정한 타임 슬롯에서의 수신 데이터 만을 추출하기 위한 도 3에 도시된 바와 같은 윈도우 시그널(Window Signal)을 생성하면 이를 입력되는 수신 데이터와 도시되지 않은 채널 추출부(10)내의 논리 연산수단을 통한연산으로 원하는 타임 슬롯의 8비트 데이터만 추출하고, 클럭신호(CLK)와 상기 생성한 윈도우 시그널(Window Signal)을 도시되지 않은 논리 연산수단을 통한 연산으로 원하는 타임 슬롯에서의 클럭신호를 추출한 다음 수신 데이터 한 비트의 주기와 동일한 주기를 갖는 샘플링 클럭으로 변형하여 추출한다.When generating a window signal as shown in FIG. 3 for extracting only the received data in the designated time slot through the above operation, the received data and logic in the channel extraction unit 10 (not shown) are input. Only the 8-bit data of the desired time slot is extracted by the calculation means, and the clock signal CLK and the generated window signal (Window signal) are calculated by the logical calculation means (not shown) to the clock signal in the desired time slot. Is extracted and then transformed into a sampling clock having the same period as that of one bit of received data.

상기와 같이 수신되는 데이터에서 HDLC 프레임 레벨의 데이터를 검색하기 위하여 원하는 타임 슬롯의 추출과 샘플링 클럭의 추출이 완료되면, 추출된 타임 슬롯에서의 수신 데이터와 상기 추출된 샘플링 클럭을 HDLC 플래그 검출부(20) 및 수신 데이터 검색부(30)측에 인가한다.When the extraction of the desired time slot and the extraction of the sampling clock are completed in order to retrieve the HDLC frame level data from the received data as described above, the HDLC flag detection unit 20 receives the received data and the extracted sampling clock in the extracted time slot. And the received data retrieval section 30 side.

HDLC 플래그 검출부(20)는 상기 추출된 타임 슬롯에서의 수신된 데이터를 추출된 샘플링 클럭으로 샘플링하여 8개 비트 단위로 입력되는 시리얼 데이터를 설정된 비트 스트림 '01111110'과 비교하여 플래그 값을 검출한다.The HDLC flag detector 20 detects the flag value by sampling the received data in the extracted time slot with the extracted sampling clock and comparing the serial data inputted in units of 8 bits with the set bit stream '01111110'.

이때, 상기의 비교를 통해 검출되는 플래그 값이 '1'로 검출되면 수신 데이터의 감시 수행을 위한 동작의 시작인 것으로 판단하여 플래그 신호(HDLC Start)를 '1'로 하여 수신 데이터 검색부(30)측에 인가하고, 나중에 비교되는 플래그 값이 비트 스트림 '01111110'과 서로 일치하여 '1'로 검출되는 경우 감시 수행을 위한 동작의 종료인 것으로 판단하여 플래그 신호(HDLC End)를 '1'로 하여 수신 데이터 검색부(30)측에 인가한다.At this time, if the flag value detected through the comparison is detected as '1', it is determined that the operation for monitoring the received data is the start and the flag signal HDLC Start is set to '1'. If the flag value to be compared and later compared with the bit stream '01111110' is detected as '1', the flag signal (HDLC End) is set to '1' as the end of the operation for monitoring. To the received data retrieval section 30 side.

수신 데이터 검색부(30)는 상기 HDLC 플래그 검출부(20)에서 인가되는 플래그 신호(HDLC Start)가 '1'인 경우 채널 추출부(10)에서 인가되는 추출된 타임 슬롯에서의 수신된 데이터를 추출된 샘플링 클럭을 통해 상기 HDLC 플래그검출부(20)에서 인가되는 감시 수행 종료를 위한 플래그 신호(HDLC End)가 '1'로 되는 시점까지 샘플링한 다음 8개 비트 단위로 '1'이 7개 이상이면 블록간에 전송되는 HDLC 프레임 레벨의 데이터가 중단이 발생한 것으로 판단하여 에레 프레임의 발생 사실을 상위 프로세서측에 보고하여 상위 프로세서로 하여금 적절한 조치를 취할 수 있도록 하여 준다.The received data retrieval unit 30 extracts the received data in the extracted time slot applied by the channel extractor 10 when the flag signal HDLC Start applied by the HDLC flag detector 20 is '1'. When the flag signal (HDLC End) for ending the monitoring execution applied from the HDLC flag detection unit 20 becomes '1' through the received sampling clock, the sample signal is sampled to '1', and if '1' is 7 or more in 8 bit units, The HDLC frame level data transmitted between blocks determines that the interruption has occurred, and thus reports the occurrence of the erasure frame to the upper processor side so that the upper processor can take appropriate measures.

이상에서 설명한 바와 같이 본 발명은 교환 시스템의 스위치 네트워크에서 T-스위치를 경유하여 입력되는 HDLC 프레임 레벨의 물리적인 오류로 발생되는 데이터 전송의 중단 여부를 검출한 다음 상위 프로세서에 보고하여 상위 프로세서로 하여금 현재의 에러 발생 원인의 분석과 그에 대한 적절한 대처를 수행할 수 있도록 함으로써 교환 시스템의 블록간 데이터 송수신에 안정성과 신뢰성을 제공한다.As described above, the present invention detects whether data transmission is interrupted due to a physical error of HDLC frame level input via a T-switch in a switch network of a switching system, and then reports to an upper processor to report to a higher processor. By analyzing the current cause of error and dealing with it appropriately, it provides stability and reliability in data transmission and reception between blocks in the exchange system.

Claims

In the T-S switch of the exchange system,

Determining a specific time slot to monitor the HDLC frame level through a predetermined window signal generated by dividing a clock signal, sampling the same period as the data bit period of the received data and the received data corresponding to the determined time slot period Channel extraction means for extracting a clock;

HDLC flag detection means for sampling the received data with the extracted sampling clock to detect a flag in the bit stream of the sampled received data and output a corresponding flag signal;

Receiving data retrieval means for sampling the received data with the extracted sampling clock according to the flag signal, extracting a bit stream of the sampled received data, and reporting whether an error of HDLC frame level data occurs to a higher processor side; Receiving data monitoring device in the T-switch structure of the switching system, characterized in that.

delete

The method according to claim 1,

The HDLC flag detecting means outputs a flag signal for notifying the start of searching if the result of the eight bit unit of the bit stream matches the set value, and then ends the searching if the result of the bit stream matches the set value. Receiving data monitoring device in the T-switch structure of the switching system, characterized in that for outputting a flag signal for notifying.

The method according to claim 1,

The received data searching means determines that a physical error has occurred in the HDLC frame level data when '1' is 7 or more in the 8-bit bit stream extracted through the sampling. Receive data monitoring device in S switch structure.

delete

The method according to claim 1,

And the time slot is determined by the operation of the window signal and the received data, and the sampling clock is extracted by the operation of the window signal and the clock signal.