KR100425046B1

KR100425046B1 - BIST(built-in self test) apparatus for boundary scan applicable to multi-board and multi-drop system

Info

Publication number: KR100425046B1
Application number: KR10-2001-0030657A
Authority: KR
Inventors: 강성호; 배상민; 송동섭
Original assignee: 송동섭; 강성호; 배상민
Priority date: 2001-06-01
Filing date: 2001-06-01
Publication date: 2004-03-30
Also published as: KR20020091867A

Abstract

본 발명의 목적은, 멀티보드 멀티드롭 시스템에서, 각각의 보드들을 테스트하고 제어하기 위하여 보드(CUT) 내 경계주사셀의 일부분과 로직게이트만을 사용하여 종래의 오버헤드를 줄이는 경계주사 자체테스트 장치를 제공하는 것이다. 멀티보드 멀티드롭 환경 하의 테스트에서는 다중의 보드(CUT)가 백플레인 테스트 버스(backplane bus) 상에 연결되어 있다. 이때 각각의 CUT를 테스트하기 위한 CUT 내의 JTAG 버스들을 테스트하기 위하여, 백플레인 상에 위치한 JTAG 마스터가 각각의 CUT 들의 경계주사 사슬과 연결되어야 한다. 본 발명에서는, CUT 내의 경계주사 사슬의 일부분을 선택적으로 백플레인과 연결시키기 위한 주소값들을 저장하기 위한 장소와 CUT 내 BIST(built-in self test) 동작의 결과값을 전송하기 위한 장소로 사용한다.Summary of the Invention An object of the present invention is to provide a boundary scan self-test apparatus that reduces the conventional overhead by using only a portion of a boundary scan cell and a logic gate in a board (CUT) to test and control each board in a multiboard multidrop system. To provide. In a test under a multiboard multidrop environment, multiple boards (CUTs) are connected on the backplane test bus. In order to test the JTAG buses in the CUT to test each CUT, a JTAG master located on the backplane must be connected to the boundary scan chain of each CUT. In the present invention, a portion of the boundary scan chain in the CUT is used as a place for storing address values for selectively connecting with the backplane and as a place for transmitting a result of the built-in self test (BIST) operation in the CUT.

Description

Built-in self test (BIST) apparatus for boundary scan applicable to multi-board and multi-drop system}

본 발명은 멀티보드 멀티드롭 환경 하의 자체 고장테스트(built-in self test, BIST) 장치에 관한 것으로, 보다 구체적으로는 경계주사셀(boudary scan cell, BSC)이 포함되어 있는 회로기판의 BIST 장치에 관한 것이다.The present invention relates to a built-in self test (BIST) device under a multi-board multidrop environment. More specifically, the present invention relates to a BIST device of a circuit board including a bouncy scan cell (BSC). It is about.

종래에 인쇄회로기판(PCB)의 상호연결선(interconnect)을 테스트하기 위한 기술 중 하나로서 IEEE 1149.1 표준인 경계주사(boundary scan)라는 테스트용이화 설계기법(DFT: design for testability)이 사용되고 있다. IEEE-standard 1149.1은 경계주사셀(boundary scan cell)을 소자의 입출력 단자에 연결하여, 경계주사 사슬을 구성함으로써, 소자의 입출력 단자에서의 제어도와 관측도를 향상시키는 것이다.Conventionally, as one of techniques for testing interconnects of printed circuit boards (PCBs), a design for testability (DFT) design, called boundary scan, is an IEEE 1149.1 standard. The IEEE-standard 1149.1 improves control and observation at the device's input and output terminals by connecting a boundary scan cell to the device's input and output terminals to form a boundary scan chain.

도1a는 전형적인 경계주사셀의 제어 및 관측(control observe)을 나타내는 설명도이다. 경계주사셀을 도1b의 TAP 상태 제어기를 통하여, TMS와 TCK 신호의 조합으로 원하는 동작을 수행하게 한다. 명령어 EXTEST, SAMPLE/PRELOAD, BYPASS, INTEST를 IR-scan을 통하여 적재하고, 이 명령에 의하여 각각의 경계주사셀의 동작을 제어하게 된다. 이후, DR-scan 동작을 통하여 직렬로 경계주사셀에 원하는 값을 적재하거나 값을 관찰하게 된다. 도1c는 경계주사 경로를 구성한 멀티보드 멀티시스템의 예이다. 시스템 백플레인 테스트버스(1) 상에 멀티보드(3a, 3b)를 구성하고, 각 멀티보드(3a, 3b)의 주사 경로를 JTAG 마스터(5)에 연결하여 테스트 동작을 수행하게 된다.1A is an explanatory diagram showing control and observation of a typical boundary scan cell. Through the TAP state controller of FIG. 1B, the boundary scan cell performs a desired operation with a combination of the TMS and TCK signals. Commands EXTEST, SAMPLE / PRELOAD, BYPASS, and INTEST are loaded through IR-scan, and this command controls the operation of each boundary scan cell. Thereafter, a desired value is loaded or observed in the boundary scan cell in series through the DR-scan operation. 1C is an example of a multi-board multi-system which constitutes a boundary scan path. The multiboards 3a and 3b are configured on the system backplane test bus 1, and the scan paths of the multiboards 3a and 3b are connected to the JTAG master 5 to perform a test operation.

경계주사 방식에 의하여 보드의 상호연결선 테스트를 수행하고자 할 때에는, 먼저 경계주사 사슬에 연결된 소자의 TAP 제어기에 IR-scan 동작을 통하여 SAMPLE/PRELOAD 명령으로 소자의 코어 부분에 해를 끼치지 않는 안전한 값을 적재한 후, EXTEST명령을 IR-scan을 통해 적재하고 원하는 테스트벡터를 DR-scan을 통해 적재한 후, UpdateDR 상태로 이동하여 테스트하고자 하는 네트에 인가한다. 그리고 나서, 다시 DR-scan을 통해 테스트벡터를 적재하고, 이 과정에서 TDO 단자를 통해 나온 테스트벡터의 응답을 분석하여 상호연결선이 제대로 되어있나 검사한다. 이와 같은 동작은 모든 네트의 상호연결선 테스트가 끝날 때까지 반복된다.When you want to perform board interconnection test by the boundary scan method, first, do not harm the core part of the device by SAMPLE / PRELOAD command through IR-scan operation on the TAP controller of the device connected to the boundary scan chain. After loading, load EXTEST command through IR-scan, load the desired test vector through DR-scan, move to UpdateDR and apply it to the net to test. Then, the test vector is loaded again through DR-scan, and in this process, the response of the test vector coming out from the TDO terminal is analyzed to check whether the interconnection line is correct. This operation is repeated until all net interconnect testing is complete.

그런데, IEEE 표준 1149.1에서는 한 개의 경계주사 사슬만을 구성한다. 따라서 멀티보드 멀티드롭(multi-board, multi-drop) 형태의 시스템을 구성하려면, 각기 보드(CUT, circuit under test)의 경계주사 사슬을 원하는 목적에 따라서 마스터와 연결하는 추가적인 방법이 필요하다. 인터페이스를 추가하는 방법으로는 먼저, TAP 제어기의 휴지(idle)상태를 이용하여 보드의 주소를 전달하는 방법이나 표준 이외의 명령을 추가하여 TAP 제어기 이외의 유한 상태기(FSM: Finite State Machine)를 구성하여 보드의 주소를 전달하는 방법 등이 쓰이고 있다.However, IEEE standard 1149.1 constitutes only one boundary scan chain. Thus, in order to construct a multi-board multi-drop system, an additional method is needed to connect the circuit scanning chains of the circuits under test (CUT) to the master according to the desired purpose. To add an interface, first, use the idle state of the TAP controller to transfer the address of the board or add a non-standard command to add a finite state machine (FSM) other than the TAP controller. It is used to configure and deliver the address of the board.

이상과 같이, 각 CUT에 자체 테스트장치(BIST, built-in self test)가 존재시에는, BIST 동작에 의한 결과값을 전달하고 BIST가 사용하는 경계주사 사슬과 JTAG 마스터에 의한 경계주사 사슬을 적절히 선택하는 멀티플렉싱 구조가 필요하게 된다. 이와 같은 경우, 멀티플렉싱 기능을 추가하기 위하여 부가적인 소자를 사용하는 것은 오버헤드가 된다.As described above, when there is a built-in self test (BIST) in each CUT, the result of BIST operation is transmitted, and the boundary scan chain used by the BIST and the boundary scan chain by the JTAG master are properly applied. The multiplexing structure of choice is required. In such cases, using additional elements to add multiplexing functionality is an overhead.

따라서, 본 발명의 목적은, 멀티보드 멀티드롭 시스템에서, 각각의 보드들을 테스트하고 제어하기 위하여 보드(CUT) 내 경계주사셀의 일부분과 로직게이트만을 사용하여 종래의 오버헤드를 줄이는 경계주사 자체테스트 장치를 제공하는 것이다.Accordingly, it is an object of the present invention, in a multi-board multidrop system, to limit the conventional overhead by using only a portion of a boundary scan cell and a logic gate in a board (CUT) to test and control individual boards. To provide a device.

도1a~도1c는 종래의 경계주사 BIST 수행 개념도.1a to 1c is a conceptual view of performing a conventional boundary scan BIST.

도2는 본 발명에 다른 경계주사 BIST 장치의 블록구성도.Figure 2 is a block diagram of a boundary scan BIST device according to the present invention.

(1) 발명의 개요(1) Outline of invention

멀티보드 멀티드롭 환경 하의 테스트에서는 다중의 보드(CUT)가 백플레인 테스트 버스(backplane bus) 상에 연결되어 있다. 이때 각각의 CUT를 테스트하기 위한 CUT 내의 JTAG 버스들을 테스트하기 위하여, 백플레인 상에 위치한 JTAG 마스터가 각각의 CUT 들의 경계주사 사슬과 연결되어야 한다. 본 발명에서는, CUT 내의 경계주사 사슬의 일부분을, 선택적으로 백플레인과 연결시키기 위한 주소값들을 저장하기 위한 장소와 CUT 내 BIST(built-in self test) 동작의 결과값을 전송하기 위한 장소로 사용한다. 이하 본 명세서에서는, 본 발명에 따른 자체테스트용 경계주사 장치를 "BIST"라 약칭하여 쓰기로 한다.In a test under a multiboard multidrop environment, multiple boards (CUTs) are connected on the backplane test bus. In order to test the JTAG buses in the CUT to test each CUT, a JTAG master located on the backplane must be connected to the boundary scan chain of each CUT. In the present invention, a portion of the boundary scan chain in the CUT is used as a place for storing address values for selectively connecting with the backplane and as a place for transmitting the result of the built-in self test (BIST) operation in the CUT. . Hereinafter, in the present specification, the self-test boundary scanning device according to the present invention will be abbreviated as "BIST".

(2) 블록별 구성(도2)(2) Block structure (Fig. 2)

1) BIST 로직(1)1) BIST logic (1)

본 발명에 따른 자체 고장테스트(BIST)를 수행하는 블럭이다. 테스트 대상 회로(CUT)에 전원이 들어왔을 때, CUT로 테스트벡터를 인가하고 응답을 받아서 상호연결선 테스트를 수행하는 역할을 한다.A block for performing a self failure test (BIST) according to the present invention. When power is supplied to the circuit under test (CUT), the test vector is applied to the CUT, receives a response, and performs interconnect test.

2) 주소 경계주사셀(Address BSC)(2)2) Address BSC (2)

외부 백플레인상의 JTAG 마스터에 의하여 연결하고자 하는 보드(CUT)의 주소가 전달된다. n개의 주사셀이 있다고 했을 때, (n-1)개의 주소값과 1개의 Enable/Disable 비트로 구성된다. JTAG 마스터가 DR-scan을 통하여 주소를 전달하고, UpdateDR 신호를 발생시키면 주소 레지스터(3)의 저장값과 비교하여 보드(CUT)를 활성화/비활성화(enable/disable) 시킬 것인지를 결정하게 된다.The address of the board (CUT) to be connected is delivered by the JTAG master on the external backplane. Assuming there are n scan cells, it consists of (n-1) address values and one enable / disable bit. When the JTAG master sends an address through the DR-scan and generates an UpdateDR signal, it determines whether to enable / disable the board (CUT) by comparing it with the stored value of the address register (3).

3) 주소 레지스터(Address Register)(3)3) Address Register (3)

테스트하고자 할 보드(CUT)의 주소값을 적재하는 레지스터이다. CUT에 전원이 들어온 후 각 CUT의 주소값이 이 레지스터에 적재된다.This register is used to load the address of the board to be tested. After the CUT is powered up, the address of each CUT is loaded into this register.

4) 보드(CUT) 활성화/비활성화 경계주사셀(CUT Enable/Disable BSC)(4)4) CUT Enable / Disable BSC (4)

한번 활성화된 경계주사셀들은 외부 TDI의 값에 상관없이 계속 활성화된 상태로 되어 있어야 한다. JTAG 마스터가 특정한 보드(CUT)를 활성화하고 경계주사 경로를 유지할 때 항상 주소값 전부를 전달해 주어야 하는 것을 막기 위해 사용된다.Once activated, the boundary scan cells should remain active regardless of the value of the external TDI. It is used to prevent the JTAG master from always passing all the address values when activating a particular board (CUT) and maintaining the boundary scan path.

5) TDO 3상 드라이버(TDO 3-state Driver)(5)5) TDO 3-state Driver (5)

멀티보드(CUT) 멀티드롭 시스템에서 여러 개의 CUT가 연결되어 있을 때, JTAG 마스터와 연결되어 있는 CUT는 단 하나만 있어야 한다. 따라서 CUT의 TDO 드라이버 중 하나만이 활성화되어야 한다. CUT의 주소가 JTAG 마스터가 적재한 주소와 같을 때에만 이 버퍼는 활성화된다.Multiboard (CUT) When multiple CUTs are connected in a multidrop system, there must be only one CUT connected to the JTAG master. Therefore, only one of the CUT's TDO drivers should be active. This buffer is only active when the address of the CUT is the same as the address loaded by the JTAG master.

6) 자체 고장테스트 결과 저장 경계주사셀(BIST Result BSC)(6)6) Storage of self failure test result Boundary injection cell (BIST Result BSC) (6)

CUT의 BIST 동작이 끝난 후, BIST 동작의 결과를 JTAG 마스터에게 전달하기 위해서 사용되는 레지스터이다. CUT 주소의 UpdateDR 동작과 함께, BIST의 동작 결과가 이 레지스터에 저장되고, JTAG 마스터는 테스트벡터를 직렬로 인가하면서 동시에 BIST동작의 결과값을 전송받을 수 있다.This register is used to transfer the result of BIST operation to JTAG master after BIST operation of CUT. Along with the UpdateDR operation of the CUT address, the BIST operation results are stored in this register, and the JTAG master can receive the results of the BIST operation while simultaneously applying the test vectors in series.

(3) 발명의 동작 설명(3) Operation description of the invention

테스트하고자 하는 보드(CUT, circuit under test)에 전원이 들어왔을 때, BIST 로직(1)은 멀티플렉서(7)에 의해 CUT와 연결이 된 상태에서 자체 테스트동작(BIST)을 수행한다. 그 다음, BIST의 결과를 BIST 결과 레지스터(6)에 저장한다. 마지막으로 BIST 로직(1)은 CUT의 주소값을 주소 레지스터(3)에 적재한다. 이후, 마스터 쪽의 JTAG 마스터가 CUT의 동작을 검증하고자 할 때는 CUT 내의 TAP 제어기를 이용하여, 주소 경계주사셀(2)에 원하는 CUT의 주소를 전송한다. 이후 TAP 제어기의 UpdateDR 동작을 통해, 주소 경계주사셀(2)의 값이 업데이트되면 주소 레지스터(3)의 주소가 각각의 XOR 게이트에 의하여 일치함을 확인하였을 때, CUT Enable/Disable 비트(4)를 통하여 CUT와 백플레인을 연결하거나 연결되지 않게 되는 구조이다. 백플레인과 CUT가 연결되었을 때, 백플레인쪽에 연결된 JTAG 마스터는 BIST 결과 레지스터(6)의 결과 경계주사셀의 값을 참조함으로써, CUT의 BIST 동작의 결과를 전송받을 수 있다. 도2에서 BSC는 경계주사셀(boundary scan cell)을 의미한다.When power is supplied to a circuit under test (CUT) to be tested, the BIST logic 1 performs a self test operation (BIST) in a state in which the multiplexer 7 is connected to the CUT. The result of the BIST is then stored in the BIST result register 6. Finally, the BIST logic 1 loads the address value of the CUT into the address register 3. Then, when the JTAG master on the master side wants to verify the operation of the CUT, the address of the desired CUT is transmitted to the address boundary scanning cell 2 using the TAP controller in the CUT. After the UpdateDR operation of the TAP controller, when the value of the address boundary scan cell 2 is updated, when it is confirmed that the address of the address register 3 matches by each XOR gate, the CUT Enable / Disable bit (4) Through this structure, the CUT and backplane are connected or not. When the backplane and the CUT are connected, the JTAG master connected to the backplane may receive the result of the BIST operation of the CUT by referring to the result of the boundary scan cell of the BIST result register 6. In FIG. 2, BSC means a boundary scan cell.

(4) 변형가능 실시예(4) Modifiable Embodiments

1) 경계주사셀을 주소값의 전달 이외에 다른 용도로 사용한다 - BIST가 마이크로프로세서에 의해 수행된다고 가정할 때, 전원이 들어온 후 일련의 BIST 동작을 수행하고 이벤트 루프를 수행하여 주소값 이외에 JTAG 마스터가 전달하는 임의의 명령을 경계주사셀을 통하여 전달하여 동작하도록 할 수 있다.1) The boundary scan cell is used for other purposes than the transfer of the address value.-Assuming that the BIST is performed by the microprocessor, the JTAG master performs a series of BIST operations after the power is turned on and performs an event loop. Arbitrary commands delivered by the user may be transmitted through the boundary scan cell to operate.

2) 주소값에 CRC 비트를 넣어, 올바른 주소값이 전달되었는지 확인한 후, CUT를 활성화시킨다.2) After the CRC bit is inserted in the address value to confirm that the correct address value has been delivered, activate the CUT.

본 발명에 따르면, 멀티보드 멀티드롭 시스템에서, 각각의 보드들을 테스트하고 제어하기 위하여 보드 내 경계주사셀의 일부분과 로직게이트만을 사용함으로써 백플레인의 JTAG 마스터와 보드 내의 경계주사 사슬을 연결시키기 위한 부가적인 유한 상태기(FSM)를 필요로 하지 않으며, 기존 IEEE 표준 1149.1의 휴지(idle) 상태에서 별다른 동작을 하지 않기 때문에 기존의 멀티보드 멀티드롭 시스템을 지원하는 소자들과의 충돌을 피할 수 있다. 따라서, 시스템의 부가적인 하드웨어 및 소프트웨어적인 오버헤드를 줄일 수 있다.According to the present invention, in a multi-board multidrop system, an additional circuit for connecting the JTAG master of the backplane to the boundary scanning chain in the board by using only a portion of the boundary scanning cell and the logic gate in the board to test and control the respective boards is provided. It does not require a finite state machine (FSM) and does not operate in the idle state of the existing IEEE standard 1149.1, thereby avoiding collisions with devices supporting the existing multiboard multidrop system. Thus, additional hardware and software overhead of the system can be reduced.

Claims

A boundary scan test device for a built-in self test (BIST) under a multiboard multidrop environment in which a test target circuit (CUT) consisting of multiple boards is connected on a backplane bus.

BIST logic (1) applying a test vector to the circuit under test (CUT) and receiving a response to perform an interconnection test of the CUT,

An address register 3 for loading the address value of the CUT to which the BIST logic 1 performs the test;

If multiple CUTs are connected to the backplane test bus, to activate only one of them, the TDO three-phase driver (5), which is only active when the address of the CUT is the same as the address loaded by the JTAG master,

Compares the address of the CUT delivered by the JTAG master on the backplane test bus to which the CUT is connected with the address stored in the address register (3), and determines the bit (4) that determines whether to enable or disable the CUT according to this comparison. An address boundary scanning cell (2),

After the BIST operation of the CUT, in the multi-board multi-drop system consisting of a test result storage boundary scan cell (6) in which test results are stored by the BIST logic (1) to deliver the results of the BIST operation to the JTAG master Boundary scan self test device.

The method according to claim 1, wherein the address boundary scan cell is

A boundary scan self-test device in a multiboard multidrop system, consisting of (n-1) address values and one enable / disable bit, assuming that there are n scan cells.

The method according to claim 1, wherein the address boundary scan cell is

Device for boundary scan self test in a multi-board multi-drop system, characterized in that to perform a series of BIST operations after the power is turned on and to perform an event loop to pass any command delivered by the JTAG master in addition to the address value.

The method according to claim 1, wherein the address boundary scan cell is

After the CRC bit is inserted into the address value to verify that the correct address value is delivered, the board (CUT) is activated, characterized in that the boundary scan self-test device in a multi-board multi-drop system.