KR100396432B1 - Method for fabricating semiconductor devices by using pattern with three-dimensional - Google Patents
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Abstract
본 발명은 마스크 공정을 필요로 하지 않으며, 전면 식각, 선택적 전면 식각 및 증착 공정의 반복적인 수행을 통해 반도체 소자를 제조한다는 것으로, 이를 위하여 본 발명은, 다수의 마스크 및 정렬을 수행하는 복잡한 공정을 통해 다양한 형태의 패턴층들을 갖는 반도체 소자를 제조하는 종래 방법과는 달리, 마스크 공정 및 정렬 공정을 필요로 함이 없이, 기판 상에 3차원 구조의 패턴을 형성하고, 이 형성된 3차원 구조의 패턴을 이용하여 전면 식각 또는 선택적 전면 식각 및 전면 증착 공정을 필요에 따라 반복적으로 수행함으로써, c-MOSFET 형의 반도체 소자를 제조할 수 있기 때문에, 종래 방법과 비교해 볼 때, 반도체 소자의 제조 공정 간소화와 원가 절감은 물론 반도체 소자의 고 밀도 집적을 실현할 수 있는 것이다.The present invention does not require a mask process, and the semiconductor device is manufactured by repeatedly performing the front surface etching, the selective front surface etching, and the deposition process. To this end, the present invention provides a complex process of performing a plurality of masks and alignments. Unlike the conventional method of manufacturing a semiconductor device having a pattern layer of various shapes through, without forming a mask process and an alignment process, to form a pattern of a three-dimensional structure on the substrate, the pattern of the three-dimensional structure formed By repeatedly performing the front side etching or the selective front side etching and the front side deposition process as needed, a c-MOSFET type semiconductor device can be manufactured, and compared with the conventional method, In addition to cost reduction, high density integration of semiconductor devices can be realized.
Description
본 발명은 반도체 소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 3차원 구조를 이용하여 집적 회로 소자, 광전 소자, 자기 소자, 광학 소자, 미소 전자 기계 소자(MEMS : micro electro mechanical devices) 등의 반도체 소자를 제조하는데 적합한 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법에 관한 것이다.The present invention relates to a technique for manufacturing a semiconductor device, and more particularly, using a three-dimensional structure, such as integrated circuit devices, photoelectric devices, magnetic devices, optical devices, micro electro mechanical devices (MEMS) A semiconductor device manufacturing method using a pattern of a three-dimensional structure suitable for manufacturing a semiconductor device.
잘 알려진 바와 같이, 집적 회로 소자, 광전 소자, 자기 소자, 광학 소자 등은 미세 패턴으로 된 다층 구조를 갖는데, 이와 같이 각 층이 미세 패턴으로 된 다층 구조의 소자를 제조하는 전형적인 방법에서는 빛을 이용하여 미세 패턴을 형성하는 포토리소그라피(photolithography) 기법이 주로 이용되고 있으며, 이러한 포토리소그라피 기법을 통해 다층 구조의 소자를 제조하기 위해서는 다수개의 마스크(레티클)와 마스크 정렬 과정을 필요로 한다.As is well known, integrated circuit devices, optoelectronic devices, magnetic devices, optical devices, etc. have a multi-layered multi-layered structure. Thus, in a typical method for manufacturing a multi-layered multi-layered device, light is used. A photolithography technique for forming a fine pattern is mainly used, and a plurality of masks (reticles) and mask alignment processes are required to manufacture a device having a multilayer structure through the photolithography technique.
즉, 포토리소그라피 방법에서는 빛에 대한 반응성을 갖는 고분자 물질(예를 들면, 포토레지스트 등)을 패터닝하고자 하는 물질이 적층(또는 증착)된 기판 상에 도포하고, 목표로 하는 임의의 패턴으로 설계된 레티클(마스크)을 준비된 정렬 표시에 정렬시킨 후 고분자 물질 상에 빛을 투과시켜 노광하며, 현상 공정을 통해 노광된 고분자 물질을 선택적으로 제거함으로써, 패터닝하고자 하는 물질 위에 목표로 하는 패턴을 갖는 패턴 마스크를 형성하며, 이후에 패턴 마스크를 이용하는 식각, 성장 억제, 불순물 주입 공정 등을 수행함으로써, 기판 상에 적층된 물질을 원하는 패턴으로 패터닝하거나 혹은 기판 상의 임의의 위치에 불순물이 주입된 도핑 영역을 형성하는 등의 방식으로 소자를 제조한다.That is, in the photolithography method, a polymer material having a responsiveness to light (for example, a photoresist, etc.) is applied onto a substrate on which a material to be patterned is laminated (or deposited), and a reticle designed in an arbitrary pattern of interest. After arranging the (mask) on the prepared alignment marks, the light is transmitted through the polymer material and exposed to light, and selectively removed the exposed polymer material through the developing process, thereby forming a pattern mask having a target pattern on the material to be patterned. And subsequently etching, growth suppression, and impurity implantation using a pattern mask to pattern the material stacked on the substrate in a desired pattern or to form a doped region implanted with impurities at an arbitrary position on the substrate. The device is manufactured in the same manner.
한편, 상기한 바와 같은 포토리소그라피 방법은 회로 선폭(또는 패턴 선폭)이 노광 공정에 사용되는 빛의 파장에 의해 결정된다. 따라서, 현재의 기술수준을 고려할 때 포토리소그라피 공정을 이용하여 기판 상에 초미세 패턴, 예를 들면 선폭이 0.1 미크론 이하인 초미세 패턴을 형성하는 것이 매우 어려운 실정이다. 즉, 노광하는 빛의 굴절로 인해 0.1 미크론 이하의 패턴을 형성하는 것이 현실적으로 어려운 실정이다.On the other hand, in the photolithography method as described above, the circuit line width (or pattern line width) is determined by the wavelength of light used in the exposure process. Therefore, in view of the current state of the art, it is very difficult to form an ultrafine pattern, for example, an ultrafine pattern having a line width of 0.1 micron or less, using a photolithography process. That is, it is practically difficult to form a pattern of 0.1 micron or less due to the refraction of light to be exposed.
따라서, 각종 전자 기기의 소형화 및 경박단소화에 대한 사용자 욕구가 매우 요구되고 있는 근래의 실정을 감안할 때, 0.1 미크론 이하의 고 집적회로(예를 들면, DRAM, ASIC 등)나 초 미세 소자를 제조하는 것이 절실하게 요구되고 있으나, 포토리소그라피에서의 공정 기술상의 한계로 인해 현재로서는 그 필요 욕구를 충족시키지 못하고 있는 실정이다.Therefore, in view of the recent situation in which user desire for miniaturization and light weight and shortness of various electronic devices is very demanded, high integrated circuits (for example, DRAM, ASIC, etc.) of 0.1 micron or less are manufactured. It is urgently required, but due to the limitations of the process technology in photolithography, the current situation does not meet the necessary needs.
또한, 포토리소그라피 공정(또는 마스크 공정)을 이용하는 종래 방법은 수많은 마스크 및 얼라인 공정을 필요로 하기 때문에 제조 공정이 매우 복잡하다는 문제가 있으며, 이러한 문제는 결국 제조 원가의 상승과 생산 수율의 저하(재현성/균일성 확보 문제)를 수반하게 되는 문제가 있다.In addition, the conventional method using the photolithography process (or mask process) has a problem that the manufacturing process is very complicated because it requires a large number of mask and alignment processes, such a problem is that the increase in manufacturing cost and the decrease in production yield ( Problem of ensuring reproducibility / uniformity).
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 마스크 공정을 필요로 하지 않으며, 전면 식각, 선택적 전면 식각 및 전면 증착 공정의 반복적인 수행을 통해 MOSFET을 제조할 수 있는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve the above-mentioned problems of the prior art, does not require a mask process, a pattern of a three-dimensional structure capable of manufacturing a MOSFET through repeated performing the front etching, selective front etching and the front deposition process It is an object of the present invention to provide a method for manufacturing a semiconductor device.
상기 목적을 달성하기 위하여 따른 본 발명은, pnp 및 npn 접합 구조의 반도체 소자를 제조하는 방법에 있어서, 기판 상에 형성된 절연막의 상부에 pnp 및 npn 접합 구조에 대응 가능한 3차원 구조 패턴을 형성하는 제 1 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 제거하여 상기 기판의 상부 일부를 노출시킴으로써 n형 소자 영역을 형성하는 제 2 과정; 전면 증착 및 전면 식각 공정을 반복 수행함으로써, 상기 n형 소자 영역 내에 소오스 전극, 게이트 전극 및 드레인 전극으로 된 n형 소자를 형성하는 제 3 과정; 전면 증착 및 전면 식각 공정을 수행하여 상기 n형 소자의 상부에제 1 보호층을 형성하는 제 4 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 제거하여 상기 기판의 상부 일부를 노출시킴으로써 p형 소자 영역을 형성하는 제 5 과정; 전면 식각 공정을 통해 상기 제 1 보호층을 제거하는 제 6 과정; 전면 증착 및 전면 식각 공정을 반복 수행함으로써, 상기 p형 소자 영역 내에 소오스 전극, 게이트 전극 및 드레인 전극으로 된 p형 소자를 형성하는 제 7 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 소정 깊이까지 제거함으로써, 상기 두 소오스 전극간을 연결하는 np 금속 배선용 트랜치를 형성하는 제 8 과정; 전면 증착 및 전면 식각 공정을 통해 상기 np 금속 배선용 트랜치에 금속 물질을 선택적으로 매립함으로써, np 금속 배선을 형성하는 제 9 과정; 상기 각 드레인 전극과 각 게이트 전극을 둘러싸는 게이트 산화막을 형성하는 제 10 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 소정 깊이까지 제거함으로써, 상기 두 게이트 전극간을 연결하는 게이트 금속 배선용 트랜치를 형성하는 제 11 과정; 전면 증착 및 전면 식각 공정을 통해 상기 게이트 금속 배선용 트랜치에 금속 물질을 선택적으로 매립함으로써, 게이트 금속 배선을 형성하는 제 12 과정; 전면 증착 및 전면 식각 공정을 수행하여, 상기 n형 소자의 상부에 제 2 보호층을 형성하는 제 13 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 소정 깊이까지 제거함으로써, 상기 p형 소자의 드레인 전극에 연결되는 n영역 금속 배선용 트랜치를 형성하는 제 14과정; 전면 증착 및 전면 식각 공정을 통해 상기 n영역 금속 배선용 트랜치에 금속 물질을 선택적으로 매립함으로써, n영역 금속 배선을 형성하는 제 15 과정; 전면 증착 및 전면 식각 공정을 통해 상기 p형 소자의 상부를 절연 물질로 매립하는 제 16 과정; 전면 식각 공정을 수행하여 상기 n형 소자의 상부에 형성된 제 2 보호층을 제거하는 제 17 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 소정 깊이까지 제거함으로써, 상기 n형 소자의 드레인 전극에 연결되는 p영역 금속 배선용 트랜치를 형성하는 제 18 과정; 및 전면 증착 및 전면 식각 공정을 통해 상기 p영역 금속 배선용 트랜치에 금속 물질을 선택적으로 매립함으로써, p영역 금속 배선을 형성하는 제 19 과정으로 이루어진 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법을 제공한다.In accordance with another aspect of the present invention, there is provided a method for manufacturing a semiconductor device having a pnp and npn junction structure, the method comprising: forming a three-dimensional structure pattern corresponding to the pnp and npn junction structure on an insulating film formed on a substrate; 1 course; A second process of forming an n-type device region by exposing the upper portion of the insulating layer by selectively etching the three-dimensional structure pattern and selectively removing the exposed insulating layer to expose the upper portion of the substrate; A third process of forming an n-type device including a source electrode, a gate electrode, and a drain electrode in the n-type device region by repeatedly performing an entire surface deposition and a front surface etching process; A fourth process of forming a first passivation layer on the n-type device by performing an entire surface deposition and an entire surface etching process; A fifth process of forming a p-type device region by exposing the upper portion of the insulating layer by selectively etching the three-dimensional structure pattern and selectively removing the exposed insulating layer to expose the upper portion of the substrate; A sixth process of removing the first protective layer through an entire surface etching process; A seventh step of forming a p-type device including a source electrode, a gate electrode, and a drain electrode in the p-type device region by repeatedly performing an entire surface deposition and a full surface etching process; An eighth step of forming an np metal interconnection trench connecting the two source electrodes by etching the entire 3D structure pattern to expose a portion of the upper portion of the insulating layer and selectively removing the exposed insulating layer to a predetermined depth; A ninth process of forming an np metal wiring by selectively filling a metal material in the np metal wiring trench through a surface deposition and a front etching process; A tenth step of forming a gate oxide film surrounding each of the drain electrodes and the gate electrodes; An eleventh process of forming a gate metal wiring trench connecting the two gate electrodes by etching the entire 3D structure pattern to expose a portion of the upper portion of the insulating layer and selectively removing the exposed insulating layer to a predetermined depth; Forming a gate metal wiring by selectively filling a metal material in the gate metal wiring trench through an entire surface deposition and an entire surface etching process; A thirteenth process of forming a second passivation layer on the n-type device by performing an entire surface deposition and an entire surface etching process; Etching the entire 3D structure pattern to expose a portion of the upper portion of the insulating layer, and selectively removing the exposed insulating layer to a predetermined depth, thereby forming an n-region metal wiring trench connected to the drain electrode of the p-type element; 14 courses; A fifteenth step of forming an n-region metal wiring by selectively filling a metal material in the n-region metal wiring trench through an entire surface deposition and an entire surface etching process; A sixteenth process of filling an upper portion of the p-type device with an insulating material through an entire surface deposition process and an entire surface etching process; A seventeenth process of removing the second protective layer formed on the n-type device by performing a front surface etching process; Etching the entire 3D structure pattern to expose a portion of the upper portion of the insulating film, and selectively removing the exposed insulating film to a predetermined depth, thereby forming a p-region metal wiring trench connected to the drain electrode of the n-type device; 18 courses; And selectively filling a metal material in the p-region metal wiring trench through an entire surface deposition and a front surface etching process, thereby forming a p-region metal wiring. .
도 1a 내지 1z 및 도 2a 내지 2e는 본 발명의 바람직한 실시 예에 따라 3차원 구조의 패턴을 이용하여 c-MOSFET 소자를 제조하는 주요 과정을 도시한 공정 순서도,1A to 1Z and 2A to 2E are process flowcharts showing a main process of manufacturing a c-MOSFET device using a pattern of a three-dimensional structure according to a preferred embodiment of the present invention;
도 3은 본 발명의 바람직한 실시 예의 변형 실시 예에 따라 n형 소자 영역 내에 소오스 전극을 형성하는 과정의 공정 단면도,3 is a cross-sectional view illustrating a process of forming a source electrode in an n-type device region according to a modified embodiment of the present invention;
도 4는 본 발명의 바람직한 실시 예의 변형 실시 예에 따라 np 금속 배선을 형성하는 과정을 설명하기 위해 도시한 공정 단면도,4 is a cross-sectional view illustrating a process of forming an np metal wire according to a modified embodiment of the present invention;
도 5는 본 발명에 따라 np 금속 배선을 형성했을 때의 평면도,5 is a plan view when an np metal wiring is formed according to the present invention;
도 6은 본 발명의 바람직한 실시 예의 변형 실시 예에 따라 게이트 금속 배선을 형성하는 과정을 설명하기 위해 도시한 공정 단면도,6 is a cross-sectional view illustrating a process of forming a gate metal wiring according to a modified embodiment of the present invention;
도 7은 본 발명에 따라 게이트 금속 배선을 형성했을 때의 평면도,7 is a plan view when a gate metal wiring is formed according to the present invention;
도 8은 본 발명의 바람직한 실시 예의 변형 실시 예에 따라 n 영역 금속 배선을 형성하는 과정을 설명하기 위해 도시한 공정 단면도,8 is a cross-sectional view illustrating a process of forming an n-region metal wiring according to a modified embodiment of the present invention;
도 9는 본 발명에 따라 n 영역 금속 배선을 형성했을 때의 평면도.9 is a plan view when an n-region metal wiring is formed according to the present invention;
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100 : 기판 102 : 절연막100 substrate 102 insulating film
104 : 3차원 구조 패턴 106 : n형 소자 영역104: three-dimensional structure pattern 106: n-type device region
108, 18 : 소오스 전극 110, 120 : 게이트 전극108, 18: source electrode 110, 120: gate electrode
112, 122 : 드레인 전극 114, 154 : 보호층112 and 122 drain electrodes 114 and 154 protective layer
116 : p형 소자 영역 124 : 절연 물질116 p-type device region 124 insulating material
126 : np 금속 배선용 트랜치 128 : np 금속 배선126: np metal wiring trench 128: np metal wiring
132 : 게이트 산화막 34 : 게이트 금속 배선용 트랜치132: gate oxide film 34: gate metal wiring trench
136 : 게이트 금속 배선 141 : 단결정 구조 실리콘층136: gate metal wiring 141: single crystal structure silicon layer
142 : n영역 금속 배선용 트랜치 144 : n영역 금속 배선142: n-region metal wiring trench 144: n-region metal wiring
150 : p영역 금속 배선용 트랜치 152 : p영역 금속 배선150: p-region metal wiring trench 152: p-region metal wiring
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 핵심 기술사상은, 다수의 마스크 및 정렬을 수행하는 복잡한 공정을 통해 다양한 형태의 패턴층들을 갖는 반도체 소자를 제조하는 종래 방법과는 달리, 기판 상에 3차원 구조의 패턴을 형성하고, 이 형성된 3차원 구조의 패턴을 이용하여 전면 식각 또는 선택적 전면 식각 및 전면 증착 공정을 필요에 따라 반복적으로 수행함으로써, c-MOSFET의 반도체소자를 제조한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.First, the core technical idea of the present invention is to form a three-dimensional pattern on a substrate, unlike a conventional method of manufacturing a semiconductor device having various types of pattern layers through a complex process of performing a plurality of masks and alignments. And, by repeatedly performing the front surface etching or selective front surface etching and front surface deposition process using the formed three-dimensional structure pattern, to manufacture a semiconductor device of the c-MOSFET, in the present invention through such technical means It is easy to achieve the purpose.
도 1a 내지 1z 및 도 2a 내지 2e는 본 발명의 바람직한 실시 예에 따라 3차원 구조의 패턴을 이용하여 c-MOSFET 소자를 제조하는 주요 과정을 도시한 공정 순서도이다.1A to 1Z and 2A to 2E are flowcharts illustrating a main process of fabricating a c-MOSFET device using a pattern of a three-dimensional structure according to a preferred embodiment of the present invention.
도 1a를 참조하면, 기판(100) 상에 소자를 형성하기 위한 절연막(102), 예를 들면 SiO2를 형성하고, 그 위에 3차원 구조 패턴 물질을 형성한 후, 3차원 구조 패턴에 대응하는 역형상의 3차원 패턴이 새겨진 주형(또는 몰드)을 준비하여 3차원 구조 패턴 물질에 가압 접촉함으로써, 주형의 일측 면에 새겨진 3차원 패턴을 3차원 구조 패턴 물질 상에 전이시킨다. 즉, 3차원 구조 패턴 물질을 3차원 구조 패턴(104)으로 변화시킨다. 여기에서, 3차원 구조 패턴 물질로는 SiNx뿐만 아니라 고분자를 포함하는 유기물, SiO2와 SiNx를 포함하는 무기물, 유기물과 무기물 및 금속 물질이 혼합된 혼합물 등이 사용될 수 있다. 여기에서, 3차원 패턴의 주형은, 이 기술분야에 잘 알려진 포토리소그라피 공정, 전자빔 리소그라피 공정 등의 방법을 통해 쉽게 제조할 수 있다.Referring to FIG. 1A, an insulating film 102 for forming an element, for example, SiO 2 , is formed on a substrate 100, a three-dimensional structural pattern material is formed thereon, and then corresponding to the three-dimensional structural pattern. By preparing a mold (or mold) in which an inverted three-dimensional pattern is engraved and pressure-contacting the three-dimensional structural pattern material, the three-dimensional pattern engraved on one side of the mold is transferred onto the three-dimensional structural pattern material. That is, the three-dimensional structural pattern material is changed into the three-dimensional structural pattern 104. Here, as the 3D structure pattern material, not only SiN x but also an organic material including a polymer, an inorganic material including SiO 2 and SiN x , a mixture of an organic material, an inorganic material, and a metal material may be used. Here, the mold of the three-dimensional pattern can be easily manufactured through a method such as a photolithography process, an electron beam lithography process, and the like, which are well known in the art.
한편, 본 실시 예에서는 3차원 패턴의 주형을 이용하여 기판 상에 3차원 구조 패턴을 형성하는 것으로 하여 설명하였으나, 반드시 이에 한정되는 것은 아니며, 이 기술분야에 잘 알려진 포토리소그라피, 전자빔 리소그라피 등의 방법을 이용해서 기판 상에 3차원 구조 패턴을 직접 형성할 수도 있음은 물론이다.On the other hand, in the present embodiment has been described as forming a three-dimensional structural pattern on the substrate using a three-dimensional pattern of the mold, but is not necessarily limited to this method, such as photolithography, electron beam lithography, well known in the art Of course, it is also possible to directly form a three-dimensional structural pattern on the substrate.
또한, 3차원 구조 패턴(104)에는 n형 소자용 홀(104/1)과 p형 소자용 홀(104/2)이 각각 형성되어 있고, np 금속 배선용 트랜치 패턴(104a), 게이트 금속 배선용 트랜치 패턴(104b), n 영역 금속 배선용 트랜치 패턴(104c) 및 p 영역 금속 배선용 트랜치 패턴(104d)이 각각 형성되어 있다.In addition, the n-type element hole 104/1 and the p-type element hole 104/2 are formed in the three-dimensional structure pattern 104, and the np metal wiring trench pattern 104a and the gate metal wiring trench are respectively formed. The pattern 104b, the n-region metal wiring trench pattern 104c and the p-region metal wiring trench pattern 104d are formed, respectively.
다음에, 3차원 구조 패턴(104)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(104)의 상부를 균일하게 제거(전면 식각)하여 절연막(102)의 상부 일부(즉, n형 소자가 형성될 부분)를 선택적으로 노출시키고, 다시 절연막(102)을 식각할 수 있는 식각 가스를 이용하는 식각 공정을 수행하여 절연막(102)의 일부를 선택적으로 제거함으로써, 일 예로서 도 1b에 도시된 바와 같이, 기판(100)의 상부 일부가 선택적으로 노출되는 n형 소자 영역(106)을 형성한다. 이때, 절연막(102)의 일부를 식각할 때 3차원 구조 패턴(104)은 식각 마스크로서 기능한다.Next, a reactive ion etching process using an etching gas capable of etching the three-dimensional structural pattern 104 is performed to uniformly remove the top of the three-dimensional structural pattern 104 (front etching) to form an upper portion of the insulating layer 102. By selectively exposing a portion (i.e., a portion where an n-type element is to be formed) and performing an etching process using an etching gas capable of etching the insulating layer 102 again, selectively removing a portion of the insulating layer 102, For example, as shown in FIG. 1B, an n-type device region 106 is formed in which a top portion of the substrate 100 is selectively exposed. At this time, when etching a part of the insulating film 102, the three-dimensional structure pattern 104 functions as an etching mask.
이어서, 도 1c에 도시된 바와 같이, 기판(100) 전면에 걸쳐 후막의 소오스 전극 물질(p+-Si)(108a)을 평탄하게 형성하고, 다시 소오스 전극 물질(108a)에 대한 전면 식각을 수행하여 n형 소자 영역(106)의 하부에 소오스 전극 물질(108a)의 일부를 잔류시킴으로써, 일 예로서 도 1d에 도시된 바와 같이, p+의 소오스 전극(108)을 형성한다. 이러한 식각 공정 중에 3차원 구조 패턴(104)은 식각 마스크로서 기능한다.Subsequently, as shown in FIG. 1C, the source electrode material (p + -Si) 108a of the thick film is formed flat over the entire surface of the substrate 100, and the front surface etching of the source electrode material 108a is performed again. By remaining a portion of the source electrode material 108a under the n-type device region 106, as an example, the source electrode 108 of p + is formed, as shown in FIG. 1D. During this etching process, the three-dimensional structural pattern 104 functions as an etching mask.
상기한 소오스 전극(108)의 형성 과정과 동일한 과정을 반복 수행함으로써, 일 예로서 도 1e에 도시된 바와 같이, 소오스 전극(108)의 상부에 n의 게이트 전극(110)과 p+의 드레인 전극(112)을 순차 형성한다.By repeatedly performing the same process as the above-described process of forming the source electrode 108, as shown in FIG. 1E, for example, as shown in FIG. 1E, the gate electrode 110 of n and the drain electrode of p + are disposed on the source electrode 108. 112 is formed sequentially.
한편, 본 실시 예에 따른 소자 제조 방법은, 기판(100) 전면에 후막의 물질(소오스 전극 물질, 게이트 전극 물질 또는 드레인 전극 물질)을 평탄하게 증착한 후에 목표 위치까지 다시 전면 식각하는 방식으로 n형 소자 영역 내에 소오스 전극, 게이트 전극 및 드레인 전극을 순차 형성하는 상술한 방법과는 달리, 일 예로서 도 3에 도시된 바와 같이, 기판 상에 박막의 물질(소오스 전극 물질, 게이트 전극 물질 또는 드레인 전극 물질)과 후막의 평탄화막을 순차 형성한 후, 평탄화막을 전면 식각하여 임의의 물질의 상부 일부를 노출시키고, 다시 노출된 임의의 물질을 목표 위치까지 전면 식각하며, 이어서 잔류 평탄화막을 제거하는 방식으로 n형 소자 영역 내에 소오스 전극, 게이트 전극 및 드레인 전극을 순차 형성할 수도 있다.On the other hand, the device manufacturing method according to the present embodiment, by depositing a material (source electrode material, gate electrode material or drain electrode material) of a thick film on the entire surface of the substrate 100, and then n to the front surface again to the target position Unlike the above-described method of sequentially forming a source electrode, a gate electrode, and a drain electrode in the type device region, as shown in FIG. 3 as an example, a thin film of material (source electrode material, gate electrode material, or drain) on a substrate is shown. The electrode material) and the thick film are sequentially formed, and then the planarization film is etched entirely to expose an upper portion of any material, and the exposed material is etched all the way to the target position, and then the remaining planarization film is removed. Source electrodes, gate electrodes, and drain electrodes may be sequentially formed in the n-type device region.
이어서, 도 1f에 도시된 바와 같이, 기판(100)의 전면에 걸쳐 후막의 금속 물질(114a)을 평탄하게 증착하고, 다시 전면 식각 공정을 수행하여 금속 물질(114a)을 목표 높이까지 제거, 즉 드레인 전극(112)의 상부에 금속 물질의 일부를 잔류시킴으로써, 일 예로서 도 1g에 도시된 바와 같이, 드레인 전극(112)의 상부에 보호층(114)을 형성한다. 이러한 금속 물질 식각 공정 중에 3차원 구조 패턴(104)은 식각 마스크로서 기능하며, 보호층(114)은 p형 소자 영역을 만들기 위해 3차원 구조 패턴(104)을 전면 식각하고 절연막(102)의 일부를 선택적으로 식각할때 n형 소자 영역에 형성된 드레인 전극(112)이 손상(즉, 식각)되는 것을 방지하기 위해서이다.Subsequently, as shown in FIG. 1F, the metal material 114a of the thick film is deposited evenly over the entire surface of the substrate 100, and then the entire surface etching process is performed to remove the metal material 114a to a target height. By remaining a portion of the metal material on the drain electrode 112, as shown in FIG. 1G, for example, a protective layer 114 is formed on the drain electrode 112. During this metal material etching process, the three-dimensional structural pattern 104 functions as an etching mask, and the protective layer 114 may etch the three-dimensional structural pattern 104 over the entire surface and form part of the insulating film 102 to form a p-type device region. This is to prevent the drain electrode 112 formed in the n-type device region from being damaged (that is, etched) when selectively etched.
한편, 본 실시 예에 따른 소자 제조 방법은, 기판(100) 전면에 후막의 금속 물질을 평탄하게 증착한 후에 목표 위치까지 다시 전면 식각하는 방식으로 보호층(114)을 형성하는 상술한 방법과는 달리, 도 3에서와 유사하게, 기판 상에 박막의 금속 물질과 후막의 평탄화막을 순차 형성한 후, 평탄화막을 전면 식각하여 임의의 물질의 상부 일부를 노출시키고, 다시 노출된 임의의 물질을 목표 위치까지 전면 식각하며, 이어서 잔류 평탄화막을 제거하는 방식으로 보호층을 형성할 수도 있다.On the other hand, the device manufacturing method according to the present embodiment, and the above-described method of forming the protective layer 114 by a method of depositing a metal film of a thick film on the entire surface of the substrate 100, and then back etching to the target position again Alternatively, similarly to FIG. 3, after the thin film metal material and the thick film are sequentially formed on the substrate, the planarization film is etched entirely to expose a portion of the upper part of the material, and the exposed material is placed at the target position. The protective layer may be formed by etching the entire surface, and then removing the residual planarization layer.
다음에, 3차원 구조 패턴(104)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(104)의 상부를 균일하게 제거(전면 식각)하여 절연막(102)의 상부 일부(즉, p형 소자가 형성될 부분)를 선택적으로 노출시키고, 다시 절연막(102)을 식각할 수 있는 식각 가스를 이용하는 식각 공정을 수행하여 절연막(102)의 일부를 선택적으로 제거함으로써, 일 예로서 도 1h에 도시된 바와 같이, 기판(100)의 상부 일부가 선택적으로 노출되는 p형 소자 영역(116)을 형성한다. 이때, 절연막(102)의 일부를 식각할 때 3차원 구조 패턴(104)은 식각 마스크로서 기능한다.Next, a reactive ion etching process using an etching gas capable of etching the three-dimensional structural pattern 104 is performed to uniformly remove the top of the three-dimensional structural pattern 104 (front etching) to form an upper portion of the insulating layer 102. By selectively exposing a portion (i.e., a portion where the p-type element is to be formed) and performing an etching process using an etching gas capable of etching the insulating layer 102 again, selectively removing a portion of the insulating layer 102, As an example, as shown in FIG. 1H, the p-type device region 116 is formed to selectively expose a top portion of the substrate 100. At this time, when etching a part of the insulating film 102, the three-dimensional structure pattern 104 functions as an etching mask.
이어서, 도 1i에 도시된 바와 같이, 기판(100) 전면에 걸쳐 후막의 소오스 전극 물질(n+-Si)(118a)을 평탄하게 형성하고, 다시 소오스 전극 물질(118a)에 대한전면 식각을 수행하여 p형 소자 영역(116)의 하부에 소오스 전극 물질의 일부를 잔류시킴으로써, 일 예로서 도 1j에 도시된 바와 같이, n+의 소오스 전극(118)을 형성한다. 이러한 식각 공정 중에 3차원 구조 패턴(104)은 식각 마스크로서 기능한다.Subsequently, as shown in FIG. 1I, the source electrode material (n + -Si) 118a of the thick film is formed flat over the entire surface of the substrate 100, and the surface etching is performed again on the source electrode material 118a. By remaining a portion of the source electrode material under the p-type device region 116, as an example, the source electrode 118 of n + is formed, as shown in FIG. 1J. During this etching process, the three-dimensional structural pattern 104 functions as an etching mask.
상기한 소오스 전극(118)의 형성 과정과 동일한 과정을 반복 수행함으로써, 일 예로서 도 1k에 도시된 바와 같이, 소오스 전극(118)의 상부에 p의 게이트 전극(120)과 n+의 드레인 전극(122)을 순차 형성한다. 이와 같이 p형 소자 영역에 형성되는 소오스 전극(118), 게이트 전극(120) 및 드레인 전극(122)의 전체 높이는 n형 소자 영역에 형성된 소오스 전극(108), 게이트 전극(110) 및 드레인 전극(112)의 전체 높이보다 낮게 형성된다.By repeating the same process as the formation of the source electrode 118 described above, for example, as shown in FIG. 1K, the gate electrode 120 of p and the drain electrode of n + are disposed on the source electrode 118. 122 are sequentially formed. As such, the overall heights of the source electrode 118, the gate electrode 120, and the drain electrode 122 formed in the p-type device region may be the source electrode 108, the gate electrode 110, and the drain electrode formed in the n-type device region. Lower than the overall height of 112).
한편, 본 실시 예에 따른 소자 제조 방법은, 기판(100) 전면에 후막의 물질(소오스 전극 물질, 게이트 전극 물질 또는 드레인 전극 물질)을 평탄하게 증착한 후에 목표 위치까지 다시 전면 식각하는 방식으로 p형 소자 영역 내에 소오스 전극, 게이트 전극 및 드레인 전극을 순차 형성하는 상술한 방법과는 달리, 도 3에서와 유사하게, 기판 상에 박막의 물질(소오스 전극 물질, 게이트 전극 물질 또는 드레인 전극 물질)과 후막의 평탄화막을 순차 형성한 후, 평탄화막을 전면 식각하여 임의의 물질의 상부 일부를 노출시키고, 다시 노출된 임의의 물질을 목표 위치까지 전면 식각하며, 이어서 잔류 평탄화막을 제거하는 방식으로 p형 소자 영역 내에 소오스 전극, 게이트 전극 및 드레인 전극을 순차 형성할 수도 있다.On the other hand, the device manufacturing method according to the present embodiment, by depositing a material (source electrode material, gate electrode material or drain electrode material) of a thick film on the entire surface of the substrate 100, and then p-etched back to the target position by p Unlike the above-described method of sequentially forming a source electrode, a gate electrode, and a drain electrode in the type device region, similar to FIG. 3, a thin film of material (a source electrode material, a gate electrode material, or a drain electrode material) is formed on a substrate. After the planarization film of the thick film is formed sequentially, the p-type device region is etched by exposing the entire surface of the planarization film to expose a portion of the upper part of the material, and then etching the entire exposed material to the target position, and then removing the remaining planarization film. The source electrode, the gate electrode, and the drain electrode may be formed in this order.
다음에, 드레인 전극(112)의 상부에 형성된 보호층(114)을 제거하고, 이어서, 3차원 구조 패턴(104)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(104)의 상부를 균일하게 제거(전면 식각)하여 절연막(102)의 상부 일부를 선택적으로 노출시키고, 다시 식각 가스를 바꾸어 노출된 절연막(102)을 선택적으로 제거(즉, 소오스 전극(108, 118), 게이트 전극(110, 120) 및 게이트 전극(112, 122)을 둘러싸는 형태로 절연막을 제거)함으로써, 일 예로서 도 1l에 도시된 바와 같이, 기판(100)의 상부 일부를 노출시킨다.Next, the protective layer 114 formed on the drain electrode 112 is removed, and then a reactive ion etching process using an etching gas capable of etching the three-dimensional structural pattern 104 is performed to perform the three-dimensional structural pattern. The upper part of the 104 is uniformly removed (front etching) to selectively expose a part of the upper part of the insulating film 102, and the etching gas is changed again to selectively remove the exposed insulating film 102 (that is, the source electrode 108. 118, and the insulating film is removed in a form surrounding the gate electrodes 110 and 120 and the gate electrodes 112 and 122), for example, to expose a portion of the upper portion of the substrate 100, as shown in FIG. 1L. .
이어서, 기판(100) 전면에 절연 물질(예를 들면, SiO2)을 증착하고 다시 전면 식각 공정을 수행하여 절연 물질을 목표 높이까지 제거함으로써, 일 예로서 도 1m에 도시된 바와 같이, 두 소오스 전극(108, 118)의 아래에 절연 물질(124)을 형성한다.Subsequently, an insulating material (for example, SiO 2 ) is deposited on the entire surface of the substrate 100, and then the entire surface etching process is performed to remove the insulating material to a target height, for example, as illustrated in FIG. 1M. An insulating material 124 is formed under the electrodes 108, 118.
다시, 3차원 구조 패턴(104)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(104)의 상부를 균일하게 제거(전면 식각)하여 절연막(102)의 상부 일부를 선택적으로 노출시키고, 다시 식각 가스를 바꾸어 노출된 절연막(102)을 소정 깊이까지 제거함으로써, 일 예로서 도 1n에 도시된 바와 같이, 절연막(102)의 내부에 np 금속 배선용 트랜치(126)를 형성한다. 여기에서, np 금속 배선용 트랜치(126)는 두 소오스 전극(108, 118)간을 연결하기 위한 것이다.In addition, a reactive ion etching process using an etching gas capable of etching the three-dimensional structural pattern 104 is performed to uniformly remove (front-etch) the upper portion of the three-dimensional structural pattern 104 to form a portion of the upper portion of the insulating layer 102. Is selectively exposed, and the etching gas is changed again to remove the exposed insulating film 102 to a predetermined depth. As an example, as shown in FIG. 1N, the np metal wiring trench 126 is formed inside the insulating film 102. Form. Here, the np metal wiring trench 126 is for connecting between two source electrodes 108 and 118.
이어서, 기판(100) 전면에 후막의 금속 물질(128a)을 평탄하게 증착한 후에 금속 물질을 목표 높이까지 전면 식각하여 np 금속 배선용 트랜치(126)의 하부에금속 물질의 일부를 잔류시킴으로써, 일 예로서 도 1p에 도시된 바와 같이, np 금속 배선(128)을 형성한다.Subsequently, the metal material 128a of the thick film is deposited evenly on the entire surface of the substrate 100, and then the metal material is etched to the target height, thereby remaining a part of the metal material under the np metal wiring trench 126. As shown in FIG. 1P, the np metal wiring 128 is formed.
한편, 본 실시 예에 따른 소자 제조 방법은, 후막의 금속 물질(128a)을 기판(100) 상에 평탄하게 전면 증착한 후에 다시 전면 식각하는 방식으로 np 금속 배선용 트랜치(126)에 np 금속 배선(128)을 형성하는 상술한 방법과는 달리, 일 예로서 도 4에 도시된 바와 같이, 기판(100)의 전면에 박막의 금속 물질(128a)을 형성하고, 그 위에 후막의 평탄화막(130)을 평탄하게 형성한 후, 평탄화막(130)을 전면 식각하고(이때, np 금속 배선용 트랜치에 있는 평탄화막의 일부는 잔류), 이어서 습식 식각 공정을 수행하여 노출된 금속 물질(128a)을 전면 식각하고, 다시 잔류하는 평탄화막(130)을 제거(식각)하는 방식으로 np 금속 배선용 트랜치(126)의 하부에 두 소오스 전극(108, 118)을 연결하는 np 금속 배선(128)을 형성할 수도 있다. 이때에는 금속 물질을 전면 식각할 때 잔류하는 평탄화막에 의해 np 금속 배선으로 사용될 금속 물질이 보호된다.On the other hand, the device manufacturing method according to the present embodiment, the np metal wiring trench (126) to the np metal wiring trench (126) in a manner that the entire surface of the thick film metal material 128a is deposited on the substrate 100 and then etched again. Unlike the above-described method of forming 128, as shown in FIG. 4 as an example, a thin metal material 128a is formed on the entire surface of the substrate 100, and the planarization film 130 of the thick film is formed thereon. After the planarization is performed, the planarization layer 130 is etched entirely (at this time, a part of the planarization layer in the np metal interconnect trench remains), and then a wet etching process is performed to etch the entire exposed metal material 128a. In addition, the np metal wiring 128 connecting the two source electrodes 108 and 118 may be formed under the np metal wiring trench 126 by removing (etching) the remaining planarization film 130. In this case, the metal material to be used as the np metal wiring is protected by the planarization film remaining when the metal material is etched entirely.
따라서, 상술한 바와 같은 과정들을 통해 np 금속 배선(128)을 형성하면, 평면의 일부를 도시한 도 5에 도시된 바와 같이, np 금속 배선(128)에 의해 두 소자 영역(n형 소자 영역과 p형 소자 영역)이 연결되는 구조로 된다.Therefore, when the np metal wiring 128 is formed through the above-described processes, as shown in FIG. 5, which shows a part of the plane, the two device regions (the n-type device region and the n-type device region) are formed by the np metal wiring 128. p-type device region) is connected.
다시, 열 산화 공정을 수행함으로써, 일 예로서 도 1q에 도시된 바와 같이, 각 게이트 전극(110, 120)과 드레인 전극(112, 122)을 둘러싸는 형태의 게이트 산화막(132)을 형성하고, 이어서 기판(100) 전면에 절연 물질(예를 들면, SiO2)을 증착한 후에 전면 식각 공정을 수행하여 절연 물질을 목표 높이까지 제거함으로써, 일 예로서 도 1r에 도시된 바와 같이, 각 게이트 전극(110, 120)의 중간 정도까지를 절연 물질(124)로 매립한다.Again, by performing a thermal oxidation process, as shown in FIG. 1Q, for example, a gate oxide film 132 is formed to surround the gate electrodes 110 and 120 and the drain electrodes 112 and 122. Subsequently, an insulating material (for example, SiO 2 ) is deposited on the entire surface of the substrate 100, and then the entire surface etching process is performed to remove the insulating material to a target height, for example, as shown in FIG. 1R. Up to the middle of (110, 120) is embedded with insulating material (124).
다음에, 3차원 구조 패턴(104)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(104)의 상부를 균일하게 제거(전면 식각)하여 절연막(102)의 상부 일부를 선택적으로 노출시키고, 다시 식각 가스를 바꾸어 노출된 절연막(102)을 각 게이트 전극(110, 120)의 대략 중간 깊이까지 제거함으로써, 일 예로서 도 1s에 도시된 바와 같이, 절연막(102)의 내부에 게이트 금속 배선용 트랜치(134)를 형성한다. 여기에서, 게이트 금속 배선용 트랜치(134)는 게이트 산화막(132)을 사이에 두고 두 게이트 전극(110, 120)간을 연결한다. 이때, 각 소오스 전극(112, 122)의 상부에 형성된 게이트 산화막(132)도 함께 제거된다.Next, a reactive ion etching process using an etching gas capable of etching the three-dimensional structural pattern 104 is performed to uniformly remove the top of the three-dimensional structural pattern 104 (front etching) to form an upper portion of the insulating layer 102. By selectively exposing a portion and changing the etching gas again to remove the exposed insulating film 102 to approximately the intermediate depth of each gate electrode 110, 120, as an example, as shown in FIG. 1S, the insulating film 102 The trench 134 for gate metal wiring is formed in the inside. Here, the gate metal wiring trench 134 connects the two gate electrodes 110 and 120 with the gate oxide layer 132 interposed therebetween. At this time, the gate oxide film 132 formed on each of the source electrodes 112 and 122 is also removed.
이어서, 도 1t에 도시된 바와 같이, 기판(100) 전면에 후막의 금속 물질(136a)을 평탄하게 증착한 후에 금속 물질(136a)을 목표 높이까지 전면 식각하여 게이트 금속 배선용 트랜치(134)의 하부에 금속 물질의 일부를 잔류시킴으로써, 일 예로서 도 1u에 도시된 바와 같이, 게이트 금속 배선(136)을 형성한다.Subsequently, as shown in FIG. 1T, the metal material 136a of the thick film is deposited on the entire surface of the substrate 100 and then the entire surface of the metal material 136a is etched to a target height to lower the gate metal wiring trench 134. By leaving a portion of the metal material in, as an example, as shown in FIG. 1U, the gate metal wiring 136 is formed.
한편, 본 실시 예에 따른 소자 제조 방법은, 후막의 금속 물질을 기판(100) 상에 평탄하게 전면 증착한 후에 다시 전면 식각하는 방식으로 게이트 금속 배선용 트랜치(134)에 게이트 금속 배선(136)을 형성하는 상술한 방법과는 달리, 일 예로서 도 6에 도시된 바와 같이, 기판(100)의 전면에 박막의 금속 물질(136a)을 형성하고, 그 위에 후막의 평탄화막(138)을 평탄하게 형성한 후, 평탄화막(138)을 전면 식각하고(이때, 게이트 금속 배선용 트랜치에 있는 평탄화막의 일부는 잔류), 이어서 습식 식각 공정을 수행하여 노출된 금속 물질(136a)을 전면 식각하고, 다시 잔류하는 평탄화막(138)을 제거(식각)하는 방식으로 게이트 금속 배선용 트랜치(134)의 하부에 두 게이트 전극(110, 120)을 연결하는 게이트 금속 배선(136)을 형성할 수도 있다. 이때에는 금속 물질을 전면 식각할 때 잔류하는 평탄화막에 의해 게이트 금속 배선으로 사용될 금속 물질이 보호된다.On the other hand, in the device manufacturing method according to the present embodiment, the gate metal wiring 136 to the gate metal wiring trench 134 by etching the entire surface of the thick film on the substrate 100 and then etching the entire surface again. Unlike the above-described method of forming, as shown in FIG. 6 as an example, a thin metal material 136a is formed on the entire surface of the substrate 100, and the planarization film 138 of the thick film is flattened thereon. After the formation, the planarization layer 138 is etched entirely (at this time, a part of the planarization layer in the gate metal wiring trench is left), and then a wet etching process is performed to etch the exposed metal material 136a, and then remaining The gate metal line 136 connecting the two gate electrodes 110 and 120 may be formed under the gate metal line trench 134 by removing (etching) the planarization layer 138. In this case, the metal material to be used as the gate metal wiring is protected by the planarization film remaining when the metal material is etched entirely.
따라서, 상술한 바와 같은 과정들을 통해 게이트 금속 배선(136)을 형성하면, 평면의 일부를 도시한 도 7에 도시된 바와 같이, 게이트 금속 배선(136)에 의해 두 소자 영역(n형 소자 영역과 p형 소자 영역)이 연결되는 구조로 된다.Therefore, when the gate metal wiring 136 is formed through the above-described processes, as shown in FIG. 7, which shows a part of the plane, the two metal regions (n-type device region and n-type device region) are formed by the gate metal wiring 136. p-type device region) is connected.
이어서, 기판(100) 전면에 절연 물질(SiO2)을 증착한 후 드레인 전극(112)의 상부가 노출될 때까지 전면 식각 공정을 수행함으로써, 일 예로서 도 1v에 도시된 바와 같이, n형 및 p형 소자의 주위를 절연 물질(124)로 매립한다.Subsequently, an insulating material (SiO 2 ) is deposited on the entire surface of the substrate 100, and then an entire surface etching process is performed until the upper portion of the drain electrode 112 is exposed. As an example, as illustrated in FIG. 1V, the n-type And the periphery of the p-type element with the insulating material 124.
다시, 실리콘 성장 조건 하에서 실리콘 전면 증착 공정을 수행하여 기판(100)의 전면에 실리콘층을 형성하는데, p+의 드레인 전극(112) 위에 증착되는 실리콘은 단결정 실리콘이 되고, n+의 드레인 전극(122) 상의 절연 물질(124) 위에 증착되는 실리콘은 비정질 실리콘이 된다. 이때, 도펀트 재분배가 일어나지 않도록 상대적으로 낮은 압력 조건에서 실리콘을 증착할 필요가 있다.Again, a silicon front surface deposition process is performed under silicon growth conditions to form a silicon layer on the front surface of the substrate 100. The silicon deposited on the drain electrode 112 of p + becomes single crystal silicon and the drain electrode of n + ( Silicon deposited over insulating material 124 on 122 becomes amorphous silicon. At this time, it is necessary to deposit the silicon under relatively low pressure conditions so that dopant redistribution does not occur.
잘 알려진 바와 같이, 동일한 조건 하에서 식각 공정을 수행할 때, 비정질구조의 실리콘은 단결정 구조의 실리콘에 비해 상대적으로 식각 속도가 빠르다. 따라서, 실리콘을 형성한 후에 절연 물질(124)(SiO2)의 상부가 노출될 때까지 전면 식각 공정을 수행하면, 일 예로서 도 1w에 도시된 바와 같이, 드레인 전극(112)의 상부에만 단결정 구조의 실리콘층(141)이 얇게 형성된다.As is well known, when the etching process is performed under the same conditions, the silicon of the amorphous structure is relatively faster than the silicon of the single crystal structure. Therefore, when the entire surface etching process is performed until the upper portion of the insulating material 124 (SiO 2 ) is exposed after the silicon is formed, as an example, as shown in FIG. The silicon layer 141 of the structure is formed thin.
다시, 도 1x를 참조하면, 단결정 구조의 실리콘층(141)을 보호층, 즉 식각 마스크로 하여 전면 식각 공정을 수행함으로써, 드레인 전극(122)의 상부 및 측면 일부를 노출시키고, 이어서 3차원 구조 패턴(104)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(104)의 상부를 균일하게 제거(전면 식각)하여 절연막(102)의 상부 일부를 선택적으로 노출시키고, 다시 식각 가스를 바꾸어 노출된 절연막(102)의 일부(절연 물질(124)의 상부 부분)를 제거함으로써, 절연막(102)의 내부에 n영역 금속 배선용 트랜치(142)을 형성한다.Referring back to FIG. 1x, the entire etching process is performed using the silicon layer 141 having a single crystal structure as a protective layer, that is, an etching mask, thereby exposing a portion of the upper and side surfaces of the drain electrode 122, and then the three-dimensional structure. A reactive ion etching process using an etching gas capable of etching the pattern 104 is performed to uniformly remove (front etch) an upper portion of the 3D structure pattern 104 to selectively expose a portion of the upper portion of the insulating layer 102. By changing the etching gas again, the exposed portion of the insulating film 102 (the upper portion of the insulating material 124) is removed, thereby forming the n-region metal wiring trench 142 in the insulating film 102.
이어서, 도 1y에 도시된 바와 같이, 기판(100) 전면에 후막의 금속 물질(144a)을 평탄하게 증착한 후에 금속 물질(144a)을 목표 높이까지 전면 식각하여 n영역 금속 배선용 트랜치(142)의 하부에 금속 물질의 일부를 잔류시킴으로써, 일 예로서 도 1z에 도시된 바와 같이, n영역 금속 배선(144)을 형성한다.Subsequently, as shown in FIG. 1Y, the metal material 144a of the thick film is deposited on the entire surface of the substrate 100, and then the metal material 144a is etched to the target height to form the n-type metal wiring trench 142. By remaining a portion of the metal material at the bottom, as an example, as shown in FIG. 1z, the n region metal wiring 144 is formed.
한편, 본 실시 예에 따른 소자 제조 방법은, 후막의 금속 물질을 기판(100) 상에 평탄하게 전면 증착한 후에 다시 전면 식각하는 방식으로 n영역 금속 배선용 트랜치(142)에 게이트 금속 배선(144)을 형성하는 상술한 방법과는 달리, 일 예로서 도 8에 도시된 바와 같이, 기판(100)의 전면에 박막의 금속 물질(144a)을 형성하고, 그 위에 후막의 평탄화막(146)을 형성한 후, 평탄화막(146)을 전면 식각하고(이때, n영역 금속 배선용 트랜치에 있는 평탄화막의 일부는 잔류), 이어서 습식 식각 공정을 수행하여 노출된 금속 물질(144a)을 전면 식각하고, 다시 잔류하는 평탄화막(146)을 제거(식각)하는 방식으로 n영역 금속 배선용 트랜치(142)의 하부에 n영역 금속 배선(144)을 형성할 수도 있다. 이때에는 금속 물질을 전면 식각할 때 잔류하는 평탄화막에 의해 n영역 금속 배선으로 사용될 금속 물질이 보호된다.On the other hand, in the device manufacturing method according to the present embodiment, the gate metal wiring 144 in the n-region metal wiring trench 142 in a manner that the entire surface of the thick film of the metal material is deposited on the substrate 100 and then etched again. Unlike the above-described method of forming a film, as shown in FIG. 8 as an example, a thin metal material 144a is formed on the entire surface of the substrate 100, and a planarization film 146 of a thick film is formed thereon. After that, the planarization film 146 is etched entirely (at this time, a part of the planarization film in the n-region metal wiring trench remains), and then a wet etching process is performed to etch the exposed metal material 144a and then remain again. The n region metal wiring 144 may be formed under the n region metal wiring trench 142 by removing (etching) the planarization film 146. In this case, the metal material to be used as the n-region metal wiring is protected by the planarization film remaining when the metal material is etched entirely.
따라서, 상술한 바와 같은 과정들을 통해 게이트 금속 배선(144)을 형성하면, 평면의 일부를 도시한 도 9에 도시된 바와 같이, p형 소자가 n영역 금속 배선(144)에 의해 둘러싸이는 구조로 된다.Therefore, when the gate metal wiring 144 is formed through the above-described processes, as shown in FIG. 9 showing a part of the plane, the p-type device is surrounded by the n-region metal wiring 144. do.
다시, 기판(100) 전면에 절연 물질을 증착한 후 단결정 구조의 실리콘층(141) 상부가 노출될 때까지 전면 식각 공정을 수행함으로써, 일 예로서 도 2a에 도시된 바와 같이, p형 소자의 상부를 절연 물질(124)로 완전히 매립하며, 이어서 전면 식각 공정을 수행하여 드레인 전극(112)의 상부에 형성된 단결정 구조의 실리콘층(141)을 제거함으로써, 일 예로서 도 2b에 도시된 바와 같이, 드레인 전극(112)의 상부를 노출시킨다.Again, by depositing an insulating material on the entire surface of the substrate 100 and performing a front surface etching process until the upper portion of the single crystal silicon layer 141 is exposed, as an example, as shown in FIG. The upper part is completely filled with the insulating material 124, and then the entire surface etching process is performed to remove the silicon layer 141 having the single crystal structure formed on the drain electrode 112, as shown in FIG. 2B as an example. The upper portion of the drain electrode 112 is exposed.
다음에, 3차원 구조 패턴(104)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(104)의 상부를 균일하게 제거(전면 식각)하여 절연막(102)의 상부 일부를 선택적으로 노출시키고, 다시 식각 가스를 바꾸어 노출된 절연막(102)의 일부를 제거함으로써, 일 예로서 도 2c에 도시된 바와 같이, 절연막(102)의 내부에 p영역 금속 배선용 트랜치(150)를 형성한다.Next, a reactive ion etching process using an etching gas capable of etching the three-dimensional structural pattern 104 is performed to uniformly remove the top of the three-dimensional structural pattern 104 (front etching) to form an upper portion of the insulating layer 102. By selectively exposing a portion and changing the etching gas again to remove a portion of the exposed insulating layer 102, as shown in FIG. 2C, for example, as illustrated in FIG. 2C, the p-region metal wiring trench 150 is formed inside the insulating layer 102. To form.
이어서, 기판(100) 전면에 후막의 금속 물질을 평탄하게 증착한 후에 금속 물질을 목표 높이까지 전면 식각하여 p영역 금속 배선용 트랜치(150)의 하부에 금속 물질의 일부를 잔류시킴으로써, 일 예로서 도 2d에 도시된 바와 같이, p영역 금속 배선(152)을 형성한다.Subsequently, the metal material of the thick film is deposited evenly on the entire surface of the substrate 100, and then the metal material is etched to the target height, thereby leaving a part of the metal material under the p-region metal wiring trench 150. As shown in 2d, the p-region metal wiring 152 is formed.
한편, p영역 금속 배선(152)을 형성하는 방법도, n영역 금속 배선(144)을 형성하는 방법에서와 마찬가지로, 기판(100)의 전면에 박막의 금속 물질을 형성하고, 그 위에 후막의 평탄화막을 형성한 후, 평탄화막을 전면 식각하고(이때, p영역 금속 배선용 트랜치에 있는 평탄화막의 일부는 잔류), 이어서 습식 식각 공정을 수행하여 노출된 금속 물질을 전면 식각하고, 다시 잔류하는 평탄화막을 제거(식각)하는 방식으로 p영역 금속 배선용 트랜치(150)의 하부에 p영역 금속 배선(152)을 형성할 수도 있다.On the other hand, the method of forming the p-region metal wiring 152 is similar to the method of forming the n-region metal wiring 144, and a thin metal material is formed on the entire surface of the substrate 100, and the thick film is planarized thereon. After the film is formed, the planarization film is etched entirely (at this time, a part of the planarization film in the p-region metal wiring trench remains), and then a wet etching process is performed to etch the exposed metal material and remove the remaining planarization film again ( The p region metal interconnection 152 may be formed under the p region metal interconnection trench 150 by etching.
마지막으로, 일 예로서 도 2e에 도시된 바와 같이, 기판(100)의 상부 전면에 걸쳐 보호층(154)을 평탄하게 형성함으로써, c-MOSFET의 반도체 소자 제조를 완료한다.Finally, as shown in FIG. 2E as an example, by forming the protective layer 154 evenly over the upper front surface of the substrate 100, the semiconductor device fabrication of the c-MOSFET is completed.
이상 설명한 바와 같이, 본 실시 예에 따르면, c-MOSFET 반도체 소자를 제조할 때, 공정 관리에 많은 어려움이 수반될 수밖에 없는 수많은 마스크 공정 및 정렬 공정을 수행해야만 하는 종래 방법과는 달리, 3차원 구조의 패턴을 이용하는 전면 식각, 선택적 전면 식각, 전면 증착 공정만을 반복적으로 수행함으로써, c-MOSFET 반도체 소자를 간소한 공정과 저렴한 비용으로 손쉽게 제조할 수 있다.As described above, according to the present embodiment, in manufacturing a c-MOSFET semiconductor device, unlike a conventional method that must perform a number of mask processes and alignment processes that inevitably require a lot of difficulties in process management, a three-dimensional structure By repeatedly performing only the front surface etching, selective front surface etching, and front surface deposition processes using the pattern of, the c-MOSFET semiconductor device can be easily manufactured at a low cost and a simple process.
또한, 본 실시 예에 따르면, c-MOSFET 소자를 수평적 구조로 형성하는 종래 방법과는 달리, 수직적 구조로 형성하기 때문에 소자의 크기 감소를 통해 고 밀도 집적을 실현할 수 있다.In addition, according to the present embodiment, unlike the conventional method of forming a c-MOSFET device in a horizontal structure, since the c-MOSFET device is formed in a vertical structure, it is possible to realize high density integration by reducing the size of the device.
한편, 본 발명의 바람직한 실시 예에서는 c-MOSFET 소자에서 반드시 필요로 하는 구성부재(예를 들면, 소오스 전극, 게이트 전극, 드레인 전극, 소오스 금속 배선, 게이트 금속 배선 등)를 형성하는 과정을 위주로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 소자들이 다양한 층(예를 들면, 배리어층 등)을 필요로 할 경우 3차원 구조 패턴을 그에 대응할 수 있는 구조로 형성함으로써 적절하게 대응할 수 있음은 물론이다.On the other hand, in the preferred embodiment of the present invention focusing on the process of forming a constituent member (for example, source electrode, gate electrode, drain electrode, source metal wiring, gate metal wiring, etc.) necessary for the c-MOSFET device Although the present invention is not necessarily limited thereto, when the devices require various layers (for example, barrier layers, etc.), the three-dimensional structure pattern may be appropriately formed by forming a structure corresponding thereto. Of course.
다른 한편, 본 발명의 바람직한 실시 예에서는 3차원 구조 패턴을 직선형으로 형성하고 이를 이용하여 직선형의 c-MOSFET 소자를 제조하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 3차원 구조 패턴을 곡선 형태로 형성함으로써 곡선형의 단면들을 갖는 소자를 제조할 수 있음은 물론이다.On the other hand, in the preferred embodiment of the present invention has been described as forming a three-dimensional structure pattern in a straight line using a straight c-MOSFET device using the same, but the present invention is not necessarily limited thereto, three-dimensional structure pattern It is a matter of course that a device having curved cross sections can be manufactured by forming a curved shape.
이상 설명한 바와 같이 본 발명에 따르면, 다수의 마스크 및 정렬을 수행하는 복잡한 공정을 통해 다양한 형태의 패턴층들을 갖는 반도체 소자를 제조하는 종래 방법과는 달리, 마스크 공정 및 정렬 공정을 필요로 함이 없이, 기판 상에 3차원 구조의 패턴을 형성하고, 이 형성된 3차원 구조의 패턴을 이용하여 전면 식각 또는 선택적 전면 식각 및 전면 증착 공정을 필요에 따라 반복적으로 수행함으로써, c-MOSFET의 반도체소자를 제조할 수 있기 때문에, 종래 방법과 비교해 볼 때,반도체 소자의 제조 공정 간소화와 원가 절감은 물론 반도체 소자의 고 밀도 집적을 실현할 수 있다.As described above, according to the present invention, unlike the conventional method of manufacturing a semiconductor device having various types of pattern layers through a complex process of performing a plurality of masks and alignment, without the mask process and alignment process The semiconductor device of the c-MOSFET is manufactured by forming a pattern of a three-dimensional structure on a substrate and repeatedly performing a front surface etching or a selective front surface etching and front surface deposition process by using the formed three-dimensional structure pattern. Therefore, as compared with the conventional method, it is possible to simplify the manufacturing process and reduce the cost of the semiconductor device and to realize high density integration of the semiconductor device.
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Citations (3)
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|---|---|---|---|---|
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594080A (en) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | Mos type semiconductor device and manufacture thereof |
| JPH05299409A (en) * | 1991-12-09 | 1993-11-12 | Xerox Corp | Manufacture of three-dimensional silicon device |
| KR19990000339A (en) * | 1997-06-04 | 1999-01-15 | 문정환 | Manufacturing method of semiconductor device |
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| KR20030058635A (en) | Manufacturing method for semiconductor device |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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