KR100388491B1 - Scheduling apparatus and method in packet switch system - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 패킷 스위치 시스템에서의 패킷 스케쥴링 장치 및 그 방법에 관한 것임.The present invention relates to a packet scheduling apparatus and a method thereof in a packet switch system.
2. 발명이 해결하고자하는 과제2. The problem to be solved by the invention
본 발명은 HOL 블록킹이 발생하지 않은 패킷을 우선순위별로 스위칭한 후 HOL 블록킹이 발생한 패킷들을 우선순위별로 스위칭하므로써, 입력된 모든 패킷들이 공평하게 스위칭될 수 있도록 하는 패킷 스위치 시스템에서의 패킷 스케쥴링 장치 및 그 방법를 제공하는데 그 목적이 있다.The present invention provides a packet scheduling apparatus in a packet switch system that allows all input packets to be switched evenly by switching packets with no HOL blocking by priority and then by switching packets with HOL blocking by priority. The purpose is to provide a method.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
본 발명은, 우선순위가 부여되어 입력된 패킷들을 각각 일시 저장하는 다수의 제 1 저장수단; 다수의 제 1 저장수단을 통해 전달되는 패킷중 HOL 블록킹이 발생한 패킷들을 우선순위별로 저장하는 제 2 저장수단; 제 2 저장수단에 저장된 HOL 블록킹이 발생한 패킷을 패킷 스위치 시스템으로 출력시키는 스케쥴링 제어수단; 및 다수의 제 1 저장수단을 통해 전달되는 패킷과 제 2 저장수단으로부터 전달되는 HOL 블록킹이 발생한 패킷을 전달하는 신호 결합수단을 포함한다.The present invention comprises: a plurality of first storage means for temporarily storing prioritized packets respectively; Second storage means for storing packets for which HOL blocking has occurred among the packets transmitted through the plurality of first storage means by priority; Scheduling control means for outputting a packet having HOL blocking stored in the second storage means to the packet switch system; And signal combining means for delivering a packet transmitted through the plurality of first storage means and a packet in which the HOL blocking has been delivered from the second storage means.
4. 발명의 중요한 용도4. Important uses of the invention
본 발명은 패킷 스위치 시스템에 이용됨.The present invention is used in a packet switch system.
Description
본 발명은 패킷(Packet) 스위치 시스템에서의 패킷 스케쥴링(Scheduling) 장치 및 그 방법에 관한 것으로서, 특히 이더넷(Ethernet) 시스템에서 HOL(Head Of Line) 블록킹(Blocking)을 줄일 수 있는 패킷 스케쥴링 장치 및 그 방법에 관한 것이다.The present invention relates to a packet scheduling apparatus in a packet switch system and a method thereof, and more particularly, to a packet scheduling apparatus capable of reducing HOL (Head Of Line) blocking in an Ethernet system. It is about a method.
도 1은 일반적인 입출력 버퍼링 스위치 시스템의 개략도로서, 입력 버퍼(111 내지 11n)들과, 스위치 패브릭(Fabric)(120)과, 출력 버퍼(131 내지 13n)들과, 네트워크 프로세싱 모듈(140)로 구성되어 있다.1 is a schematic diagram of a general input / output buffering switch system, comprising input buffers 111 to 11n, a switch fabric 120, output buffers 131 to 13n, and a network processing module 140. It is.
입력 버퍼(111 내지 11n)들의 H1 패킷은 스위칭을 요구하게 되는데, 이때 2개 이상의 입력 포트가 하나의 출력 포트로 스위칭을 요구하는 경우 스위치 패브릭(120)이 네트워크 프로세싱 모듈(140)의 제어를 받아 하나의 입력 포트만이 스위칭이 가능하게 되고 스위칭을 요구한 나머지 다른 입력 포트들은 스위칭이 가능해질 때까지 블록킹 되게 된다.The H1 packets of the input buffers 111 through 11n require switching. When two or more input ports require switching to one output port, the switch fabric 120 is controlled by the network processing module 140. Only one input port can be switched and the other input ports that require switching are blocked until switching is possible.
또한, 출력 버퍼(131 내지 13n)들은 스위치 패브릭(120)의 성능 개선을 위한 것으로, 출력 포트에서의 경로(Path) 지연 등으로 인한 스위치 블록킹을 방지하기 위한 것이다.In addition, the output buffers 131 to 13n are for improving the performance of the switch fabric 120 and are intended to prevent switch blocking due to a path delay at the output port.
그리고, 현재까지 패킷 스위치 시스템의 설계에 있어 가장 중요한 패킷의 스위칭 처리 능력을 높이기 위하여 다양한 스위치 구조 및 구성 방안이 제안되었다.In addition, various switch structures and configuration schemes have been proposed to increase the switching processing capability of the most important packets in the design of a packet switch system.
일반적으로, 스위치의 분류 방식중 버퍼의 구성 방식에 의한 분류에 있어서는 버퍼의 위치에 따라 입력 버퍼링과 출력 버퍼링 방식으로 나누고 있으며, 입력버퍼 구조가 주로 고속의 스위치 구성에 사용되어 왔다.In general, in the classification method of the switch among the classification method of the switch is divided into the input buffering and the output buffering method according to the position of the buffer, the input buffer structure has been mainly used for high-speed switch configuration.
도 2는 종래의 입력버퍼링 스위치 시스템의 개략도로서, 패킷 스케쥴링 방식을 이용하여 입력버퍼들에서 발생하는 HOL 블록킹을 줄이기 위한 것이다.Figure 2 is a schematic diagram of a conventional input buffering switch system, to reduce the HOL blocking occurring in the input buffer using a packet scheduling scheme.
입력 버퍼(211 내지 21n)들에서 대기 큐(Queue)인 Q1중 HOL 블록킹이 발생하는 입력 포트에 대하여는 큐 Q2 스위칭 경로가 가능한지를 파악하고, 큐 Q2 역시 블록킹이면 윈도우 크기(window size)만큼까지 스위칭이 가능한 스위치 경로가 스위치 패브릭(220)에 있는지를 검사하여 HOL 블록킹을 최소화하게 된다.In the input buffers 211 through 21n, it is determined whether the queue Q2 switching path is possible for the input port where HOL blocking occurs in the waiting queue Q1. If the queue Q2 is also blocking, it switches to the window size. Checking if this possible switch path is in the switch fabric 220 will minimize HOL blocking.
여기서, 윈도우 크기(Window size)에 의하여 HOL 블록킹은 감소하지만 스위치 패브릭(220)이 원하는 동작 속도를 따라갈 수 있어야 한다.Here, the HOL blocking is reduced by the window size, but the switch fabric 220 should be able to follow the desired operating speed.
도 3도 상기 도 2와 마찬가지로 패킷 스케쥴링 방식을 이용하여 입력버퍼들에서 발생하는 HOL 블록킹을 줄이기 위한 종래의 입력버퍼링 스위치 시스템의 개략도로서, 이는 병렬적 구성으로 이루어진 입력 버퍼(311 내지 31n)들을 구비하고 있는 버퍼 그룹(group)(G321 내지 G32n)들과, 버퍼 그룹(group)(G321 내지 G32n)들을 통해 전달된 신호를 원하는 출력포트로 스위칭하는 스위치 패브릭(330)을 구비한다.FIG. 3 is a schematic diagram of a conventional input buffering switch system for reducing HOL blocking occurring in input buffers using a packet scheduling scheme similar to FIG. 2, which includes input buffers 311 to 31n configured in parallel. Buffer groups G321 to G32n, and a switch fabric 330 for switching a signal transmitted through the buffer groups G321 to G32n to a desired output port.
여기서, 버퍼 그룹(group)(G321 내지 G32n)들이 각각 구비할 수 있는 최대 입력버퍼의 수는 출력포트의 수만큼이다.Here, the maximum number of input buffers each of the buffer groups G321 to G32n may have is the number of output ports.
만약, 버퍼 그룹(group)(G321 내지 G32n)들이 각각 출력포트의 수와 동일하게 입력버퍼를 갖는 경우에는 입력 포트별로 각 출력포트에 대한 큐(Queue)의 상태를 파악하고 있으므로, HOL 블록킹을 줄일 수 있다.If the buffer groups G321 to G32n each have an input buffer equal to the number of output ports, the status of a queue for each output port is determined for each input port, thereby reducing HOL blocking. Can be.
그러나, 상기한 바와 같은 종래의 패킷 스케쥴링 방법의 경우, 입력 버퍼에서 HOL(Head Of Line) 블록킹이 발생하여 패킷의 스위칭율이 제한되게 되고, 입력 포트들에 대한 공평성(fairness)을 보장하기가 어려웠고, 특히 고속의 패킷 스위칭이 요구되는 스위치 시스템의 경우 입력 포트들에 대한 공평성이 보장되지 않아 시스템의 성능을 저하시키는 문제점이 있었다.However, in the conventional packet scheduling method as described above, HOL (Head Of Line) blocking occurs in the input buffer to limit the switching rate of the packet, and it is difficult to guarantee fairness for the input ports. In particular, in the case of a switch system requiring high-speed packet switching, there is a problem in that the fairness of the input ports is not guaranteed, thereby degrading the performance of the system.
또한, 상기 도 3에서와 같은 종래의 패킷 스케쥴링 방법은 실제 구현상에서 출력포트 수만큼의 물리적인 버퍼를 만들 수 없는 문제점이 있었다.In addition, the conventional packet scheduling method as shown in FIG. 3 has a problem in that physical buffers as many as the number of output ports cannot be made in actual implementation.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 패킷 스위치 시스템에서 입력 패킷들을 우선순위별로 스케쥴링하여 스위칭하되, 패킷 스위칭에 있어서 우선순위별 공평성을 제공하기 위한 것이다.Accordingly, the present invention has been made to solve the above problems, and in the packet switch system, the input packets are scheduled and switched according to priority, but the priority is provided in the packet switching.
도 1은 일반적인 입출력 버퍼링 스위치 시스템의 개략도.1 is a schematic diagram of a typical input / output buffering switch system.
도 2 및 도 3은 종래의 입력버퍼링 스위치 시스템의 개략도.2 and 3 are schematic diagrams of a conventional input buffering switch system.
도 4는 본 발명에 따른 패킷 스위치 시스템에서의 패킷 스케쥴링 장치의 일실시예 구성도.Figure 4 is a block diagram of an embodiment of a packet scheduling apparatus in a packet switch system according to the present invention.
도 5는 도 4의 레지스터의 동작에 대한 일예시도.5 is an exemplary view of the operation of the register of FIG.
도 6a 및 도 6c는 도 4의 레지스터의 동작에 대한 다른 예시도.6A and 6C illustrate another example of the operation of the register of FIG.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
410: 입력버퍼 411 내지 41n: 큐410: input buffer 411 to 41n: cue
420: 레지스터 430: 스케쥴링 제어부420: register 430: scheduling control unit
440: 신호 결합기440: signal coupler
이와 같은 목적을 달성하기 위한 본 발명은, 패킷(Packet) 스위치 시스템에서의 패킷 스케쥴링(Scheduling) 장치에 있어서, 우선순위가 부여되어 입력된 패킷들을 각각 일시 저장하여 우선순위별로 전달하는 다수의 제 1 저장수단; 상기 다수의 제 1 저장수단을 통해 전달되는 패킷중 HOL(Head Of Line) 블록킹(Blocking)이 발생한 패킷들을 우선순위별로 저장하기 위한 제 2 저장수단; 상기 제 2 저장수단의 저장상태를 확인하여 확인 결과에 따라, 상기 제 2 저장수단에 저장된 HOL 블록킹이 발생한 패킷을 상기 패킷 스위치 시스템으로 출력시키는 스케쥴링 제어수단; 및 상기 다수의 제 1 저장수단을 통해 전달되는 패킷과 상기 제 2 저장수단으로부터 전달되는 HOL 블록킹이 발생한 패킷을 상기 패킷 스위치 시스템으로 전달하는 신호 결합수단을 포함한다.In order to achieve the above object, the present invention provides a packet scheduling apparatus in a packet switch system. Storage means; Second storage means for storing packets of HOL (Head Of Line) blocking, which are transmitted through the plurality of first storage means, in priority order; Scheduling control means for checking a storage state of the second storage means and outputting a packet having HOL blocking stored in the second storage means to the packet switch system according to a confirmation result; And signal combining means for transmitting the packet transmitted through the plurality of first storage means and the packet in which the HOL blocking has occurred from the second storage means to the packet switch system.
그리고, 본 발명은, 패킷(Packet) 스위치 시스템에서의 패킷 스케쥴링(Scheduling) 방법에 있어서, 우선순위가 부여되어 입력된 패킷들을 각각 우선순위별로 일시 저장하는 제 1 단계; 상기 제 1 단계에서 일시 저장된 패킷을 우선순위별로 스케쥴링하여 상기 패킷 스위치 시스템으로 전달하는 제 2 단계; 상기 제 1 단계에서 일시 저장된 패킷중 HOL 블록킹이 발생된 패킷을 우선순위별로 저장하는 제 3 단계; 및 상기 제 3 단계에서 저장된 패킷이 상기 패킷 스위치 시스템으로 전달된 후 다시 HOL 블록킹이 발생되었는지 여부에 따라, 상기 제 3 단계에서 저장된 패킷을 스케쥴링하여 상기 패킷 스위치 시스템으로 전달하는 제 4 단계를 포함한다.In addition, the present invention provides a packet scheduling method in a packet switch system, comprising: a first step of temporarily storing prioritized packets for each priority; A second step of scheduling a packet temporarily stored in the first step according to priority and delivering the packet to the packet switch system; A third step of storing packets for which HOL blocking has occurred in the first step according to priority; And a fourth step of scheduling and forwarding the stored packet to the packet switch system according to whether the HOL blocking occurs again after the packet stored in the third step is delivered to the packet switch system. .
또한, 본 발명은, 프로세서를 구비한 정보제공 시스템에, 우선순위가 부여되어 입력된 패킷들을 각각 우선순위별로 일시 저장하는 제 1 기능; 상기 제 1 기능에서 일시 저장된 패킷을 우선순위별로 스케쥴링하여 패킷 스위치 시스템으로 전달하는 제 2 기능; 상기 제 1 기능에서 일시 저장된 패킷중 HOL 블록킹이 발생된 패킷을 우선순위별로 저장하는 제 3 기능; 및 상기 제 3 기능에서 저장된 패킷이 상기 패킷 스위치 시스템으로 전달된 후 다시 HOL 블록킹이 발생되었는지 여부에 따라, 상기 제 3 기능에서 저장된 패킷을 스케쥴링하여 상기 패킷 스위치 시스템으로전달하는 제 4 기능을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공한다.In addition, the present invention, the information providing system having a processor, the first function of temporarily storing the packets, each of which is given priority and input by priority; A second function of scheduling the temporarily stored packet in the first function according to priority and delivering the packet to the packet switch system; A third function of storing, by priority, packets having HOL blocking occurring among the packets temporarily stored in the first function; And realizing a fourth function of scheduling and forwarding the stored packet in the third function to the packet switch system according to whether the HOL blocking occurs again after the packet stored in the third function is delivered to the packet switch system. A computer readable recording medium having recorded thereon a program is provided.
이와 같은 구성을 갖는 본 발명은 입력패킷들을 우선순위별로 저장하고, 저장된 패킷을 우선순위별로 스위칭한 후, HOL 블록킹이 발생하는 패킷들을 우선순위별로 일정한계까지 저장하였다가 궤환방식에 의하여 다시 스위칭하므로써, 입력모든 패킷들이 공평하게 스위칭될 수 있도록 하기 위한 것이다.According to the present invention having the above configuration, the input packets are stored by priority, the stored packets are switched by priority, and the packets generated by HOL blocking are stored up to a certain threshold by priority and then switched again by a feedback method. This is to ensure that all incoming packets can be switched evenly.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 4는 본 발명에 따른 패킷 스위치 시스템에서의 패킷 스케쥴링 장치의 일실시예 구성도이다.4 is a diagram illustrating an embodiment of a packet scheduling apparatus in a packet switch system according to the present invention.
도 4에 도시된 바와 같이, 본 발명의 패킷 스위치 시스템에서의 패킷 스케쥴링 장치는, 우선순위가 부여되어 입력된 패킷들을 우선순위별로 각각 일시 저장하는 큐(Queue)(411 내지 41n)들과, 큐(Queue)(411 내지 41n)들을 통해 전달되는 패킷중 HOL(Head Of Line) 블록킹(Blocking)이 발생한 패킷들을 우선순위별로 저장하기 위한 레지스터(420)와, 레지스터(420)의 저장상태를 확인하여 확인 결과에 따라, 레지스터(420)에 저장된 HOL 블록킹이 발생한 패킷을 패킷 스위치 시스템으로 출력시키는 스케쥴링 제어부(430)와, 큐(Queue)(411 내지 41n)들을 통해 전달되는 패킷과 레지스터(420)로부터 전달되는 HOL 블록킹이 발생한 패킷을 패킷 스위치 시스템으로 전달하는 신호 결합기(440)를 구비한다.As shown in FIG. 4, the packet scheduling apparatus of the packet switch system of the present invention includes queues 411 to 41n for temporarily storing prioritized packets inputted by priority and queues. The register 420 for storing packets having HOL (Head Of Line) blocking among the packets transmitted through the queues 411 to 41n according to priority, and the storage state of the register 420 is checked. According to the result of the check, from the scheduling control unit 430 for outputting the packet generated HOL blocking stored in the register 420 to the packet switch system, and the packet and register 420 transferred through the queue (411 to 41n) And a signal combiner 440 which forwards the forwarded HOL blocking generated packet to the packet switch system.
상기한 바와 같은 구조를 갖는 본 발명의 패킷 스케쥴링 장치의 동작에 대하여 상세하게 설명하면 다음과 같다.The operation of the packet scheduling apparatus of the present invention having the structure as described above will be described in detail as follows.
기가비트(Gigabit) 이더넷 시스템에서는 기존의 패킷 스위치 시스템과 달리 다중매체(multimedia)를 수용하기 위하여 우선순위 제어(priority control) 기능과 흐름 제어(flow control) 기능이 요구되므로, 본 발명에서는 각 입력포트에 연결된 입력버퍼에 우선순위 개념을 도입하여 우선순위별로 큐(Queue)(411 내지 41n)들을 분리하였으며, 비동기식 스케쥴링의 관점에서 스케쥴링되도록 하였다.Unlike conventional packet switch systems, a Gigabit Ethernet system requires a priority control function and a flow control function to accommodate multimedia. Priority concept was introduced to the connected input buffers to separate queues (411 to 41n) by priority and to be scheduled in terms of asynchronous scheduling.
여기서, 우선순위가 제일 앞서는 큐(411)는 실시간 전송이 요구되는 것이며, 우선순위가 제일 늦은 큐(41n)는 전송속도와는 무관한 패킷들의 큐이다.Here, the queue 411 with the highest priority is required for real time transmission, and the queue 41n with the lowest priority is a queue of packets irrelevant to the transmission rate.
그리고, 패킷 스케쥴링 동작에서는 우선순위 등급에 따라서 우선적으로 스위칭이 요구되는 패킷의 스위칭을 요구하고, 이때 스위칭이 가능할 경우 입력 패킷을 제어하여 스위칭을 실시하게 되는데, 우선순위가 제일 앞서는 큐(411)의 패킷은 다른 큐들의 패킷에 대하여 우선적으로 스위칭 된다.In the packet scheduling operation, switching of packets that require priority switching according to a priority level is requested. When switching is possible, switching is performed by controlling an input packet. Packets are preferentially switched over to packets in other queues.
이때, 스위칭 동작중 우선순위가 동일한 큐들에 의하여 HOL 블록킹이 발생하는 경우, HOL 블록킹이 발생한 패킷은 레지스터(420)에 저장된다.In this case, when HOL blocking occurs due to queues having the same priority during the switching operation, the packet in which HOL blocking occurs is stored in the register 420.
레지스터(420)는 최대 n개의 패킷을 저장할 수 있으며, 기본적으로는 n개의 큐가 레지스터(420)에 등록될 때까지 레지스터(420)의 스위칭 동작을 초기화하지 않으나, 우선순위가 낮은 패킷이 레지스터(420)에 등록되면 우선순위 서비스를 위하여 레지스터(420)의 스위칭 동작을 시작한다.The register 420 may store a maximum of n packets, and basically does not initialize the switching operation of the register 420 until n queues are registered in the register 420, but a packet having a lower priority is stored in the register (420). Once registered with 420, switching operation of register 420 is initiated for priority service.
그리고, 스케쥴링 제어부(430)는 레지스터(420)의 비교 동작을 처리 하기 위한 것으로서, 레지스터(420)의 상태에 따라 동작한다.The scheduling controller 430 processes the comparison operation of the register 420 and operates according to the state of the register 420.
도 5는 도 4의 레지스터의 동작에 대한 일예시도로서, 상기 레지스터에 n개의 패킷이 등록되어 패킷의 스위칭을 시도하는 경우 발생하는 상태(state)를 4가지로 분류하여 예시한 것이다.FIG. 5 is an exemplary view illustrating the operation of the register of FIG. 4, and illustrates four types of states generated when n packets are registered in the register and the packet is switched.
첫 번째 동작 상태 S0(511)은 패킷 스케쥴링이 입력버퍼(410)의 패킷에 대하여 스위칭을 요청하는 동작상태로서, 레지스터(420) 측면에서는 기다리는(waiting) 상태이다.The first operation state S0 511 is an operation state in which packet scheduling requests switching for a packet of the input buffer 410, and is a waiting state in terms of the register 420.
이러한, 기다리는 동작 상태 S0(511)에서는 상기 스위치 패브릭의 동작 조건에 따라 패킷의 처리 방법이 달라지는데, 스위칭이 가능한 경우는 스위칭 동작 상태 S4(514)로 보내게 되고, HOL에 의하여 블록킹되는 경우는 레지스터(420)의 최대 크기와 동일한 n개의 큐가 저장될 때까지 레지스터(420)에 큐를 저장하는 동작을 수행한다.In this waiting operation state S0 511, a packet processing method varies according to an operation condition of the switch fabric. When switching is possible, the packet is sent to the switching operation state S4 514, and when a block is blocked by the HOL, the register is processed. The queue is stored in the register 420 until n queues equal to the maximum size of 420 are stored.
두 번째 동작상태 S2(512)는 HOL에 의하여 블록킹이 발생하여 레지스터(420)에 큐가 최대 크기 n에 도달하거나, 동일 우선순위의 패킷이 존재하지 않는 경우의 동작상태이다.The second operation state S2 512 is an operation state in which blocking occurs due to the HOL, so that the queue reaches the maximum size n in the register 420 or no packets of the same priority exist.
그리고, 이 동작상태 S2(512)에서 패킷 스케쥴링의 동작은 레지스터(420)에 패킷에 대하여 스위칭을 요구하고, 스위칭이 가능한 경우에는 스위칭 동작상태 S4 (514)로 보내게 되고, 만약 HOL 블록킹이 다시 발생되게 되면 레지스터(420)내에서 이 패킷을 궤환시키고, 다음의 패킷에 대한 스위칭을 시도한다. 이와 같은, 궤환 동작에 의하여 패킷의 스위칭을 시도하고, 이와 같은 패킷의 궤환동작은 우선순위에 대한 공평성을 제공하게 된다.In this operation state S2 (512), the operation of packet scheduling requires the switch 420 to switch the packet, and if the switching is possible, the packet scheduling operation is sent to the switching operation state S4 (514). When generated, the packet is fed back in register 420 and switching to the next packet is attempted. As described above, the packet switching is attempted by the feedback operation, and the feedback operation of the packet provides fairness for priority.
세 번째 동작 상태 S3(513)는 레지스터(420) 내에서 패킷이 n/2이된 상태로서 입력버퍼(410)내의 큐(411 내지 41n)들의 크기 X와 비교 동작을 수행하여 처리하는 동작 상태이다.The third operation state S3 513 is an operation state in which a packet is n / 2 in the register 420 and performs a comparison operation with the size X of the queues 411 to 41n in the input buffer 410 and performs processing. .
만약, 등록된 큐의 수 n이 크기 X와 비교하여 X>n이거나 , X<(n/2)인 조건에서는 첫 번째 동작 상태S0(511)와 마찬가지로 레지스터(420)에 있는 n/2개의 패킷들에 대한 스위칭을 계속적으로 시도하여 레지스터(420)내에 존재하는 패킷의 수 n이 '0'이 될 때까지 스위칭을 시도한다.If the number n of registered queues is X> n compared to the size X or X <(n / 2), n / 2 packets in the register 420 as in the first operation state S0 (511). Switching attempts are made until the number n of packets present in the register 420 becomes '0'.
이와 같은 조건의 경우, 먼저 입력된 패킷이 먼저 출력되어야 한다는 패킷 전송 순서를 맞추기 위한 서비스 측면의 공평성(Fairness)을 고려한 것이며, 하위의 우선순위 패킷을 스위칭하기 위한 우선순위 측면의 공평성(Fairness)을 고려한 것이다.In the case of such a condition, it considers fairness of service side to match packet transmission order that first input packet should be output first, and fairness of priority side to switch lower priority packet. Considered.
그리고, 등록된 큐의 수 n이 크기 X와 비교하여 (n/2)<X<n인 상태에서는 패킷 스케쥴링 상태의 동작은 레지스터(420)내에서 패킷의 스위칭을 시도하지 않고 입력버퍼(420)내에 존재하는 패킷의 스위칭을 시도하게 된다. 이 경우, 스위칭의 블록킹이 발생하면 레지스터(420)의 초기 상태와 마찬가지로 레지스터(420)에 패킷 정보를 n/2에서 n이 될 때까지 저장한다.When the number n of registered queues is (n / 2) <X <n compared to the size X, the operation of the packet scheduling state does not attempt to switch packets in the register 420, but does not attempt to switch packets. Attempts to switch packets existing within. In this case, when blocking of switching occurs, the packet information is stored in the register 420 from n / 2 to n as in the initial state of the register 420.
도 6a는 상기 도 5의 동작 상태 S2에서 동작 상태 S3이 될 때까지의 동작을 설명하는 것으로, 스위칭시와 블록킹시의 변화를 나타내었다.FIG. 6A illustrates the operation from the operating state S2 to the operating state S3 of FIG. 5, and shows changes in switching and blocking.
도 6b는 상기 도 5의 동작 상태 S3의 (n/2)<X<n인 상태에서 상기 레지스터내에서 패킷 스케쥴링 동작을 나타낸 것이다.FIG. 6B illustrates a packet scheduling operation in the register in a state where (n / 2) <X <n of the operating state S3 of FIG.
도 6c는 상기 도 5의 비교에서 X>n이거나, X<(n/2)인 조건에서는 패킷 스케쥴링 동작에 대한 레지스터의 상태를 나타낸 것이다.FIG. 6C illustrates a state of a register for a packet scheduling operation under the condition of X> n or X <(n / 2) in the comparison of FIG. 5.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이 본 발명은, 입력되는 패킷들을 일시저장 메모리에 우선순위별로 저장하고, 저장된 패킷을 우선순위별로 스위칭한 후 HOL 블록킹이 발생하는 경우 블록킹된 패킷을 레지스터에 저장하고 저장된 패킷들을 다시 우선순위별로 스위칭하여, 입력된 모든 패킷들의 우선순위를 공평하게 스위칭하므로써, 고속 패킷 스위치 시스템의 스위칭율을 높이고, 스위치 시스템의 성능을 현저하게 향상시킬 수 있다.As described above, according to the present invention, when HOL blocking occurs after storing input packets in a temporary storage memory according to priority and switching stored packets according to priority, the blocked packets are stored in a register and the stored packets are again stored. By switching by priority, it is possible to increase the switching rate of the high speed packet switch system and to significantly improve the performance of the switch system by equally switching the priority of all input packets.
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