KR100386939B1 - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
채널 영역의 임계치 전압을 중앙에 비해 단부에서 작게 함으로써, 온 전류를 증가시키고 오프 전류는 저감할 수 있는 MOSFET을 실현한다.By making the threshold voltage in the channel region smaller at the end than in the center, it realizes a MOSFET that can increase on current and reduce off current.
MOSFET(201)에서는, 게이트 전극(13) 및 반도체 기판(1)의 표면에 의해 제2 게이트 절연막(10)을 통해 형성되는 단위 용량의 값을, 게이트 전극(13) 및 반도체 기판(1)의 표면에 의해 제1 게이트 절연막(7)을 통해 형성되는 단위 용량보다 크게 할 수가 있다. 제1 게이트 절연막(7)에 이용되는 실리콘 질화막이 제2 게이트 절연막(10)에 이용되는 실리콘 산화막보다 유전률이 높기 때문에, 상기한 2개의 단위 용량의 크기에 대한 상기 관계를 얻는 것은 용이하다.In the MOSFET 201, the value of the unit capacitance formed through the second gate insulating film 10 by the surfaces of the gate electrode 13 and the semiconductor substrate 1 is determined by the gate electrode 13 and the semiconductor substrate 1. The surface can be made larger than the unit capacitance formed through the first gate insulating film 7. Since the silicon nitride film used for the first gate insulating film 7 has a higher dielectric constant than the silicon oxide film used for the second gate insulating film 10, it is easy to obtain the above relationship with respect to the sizes of the two unit capacitances.
Description
본 발명은 MOS(Metal 0xide Semiconductor) 구조를 갖는 반도체 장치에 관한 것으로, 특히 게이트 전극을 리플레이스법(replace method)으로 구성한 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a MOS (Metal 0xide Semiconductor) structure, and more particularly, to a semiconductor device having a gate electrode replaced by a replace method, and a manufacturing method thereof.
종래부터 MOSFET의 단채널 효과의 억제가 요구되어 왔다. 그리고 이것을 실현하기 위해, 게이트 전극의 측벽 아래에 소스·드레인에 연결된 익스텐션 (extension)을 얕게 형성하는 반도체 제조 기술이 일반적으로 채용되고 있는데, 예를 들면 LDD(Light Doped Drain) 구조로써 알려져 있다. 여기서 MOSFET이란 MOS 구조를 갖는 FET(전계 효과 트랜지스터)을 가리키지만, 게이트 전극으로는 반드시 금속뿐만 아니라 다른 도전체, 예를 들면 폴리실리콘을 채용하는 경우를 포함하며, 게이트 절연막으로는 반드시 산화물뿐만 아니라 다른 절연체를 채용하는 경우도 포함하는 개념으로서 이용하고 있다.In the past, suppression of short channel effects of MOSFETs has been required. In order to realize this, a semiconductor manufacturing technique for shallowly forming an extension connected to a source / drain under a sidewall of a gate electrode is generally employed. For example, it is known as a light doped drain (LDD) structure. Here, MOSFET refers to an FET (field effect transistor) having a MOS structure, but includes a case in which not only a metal but also another conductor, for example, polysilicon is used as the gate electrode, and only oxide is used as the gate insulating film. In addition, it uses as a concept including the case where another insulator is employ | adopted.
그러나, 익스텐션이 얕게 형성되므로 시트 저항의 증대를 초래하여 MOSFET의 전류 구동 능력을 저하시킨다는 문제가 있다. 이 문제를 해결하는 방법으로서,"Straddle-Gate Transistor: Changing MOSFET Channel Length Between Off- and On- State Towards Achieving Tunneling-Defined Limit of Field-Effect" (Sandip Tiwari et al., Ext. Abst. of International Electron Devices Meeting, 1998 pp.737-740)에 채널 영역 끝의 임계치 전압을 채널 영역 중앙의 임계치 전압보다 낮게 하는 구조의 트랜지스터가 제안되고 있다.However, since the extension is shallow, there is a problem that the sheet resistance is increased, thereby lowering the current driving capability of the MOSFET. As a way to solve this problem, "Straddle-Gate Transistor: Changing MOSFET Channel Length Between Off- and On- State Towards Achieving Tunneling-Defined Limit of Field-Effect" (Sandip Tiwari et al., Ext. Abst. Of International Electron Devices Meeting, 1998 pp. 737-740 have proposed a transistor having a structure in which the threshold voltage at the end of the channel region is lower than the threshold voltage at the center of the channel region.
이 트랜지스터에서는 게이트 전극에 소정의 전압을 인가함으로써 채널 영역 끝에 반전층을 형성하고 캐리어의 도전층을 얻을 수 있다. 반면에, 게이트 전극에 전압이 인가되지 않은 경우에는 트랜지스터가 오프 상태에 있고 채널 영역 끝은 축적 상태가 되어, 소스·드레인의 공핍층 신장이 억제된다. 이에 따라 단채널 효과에 의한 누설 전류를 억제할 수가 있다.In this transistor, an inversion layer is formed at the end of the channel region by applying a predetermined voltage to the gate electrode to obtain a conductive layer of a carrier. On the other hand, when no voltage is applied to the gate electrode, the transistor is in the off state and the end of the channel region is in the accumulation state, so that the depletion layer extension of the source and drain is suppressed. As a result, leakage current due to a short channel effect can be suppressed.
도 22는 상기 문헌에서 제안된 트랜지스터의 구조를 개념적으로 나타내는 단면도이다. 반도체 기판(1) 상에는 게이트 절연막(51)을 통해 게이트 전극(52)이 형성되고, 게이트 전극(52) 하측의 채널 영역을 통해, 소스·드레인(5)이 한 쌍 형성되어 있다. 게이트 전극(52)은 내측 게이트(53)와 사이드 게이트(54)로 구성되어 있다.Fig. 22 is a sectional view conceptually showing the structure of a transistor proposed in the above document. The gate electrode 52 is formed on the semiconductor substrate 1 through the gate insulating film 51, and a pair of source and drain 5 is formed through the channel region under the gate electrode 52. The gate electrode 52 is composed of an inner gate 53 and a side gate 54.
내측 게이트(53)와 사이드 게이트(54)로는 일함수가 서로 다른 재료를 채용함으로써 사이드 게이트(54)가 만드는 MOS 구조의 임계치 전압이 내측 게이트(53)가 만드는 MOS 구조의 임계치 전압보다 작게 할 수 있다. 예를 들면 내측 게이트 (53)를 텅스텐막으로 사이드 게이트(54)를 폴리실리콘막으로 각각 구성하여도 좋을 것이다.By employing materials having different work functions for the inner gate 53 and the side gate 54, the threshold voltage of the MOS structure made by the side gate 54 can be made smaller than the threshold voltage of the MOS structure made by the inner gate 53. have. For example, the inner gate 53 may be made of a tungsten film, and the side gate 54 may be made of a polysilicon film.
또한, 상기 문헌에서는 사이드 게이트(54) 아래 있는 게이트 절연막의 막 두께와 내측 게이트(53) 아래 있는 게이트 절연막의 막 두께를 다르게 하여 상기 효과를 실현할 수 있다는 것도 개시되어 있다.The document also discloses that the above effect can be realized by varying the thickness of the gate insulating film under the side gate 54 and that of the gate insulating film under the inner gate 53.
한편, MOSFET의 게이트 전극의 저항을 저감함으로써 고속 동작을 실현하기 위해, 폴리실리콘막과 금속 실리사이드막의 적층 구조로부터 게이트 전극을 형성하는 반도체 제조 기술도 채용되어 왔다.On the other hand, in order to realize high speed operation by reducing the resistance of the gate electrode of the MOSFET, a semiconductor manufacturing technique for forming a gate electrode from a laminated structure of a polysilicon film and a metal silicide film has also been adopted.
그러나, 게이트 전극의 재료로서 금속막을 채용하는 경우 그 내열성이 낮기 때문에 게이트 전극을 형성한 후의 열처리가 제한되게 된다. 통상은 게이트 전극을 형성한 후에 소스·드레인이 형성되기 때문에 소스·드레인의 열처리가 제한되게 된다. 그러나 이렇게 하면 소스·드레인의 불순물 활성화가 불충분해져서, 소스·드레인의 저항이 상승하고 MOSFET의 구동 능력이 저하된다는 문제점을 초래한다. 게이트 절연막으로 탄탈옥사이드막과 같은 고유전체를 이용하는 경우에도 그 내열성이 낮기 때문에 마찬가지의 문제가 발생한다.However, when a metal film is used as the material of the gate electrode, its heat resistance is low, so that heat treatment after forming the gate electrode is limited. Usually, since the source / drain is formed after the gate electrode is formed, the heat treatment of the source / drain is limited. However, this causes insufficient source and drain impurity activation, resulting in a problem that the resistance of the source and drain rises and the driving capability of the MOSFET decreases. The same problem occurs because the heat resistance is low even when a high dielectric such as a tantalum oxide film is used as the gate insulating film.
이 문제를 해결하기 위해, 일단 더미 게이트 전극을 형성하고 이것을 마스크로 하여 자기 정합적으로 소스 드레인을 형성한 후 더미 게이트 전극을 제거함으로써 리얼 게이트 전극을 형성하는 방법이 제안되고 있다. 예를 들면 더미 게이트 전극을 이용한 리플레이스법은 “High Performance Metal Gate MOSFETs Fabricated by CMP for O.1㎛ Regime" (A. Yagishita et al., Ext. Abst. of International Electron Devices Meeting, 1998 pp.785-788)에 개시되어 있다.In order to solve this problem, a method of forming a real gate electrode by forming a dummy gate electrode once, forming a source drain in a self-aligned manner using this as a mask, and then removing the dummy gate electrode has been proposed. For example, the replacement method using a dummy gate electrode is described in “High Performance Metal Gate MOSFETs Fabricated by CMP for 0.1 μm Regime” (A. Yagishita et al., Ext. Abst. Of International Electron Devices Meeting, 1998 pp. 785). -788).
도 23 내지 도 29는 금속성의 게이트 전극을 갖는 MOSFET을 더미 게이트 전극을 이용한 리플레이스법에 의해 제조하는 방법을 공정순으로 나타내는 단면도이다.23 to 29 are cross-sectional views illustrating a method of manufacturing a MOSFET having a metallic gate electrode by the replace method using a dummy gate electrode in the order of steps.
실리콘을 주성분으로 하는 반도체 기판(1) 상에 소자를 분리하기 위한 절연막으로 충전된 트렌치형 소자 분리 영역(2)을 선택적으로 형성한다. 그리고 붕소 이온(101)을 반도체 기판(1)의 표면에 주입함으로써 웰을 형성하고 임계치 전압을 조정하기 위한 도핑을 행한다 (도 23).A trench type device isolation region 2 filled with an insulating film for separating devices is selectively formed on the semiconductor substrate 1 mainly composed of silicon. Then, the boron ions 101 are implanted into the surface of the semiconductor substrate 1 to form a well and doping for adjusting the threshold voltage (Fig. 23).
계속해서 열 산화에 의해 실리콘 산화막(3)을 반도체 기판(1) 상에 형성하고, CVD법(화학 기상 성장법)에 의해 폴리실리콘막(4a), 실리콘 질화막(4b)을 순서대로 피착한다. 사진 제판 기술을 이용한 패터닝 및 이방성 에칭을 행하여 실리콘 질화막(4b) 및 폴리실리콘막(4a)을 에칭하고, 이러한 두 막으로 구성되는 더미 게이트 전극(4)을 형성한다 (도 24). 다음에 더미 게이트 전극(4)을 마스크로 하여 비소 이온(102)을 반도체 기판(1)의 표면에 주입하고, 이것에 의해서 소스·드레인 (5)을 형성한다 (도 25). 그 후, 열처리를 가함으로써 주입한 소스·드레인(5) 내의 도펀트를 활성화한다.Subsequently, the silicon oxide film 3 is formed on the semiconductor substrate 1 by thermal oxidation, and the polysilicon film 4a and the silicon nitride film 4b are sequentially deposited by the CVD method (chemical vapor deposition method). Patterning and anisotropic etching using a photolithography technique are performed to etch the silicon nitride film 4b and the polysilicon film 4a to form a dummy gate electrode 4 composed of these two films (FIG. 24). Next, arsenic ions 102 are implanted into the surface of the semiconductor substrate 1 using the dummy gate electrode 4 as a mask, thereby forming the source and drain 5 (FIG. 25). Then, the dopant in the injected source and drain 5 is activated by applying heat treatment.
다음에 CVD법에 의해 예를 들면 실리콘 산화막으로 이루어지는 절연막(6)을 일단 피착하고, CMP법 (화학 기계 연마법)을 이용한 연마에 의해 더미 게이트 전극 (4)의 표면을 노출시킨다 (도 26). 그리고 더미 게이트 전극(4)을 제거함으로써 리얼 게이트 전극의 주형(mold)으로서 절연막(6)을 남긴다(殘置) (도 27).Next, an insulating film 6 made of, for example, a silicon oxide film is deposited by the CVD method, and the surface of the dummy gate electrode 4 is exposed by polishing using the CMP method (chemical mechanical polishing method) (Fig. 26). . By removing the dummy gate electrode 4, the insulating film 6 is left as a mold of the real gate electrode (Fig. 27).
그 후, 절연막(6)이 노출시키는 반도체 기판(1) 상에 게이트 산화막(51)을 열 산화로 형성한다. 또한 CVD법 혹은 스퍼터법에 의해, 예를 들면 텅스텐으로 이루어지는 금속막(12)을 피착시킨다 (도 28). 그리고 CMP법을 이용한 연마에 의해 절연막(6) 상의 금속막(12)을 제거함으로써 게이트 산화막(51) 상의 금속막(12)을 남기고, 리얼 게이트 전극(13)을 완성시킨다 (도 29). 이 때, 게이트 산화막 (51) 상의 금속막(12) 상측의 일부도 연마될 수 있다.Thereafter, the gate oxide film 51 is formed by thermal oxidation on the semiconductor substrate 1 exposed by the insulating film 6. Further, a metal film 12 made of, for example, tungsten is deposited by CVD or sputtering (Fig. 28). By removing the metal film 12 on the insulating film 6 by polishing using the CMP method, the metal film 12 on the gate oxide film 51 is left to complete the real gate electrode 13 (Fig. 29). At this time, a part of the upper side of the metal film 12 on the gate oxide film 51 may also be polished.
이상과 같이 하여 제조된 트랜지스터에는 트렌치형(trench type) 소자 분리 영역(2)에 의해 구분된 반도체 기판(1)의 표면 상에, 게이트 절연막(51)을 통해 금속으로 이루어지는 게이트 전극(13)이 형성된다. 또한 게이트 전극(13) 아래에 있는 채널 영역을 사이에 두고 한 쌍의 소스·드레인(5)이 대향하도록 형성되어 있다. 게이트 전극(13)의 재료로 금속을 이용한 경우, 에칭에 의해 이것을 정형하는 것은 곤란하기 때문에 상기한 바와 같은 리플레이스법을 채용하는 것이 바람직하다.In the transistor manufactured as described above, the gate electrode 13 made of metal is formed on the surface of the semiconductor substrate 1 separated by the trench type device isolation region 2 through the gate insulating film 51. Is formed. In addition, a pair of source and drain 5 are formed to face each other with the channel region under the gate electrode 13 interposed therebetween. In the case where metal is used as the material of the gate electrode 13, it is difficult to shape this by etching, and therefore it is preferable to employ the replacement method as described above.
게이트 전극을 일함수가 다른 2 종류의 재료로 형성하는 구조를 실현하기 위해서는 복잡한 제조 공정이 필요하다. 금속으로 이루어지는 내측 게이트(53)를 정형하기 위해서는 리플레이스법을 채용하는 것이 바람직하지만, 리플레이스법을 내측 게이트(53)에 채용하면 단부에 내측 게이트(53)와는 다른 재료로 사이드 게이트 (54)를 형성하는 것이 매우 곤란하다.In order to realize the structure in which the gate electrode is formed of two kinds of materials having different work functions, a complicated manufacturing process is required. In order to shape the inner gate 53 made of metal, it is preferable to employ the replace method. However, when the replace method is employed in the inner gate 53, the side gate 54 is formed at a different end from the inner gate 53. It is very difficult to form.
또한, 게이트 절연막의 두께를 채널 영역 내의 위치에 따라 다르게 한 형태의 트랜지스터에서는 게이트 절연막이 얇은 위치에서 터널링에 의한 누설 전류가 발생하기 때문에 막 두께의 하한이 한정되고, M0S 구조의 임계치를 채널 영역 내에서 상당히 다양하게 하는 것이 곤란하다.Further, in the transistor in which the thickness of the gate insulating film is changed depending on the position in the channel region, the lower limit of the film thickness is limited because the leakage current is generated by tunneling at the thin position of the gate insulating film, and the threshold of the M0S structure is limited in the channel region. It is difficult to vary considerably.
본 발명은 상기한 바와 같은 문제점을 감안하여 이루어진 것으로, 게이트 절연막의 두께를 바꾸는 것을 필수로 하지 않고, 채널 영역 끝에 있어서의 게이트 절연막의 단위 면적당 용량(이하「단위 용량」)을 채널 영역 중앙에서의 게이트 절연막의 단위 용량보다 크게 하고 이로써 채널 영역 끝 영역의 임계치 전압을 작게 하여, 온 전류를 증가시키고 또한 오프 전류는 저감할 수 있는 고성능의 MOSFET을 실현하는 것을 목적으로 하고 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is not essential to change the thickness of the gate insulating film, and the capacitance per unit area (hereinafter referred to as "unit capacitance") of the gate insulating film at the end of the channel region is determined at the center of the channel region. It is an object of the present invention to realize a high-performance MOSFET capable of increasing the on-current and reducing the off-current by making it larger than the unit capacitance of the gate insulating film, thereby reducing the threshold voltage of the end region of the channel region.
본 발명에 따른 반도체 장치에 있어서, 표면을 갖는 반도체 기판과, 상기 표면에 설치되고 그 사이에 채널 영역을 갖는 한 쌍의 소스·드레인과, 그 보유하는 단위 면적당 용량이 상기 채널 영역 중앙보다 단부에서 더 큰 게이트 절연막과, 상기 게이트 절연막을 통해 상기 표면에 대향하고 있는(facing to) 게이트 전극을 포함한다.In the semiconductor device according to the present invention, a semiconductor substrate having a surface, a pair of source / drains provided on the surface and having a channel region therebetween, and a capacity per unit area to be retained at an end portion of the semiconductor region at an end portion thereof. A larger gate insulating film and a gate electrode facing to the surface through the gate insulating film.
본 발명에 따른 반도체 장치에 있어서, 상기 게이트 절연막의 유전률은 상기 채널 영역의 상기 중앙보다 상기 단부에서 더 크다.In the semiconductor device according to the present invention, the dielectric constant of the gate insulating film is larger at the end portion than the center of the channel region.
본 발명에 따른 반도체 장치에 있어서, 상기 게이트 절연막에서 유전률의 두께에 대한 비는 상기 채널 영역의 상기 중앙보다 상기 채널 영역의 상기 단부에서 더 크다.In the semiconductor device according to the present invention, the ratio of the thickness of the dielectric constant in the gate insulating film is larger at the end of the channel region than the center of the channel region.
본 발명에 따른 반도체 장치에 있어서, 상기 채널 영역에서 상기 반도체 기판의 불순물 농도는 그 상기 중앙보다 그 상기 단부에서 더 낮다.In the semiconductor device according to the present invention, the impurity concentration of the semiconductor substrate in the channel region is lower at the end thereof than the center thereof.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, (a) 반도체 기판의 표면상에 더미 게이트 전극을 형성하는 공정과, (b) 상기 공정 (a)에서 얻어진 구조의 전면에 적어도 상기 더미 게이트 전극 두께보다 두꺼운 제1 절연막을 피착시키는 공정과, (c) 상기 제1 절연막측으로부터 연마하여 상기 더미 게이트 전극의 표면을 노출시키는 공정과, (d) 상기 더미 게이트 전극을 제거하여, 상기 반도체 기판의 상기 표면을 개구하는 상기 제1 절연막을 남기는(殘置) 공정과, (e) 상기 제1 절연막의 상기 개구에 있어서의 측면 및 상기 반도체 기판의 상기 표면에 접하여 형성되고, 상기 반도체 기판의 상기 표면의 노출을 허용하는 제1 게이트 절연막을 형성하는 공정과, (f) 상기 제1 게이트 절연막이 노출을 허용하는 상기 반도체 기판의 상기 표면에 있어서, 상기 제1 게이트 절연막보다 단위 면적당 용량이 작은 제2 게이트 절연막을 형성하는 공정과, (g) 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 통해 상기 반도체 기판의 상기 표면과 대향하고 있는 게이트 전극을 형성하는 공정을 포함한다.In the method of manufacturing a semiconductor device according to the present invention, (a) forming a dummy gate electrode on the surface of the semiconductor substrate, and (b) at least the dummy gate electrode thickness on the entire surface of the structure obtained in the step (a). Depositing a thicker first insulating film, (c) polishing from the first insulating film side to expose the surface of the dummy gate electrode, (d) removing the dummy gate electrode, and removing the (E) a step of leaving the first insulating film for opening a surface; and (e) a side surface at the opening of the first insulating film and a contact with the surface of the semiconductor substrate, wherein the surface of the surface of the semiconductor substrate is formed. Forming a first gate insulating film that permits exposure, and (f) the first gate insulating film that permits exposure to the first gate insulating film. Forming a second gate insulating film having a smaller capacity per unit area than a gate insulating film; and (g) forming a gate electrode facing the surface of the semiconductor substrate through the first gate insulating film and the second gate insulating film. It includes.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 공정 (f)는 그 성장 속도가 상기 제1 게이트 절연막 상보다 상기 반도체 기판의 상기 표면 상에서 더 크다는 조건하에 상기 제2 게이트 절연막을 피착하는 공정을 포함한다.In the method of manufacturing a semiconductor device according to the present invention, the step (f) comprises depositing the second gate insulating film under the condition that its growth rate is greater on the surface of the semiconductor substrate than on the first gate insulating film. Include.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, (h) 상기 제1 게이트 절연막을 마스크로 하여 상기 채널 영역에 제1 채널 불순물을 도입하는 공정을 더 포함한다.A method of manufacturing a semiconductor device according to the present invention, further comprising: (h) introducing a first channel impurity into the channel region using the first gate insulating film as a mask.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, (i) 상기 공정 (a)와 상기 공정 (b) 사이에 실행되고, 상기 더미 게이트 전극을 마스크로 하여 상기 반도체 기판의 상기 표면에 불순물을 도입하여 한 쌍의 소스·드레인을 형성하는 공정과, (j) 상기 공정 (d)와 상기 공정 (e) 사이에 실행되고, 상기 제1 절연막을 마스크로 하여 상기 채널 영역에 상기 제1 채널 불순물보다 낮은 농도로 제2 채널 불순물을 도입하는 공정을 더 포함한다.In the method of manufacturing a semiconductor device according to the present invention, (i) the process is performed between the step (a) and the step (b), and impurities are introduced into the surface of the semiconductor substrate using the dummy gate electrode as a mask. A step of forming a pair of source / drain, and (j) a process performed between the step (d) and the step (e), wherein the first insulating film is used as a mask and is lower than the first channel impurity in the channel region. And introducing a second channel impurity at a concentration.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 구조를 나타내는 단면도.1 is a cross-sectional view showing a structure of a semiconductor device according to Embodiment 1 of the present invention.
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.Fig. 2 is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present invention in the order of steps.
도 3은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.Fig. 3 is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present invention in the order of steps.
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.4 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to Embodiment 1 of the present invention in the order of process.
도 5는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.Fig. 5 is a sectional view showing the semiconductor device manufacturing method according to the first embodiment of the present invention in the order of process;
도 6은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.Fig. 6 is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present invention in the order of steps.
도 7은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.Fig. 7 is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present invention in the order of steps.
도 8은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.Fig. 8 is a cross-sectional view showing the manufacturing method of the semiconductor device according to the first embodiment of the present invention in the order of process.
도 9는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.Fig. 9 is a sectional view showing the semiconductor device manufacturing method according to the first embodiment of the present invention in the order of steps;
도 10은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.Fig. 10 is a sectional view showing the semiconductor device manufacturing method according to the first embodiment of the present invention in the order of process;
도 11은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.Fig. 11 is a sectional view showing the semiconductor device manufacturing method according to the first embodiment of the present invention in the order of process;
도 12는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 변형을 나타내는 단면도.12 is a cross-sectional view showing a modification of the manufacturing method of the semiconductor device according to the first embodiment of the present invention.
도 13은 본 발명의 실시예 2에 따른 반도체 장치의 구조를 나타내는 단면도.Fig. 13 is a sectional view showing the structure of a semiconductor device according to the second embodiment of the present invention.
도 14는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.Fig. 14 is a sectional view showing the semiconductor device manufacturing method according to the second embodiment of the present invention in the order of process;
도 15는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.Fig. 15 is a cross-sectional view showing the semiconductor device manufacturing method according to the second embodiment of the present invention in the order of steps.
도 16은 본 발명의 실시예 3에 따른 반도체 장치의 구조를 나타내는 단면도.Fig. 16 is a sectional view showing the structure of a semiconductor device according to the third embodiment of the present invention.
도 17은 본 발명의 실시예 3에 따른 반도체 장치의 제1 제조 방법을 공정순으로 나타내는 단면도.Fig. 17 is a cross-sectional view showing the first manufacturing method of the semiconductor device according to the third embodiment of the present invention in the order of process.
도 18은 본 발명의 실시예 3에 따른 반도체 장치의 제1 제조 방법을 공정순으로 나타내는 단면도.18 is a cross-sectional view illustrating a first manufacturing method of a semiconductor device according to Embodiment 3 of the present invention in the order of process.
도 19는 본 발명의 실시예 3에 따른 반도체 장치의 제1 제조 방법을 공정순으로 나타내는 단면도.19 is a cross sectional view showing a first manufacturing method of a semiconductor device according to Embodiment 3 of the present invention in the order of process;
도 20은 본 발명의 실시예 3에 따른 반도체 장치의 제2 제조 방법을 공정순으로 나타내는 단면도.20 is a cross-sectional view illustrating a second manufacturing method of the semiconductor device according to the third embodiment of the present invention in the order of process.
도 21은 본 발명의 실시예 3에 따른 반도체 장치의 제2 제조 방법을 공정순으로 나타내는 단면도.Fig. 21 is a sectional view showing a second manufacturing method of the semiconductor device according to the third embodiment of the present invention in the order of process.
도 22는 종래의 반도체 장치의 구조를 나타내는 단면도.Fig. 22 is a sectional view showing the structure of a conventional semiconductor device.
도 23은 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.23 is a cross-sectional view showing a conventional semiconductor device manufacturing method in a process order.
도 24는 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.24 is a cross-sectional view showing a conventional semiconductor device manufacturing method in a process order.
도 25는 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.25 is a cross-sectional view illustrating a conventional semiconductor device manufacturing method in a process order.
도 26은 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.Fig. 26 is a cross sectional view showing a conventional semiconductor device manufacturing method in a process order;
도 27은 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.27 is a cross-sectional view illustrating a conventional semiconductor device manufacturing method in a process order.
도 28은 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.28 is a cross-sectional view illustrating a conventional semiconductor device manufacturing method in a process order.
도 29는 종래의 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.29 is a cross-sectional view illustrating a conventional semiconductor device manufacturing method in a process order.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
1 : 반도체 기판1: semiconductor substrate
4 : 더미 게이트 전극4: dummy gate electrode
5 : 소스·드레인5: source and drain
6 : 절연막6: insulation film
7 : 제1 게이트 절연막7: first gate insulating film
10, 14 : 제2 게이트 절연막10, 14: second gate insulating film
13 : 게이트 전극13: gate electrode
14a : 제1 부분14a: first part
14b : 제2 부분14b: second part
17 : 제1 불순물 영역17: first impurity region
18 : 제2 불순물 영역18: second impurity region
(실시예 1)(Example 1)
도 1은 본 발명의 실시예 1에 따른 반도체 장치인 MOSFET(201)의 구조를 모식적으로 나타내는 단면도이다.1 is a sectional view schematically showing the structure of a MOSFET 201 which is a semiconductor device according to Embodiment 1 of the present invention.
반도체 기판(1)은 그 표면에 형성된 절연성 트렌치형(trench type) 소자 분리 영역(2)에 의해 소위 활성 영역이 구분되어 있다. 반도체 기판(1) 및 트렌치형 소자 분리 영역(2) 상에는 게이트 전극의 주형으로 제공되는, 예를 들면 실리콘 산화막으로 이루어지는 절연막(6)의 일부가 개구되도록 형성되어 있다. 도 1에 도시되는 단면에 있어서는 절연막(6)은 좌우로 분리되어 나타나지만 도시되지 않은 단면에 있어서는 연결되어 있어도 좋다.In the semiconductor substrate 1, so-called active regions are divided by an insulating trench type device isolation region 2 formed on the surface thereof. On the semiconductor substrate 1 and the trench type isolation region 2, a part of the insulating film 6 made of, for example, a silicon oxide film provided as a mold of the gate electrode is formed to be opened. In the cross section shown in FIG. 1, the insulating film 6 appears to be separated left and right, but may be connected in a cross section not shown.
절연막(6)의 개구에 있어서, 절연막(6)의 측면 및 반도체 기판(1)의 표면에 접하여 형성되고 예를 들면 실리콘 질화막으로 이루어지는 제1 게이트 절연막(7)이 설치되어 있다. 도 1에 도시되는 단면에 있어서 제1 게이트 절연막(7)은 좌우로 분리되어 나타나지만 도시되지 않은 단면에 있어서는 연결되어 있어도 좋다.In the opening of the insulating film 6, a first gate insulating film 7 formed in contact with the side surface of the insulating film 6 and the surface of the semiconductor substrate 1, for example, made of a silicon nitride film is provided. In the cross section shown in FIG. 1, the first gate insulating film 7 appears to be separated left and right, but may be connected in a cross section not shown.
절연막(6) 및 제1 게이트 절연막(7)이 노출을 허용하는 위치에서, 반도체 기판(1)의 표면에는 예를 들면 실리콘 산화막으로 이루어지는 제2 게이트 절연막(10)이 형성되어 있다. 그리고 절연막(6)의 개구에 있어서, 제1 게이트 절연막(7) 및 제2 게이트 절연막(10)을 덮는 배리어 메탈(barrier metal; 11)이 형성되고, 배리어 메탈(11) 및 제1 게이트 절연막(7) 및 제2 게이트 절연막(10)을 통해 반도체 기판(1)의 표면과 대향하고 있으며, 배리어 메탈(11) 및 제1 게이트 절연막(7)을 통해 절연막(6)의 측벽과 대향하고 있는 금속막(12)이 설치되어 있다. 배리어 메탈 (11) 및 금속막(12)은 금속만으로 이루어지는 게이트 전극(13)을 구성하고 있다.At the position where the insulating film 6 and the first gate insulating film 7 allow exposure, a second gate insulating film 10 made of, for example, a silicon oxide film is formed on the surface of the semiconductor substrate 1. In the opening of the insulating film 6, a barrier metal 11 covering the first gate insulating film 7 and the second gate insulating film 10 is formed, and the barrier metal 11 and the first gate insulating film ( 7) and a metal facing the surface of the semiconductor substrate 1 through the second gate insulating film 10 and facing the sidewall of the insulating film 6 through the barrier metal 11 and the first gate insulating film 7. The membrane 12 is provided. The barrier metal 11 and the metal film 12 comprise the gate electrode 13 which consists only of metal.
반도체 기판(1)의 표면 상에 있어서, 제1 게이트 절연막(7), 제2 게이트 절연막(10) 및 제1 게이트 절연막(7)이 이 순서대로 그 사이에 배치되는 소스·드레인(5)이 설치된다. 소스·드레인(5)은 또한, 반도체 기판(1)의 표면에 있어서 채널 영역을 사이에 둔다.On the surface of the semiconductor substrate 1, the source and drain 5 in which the first gate insulating film 7, the second gate insulating film 10, and the first gate insulating film 7 are disposed in this order are Is installed. The source and drain 5 further sandwich the channel region on the surface of the semiconductor substrate 1.
MOSFET(201)에서, 제2 게이트 절연막(10)을 통해 게이트 전극(13) 및 반도체 기판(1)의 표면에 의해 형성되는 단위 용량의 값(「제2 게이트 절연막(10)의 단위 용량」이라 칭한다. 이하 동일 모양)을 제1 게이트 절연막(7)의 단위 용량보다 크게 할 수가 있다. 예를 들면 도 1에 도시된 구조에서는, 제1 게이트 절연막(7)에 이용되는 실리콘 질화막이 제2 게이트 절연막(10)에 이용되는 실리콘 산화막보다 높은 유전률을 갖기 때문에 상기한 2개의 단위 용량의 크기에 대한 상기 관계를 얻는 것이 용이하다.In the MOSFET 201, the value of the unit capacitance formed by the surface of the gate electrode 13 and the semiconductor substrate 1 via the second gate insulating film 10 (called the unit capacitance of the second gate insulating film 10). The same shape) can be made larger than the unit capacitance of the first gate insulating film 7. For example, in the structure shown in FIG. 1, since the silicon nitride film used for the first gate insulating film 7 has a higher dielectric constant than the silicon oxide film used for the second gate insulating film 10, the size of the two unit capacitances described above. It is easy to obtain the above relationship to.
그리고 이러한 관계를 얻을 수 있기 때문에, MOSFET(201)은 펀치스루 내성이 강하여 오프 전류를 저감할 수 있고, 또한 기생 저항에 의한 온 전류 저하를 효과적으로 억제한다.And since such a relationship can be obtained, MOSFET 201 has strong punch-through resistance, which can reduce the off current, and effectively suppresses the on current drop due to parasitic resistance.
또, 게이트 전극(13)의 아래쪽에 있어서 특히 게이트 절연막의 두께를 다르게 하는 것이 필수는 아니다. 물론, 게이트 절연막의 두께를 채널 영역 중앙에서보다 채널 영역의 단부에 있어서 얇게 하는 것은, 게이트 절연막의 단위 용량을 채널 영역 중앙보다 단부에서 크게 한다는 점에서 바람직한 형태의 하나이기는 하다.In addition, it is not essential to vary the thickness of the gate insulating film particularly below the gate electrode 13. Of course, making the thickness of the gate insulating film thinner at the end of the channel region than at the center of the channel region is one of the preferred forms in that the unit capacitance of the gate insulating film is made larger at the end than the center of the channel region.
그러나 본 실시예에 있어서 상기 두께의 조건은 완화될 수 있다. 제1 게이트 절연막(7) 및 제2 게이트 절연막(10)의 비유전률을 각각 ε1,ε2(<ε1)로 하고 막 두께를 각각 d1, d2로 할 때, ε1/d1>ε2/d2의 관계를 갖고 있으면, 채널 영역 끝에서의 단위 용량을 채널 영역 중앙에서의 단위 용량보다 크게 할 수 있기 때문에 바람직하다.However, in the present embodiment, the condition of the thickness can be relaxed. When the relative dielectric constants of the first gate insulating film 7 and the second gate insulating film 10 are ε1, ε2 (<ε1) and the film thicknesses are d1, d2, respectively, the relationship of ε1 / d1> ε2 / d2 is obtained. If so, the unit capacitance at the end of the channel region can be made larger than the unit capacitance at the center of the channel region.
그리고 게이트 절연막의 두께를 어느 정도 확보하더라도 그 위치에서의 단위 용량을 억제할 수 있기 때문에, 직접 터널링에 의한 누설 전류의 발생을 초래하지 않고 채널 영역 끝에서의 M0S 구조의 임계치 전압을 채널 영역 중앙에서의 MOS 구조의 임계치 전압보다 낮게 할 수가 있다.Since the unit capacitance at the position can be suppressed even if the thickness of the gate insulating film is secured to some extent, the threshold voltage of the M0S structure at the end of the channel region can be maintained at the center of the channel region without causing leakage current due to direct tunneling. Can be lower than the threshold voltage of the MOS structure.
도 2 내지 도 11은 MOSFET(201)의 제조 방법을 공정순으로 나타내는 단면도이다. 이하에서는 NMOSFET의 제조 방법에 대해 설명하지만 PMOSFET를 제조하는 경우에는 주입하는 도펀트를 반대의 도전형으로 함으로써 설명할 수 있다. 또한 CMOSFET에 있어서, NMOSFET 및 PMOSFET을 사진 제판 기술을 이용하여 선택적으로 도핑함으로써 제조하는 경우에는 이하의 방법을 용이하게 적용할 수가 있다.2 to 11 are cross-sectional views illustrating a method of manufacturing the MOSFET 201 in the order of steps. In the following, a method of manufacturing an NMOSFET will be described. However, in the case of manufacturing a PMOSFET, the dopant to be implanted can be described as having the opposite conductivity type. In the CMOSFET, when the NMOSFET and the PMOSFET are selectively doped using photolithography, the following method can be easily applied.
우선, 예를 들면 실리콘을 주성분으로 하는 단결정으로 이루어지는 반도체 기판(1) 상에, 절연막으로 충전된 트렌치형 소자 분리 영역(2)을 형성한다. 트렌치형 소자 분리 영역(2)은 활성 영역에 형성되는 트랜지스터를 주위로부터 전기적으로 분리하는 기능을 갖는다. 계속해서 비소 이온(101)을 반도체 기판(1)의 표면에 주입함으로써, 웰의 형성을 위한 도핑 및 임계치 전압 조정용 도핑을 행한다 (도 2).First, a trench type isolation region 2 filled with an insulating film is formed on a semiconductor substrate 1 composed of, for example, a single crystal mainly composed of silicon. The trench type isolation region 2 has a function of electrically separating transistors formed in the active region from the surroundings. Subsequently, the arsenic ions 101 are implanted into the surface of the semiconductor substrate 1 to perform doping for forming the wells and doping for adjusting the threshold voltage (Fig. 2).
계속해서 열 산화에 의해 실리콘 산화막(3)을 반도체 기판(1) 상에 두께 3∼10㎚ 정도로 형성하고, 또한 CVD법에 의해 두께 200㎚ 정도의 폴리실리콘막을 피착한다. 사진 제판 기술을 이용한 패터닝 및 이방성 에칭을 통해 폴리실리콘막을 에칭하고 더미 게이트 전극(4)을 형성한다 (도 3). 본 실시예의 더미 전극(4)은 도 23에 도시된 더미 전극과는 달리 실리콘 질화막을 반드시 보유하고 있는 것은 아니다.Subsequently, the silicon oxide film 3 is formed on the semiconductor substrate 1 by a thickness of about 3 to 10 nm, and a polysilicon film about 200 nm in thickness is deposited by the CVD method. The polysilicon film is etched through the patterning and anisotropic etching using the photolithography technique to form the dummy gate electrode 4 (FIG. 3). Unlike the dummy electrode shown in Fig. 23, the dummy electrode 4 of this embodiment does not necessarily have a silicon nitride film.
다음에 더미 전극(4)을 마스크로 하여 비소 이온(102)을 반도체 기판(1)의 표면에 주입하고, 이것에 의해서 소스·드레인(5)을 형성한다 (도 4). 이온 주입시의 가속 조건은 예를 들면 10∼50keV이고, 주입 각도는 예를 들면 반도체 기판(1)의 법선에 대하여 O°∼약 10°이다. 그 후, 열처리를 행함으로써 소스· 드레인 (5) 내의 불순물을 활성화한다.Next, arsenic ions 102 are implanted into the surface of the semiconductor substrate 1 using the dummy electrode 4 as a mask, thereby forming the source and drain 5 (FIG. 4). Acceleration conditions at the time of ion implantation are 10-50 keV, for example, and an implantation angle is 0 degrees-about 10 degrees with respect to the normal line of the semiconductor substrate 1, for example. Thereafter, heat treatment is performed to activate impurities in the source / drain 5.
계속해서 CVD법에 의해, 예를 들면 실리콘 산화막으로 이루어지는 절연막(6)은 일단 적어도 더미 전극(4)보다 두껍게 도 4에 도시된 구조의 전면에 피착한다. 그리고 CMP법을 이용한 연마에 의해 더미 게이트 전극(4)의 표면을 노출시킨다 (도 5). 절연막(6)의 두께는 예를 들면 400㎚ 정도로 설정된다. 또한 그 재료로는 실리콘 산화막보다 유전률이 작은 재료를 채용하는 것이 기생 용량을 저감한다는 관점에서 바람직하다.Subsequently, by the CVD method, the insulating film 6 made of, for example, a silicon oxide film is deposited on the entire surface of the structure shown in FIG. 4 at least once thicker than the dummy electrode 4. Then, the surface of the dummy gate electrode 4 is exposed by polishing using the CMP method (Fig. 5). The thickness of the insulating film 6 is set to about 400 nm, for example. As the material, it is preferable to adopt a material having a smaller dielectric constant than the silicon oxide film from the viewpoint of reducing parasitic capacitance.
그리고 건식 에칭 혹은 습식 에칭에 의해 더미 게이트 전극(4) 및 실리콘 산화막(3)을 제거함으로써, 리얼(real) 게이트 전극의 주형으로서 기능하기 위해, 개구를 갖는 절연막(6)을 남긴다 (도 6).Then, by removing the dummy gate electrode 4 and the silicon oxide film 3 by dry etching or wet etching, an insulating film 6 having an opening is left to function as a mold of the real gate electrode (FIG. 6). .
계속해서 도 6에 도시된 구조의 전면에 두께 1∼5㎚ 정도의 실리콘 질화막 (7a), 두께 10∼50㎚ 정도의 실리콘 산화막(8a)을 CVD법에 의해 일단 피착한다 (도 7). 그리고 이방성 에칭을 이용한 에치백을 행함으로써, 제1 게이트 절연막(7)과 실리콘 산화막(8)으로 이루어지는 측벽(sidewall; 9)이 개구 내에 있는 절연막(6)의 측벽(side surface)에 형성된다 (도 8).Subsequently, a silicon nitride film 7a having a thickness of about 1 to 5 nm and a silicon oxide film 8a having a thickness of about 10 to 50 nm are deposited on the entire surface of the structure shown in Fig. 6 by CVD (Fig. 7). By performing etch back using anisotropic etching, a sidewall 9 made of the first gate insulating film 7 and the silicon oxide film 8 is formed on the side surface of the insulating film 6 in the opening ( 8).
이상의 구성에 대해 불화 수소산(hydrofluoric acid)을 이용하여 측벽(9) 상의 실리콘 산화막(8)을 제거한다. 이에 따라 절연막(6)의 개구 내에 제1 게이트 절연막(7)을 잔존시킨다. 절연막(6)의 개구에 있어서, 제1 게이트 절연막(7)은 반도체 기판(1)의 표면을 부분적으로 노출시키고 있다 (도 9).For the above configuration, the silicon oxide film 8 on the side wall 9 is removed using hydrofluoric acid. As a result, the first gate insulating film 7 remains in the opening of the insulating film 6. In the opening of the insulating film 6, the first gate insulating film 7 partially exposes the surface of the semiconductor substrate 1 (FIG. 9).
다음에 열 산화를 실시함으로써, 제1 게이트 절연막(7)이 노출을 허용하는 영역에 두께 2∼10㎚의 제2 게이트 절연막(10)을 실리콘 산화막으로부터 형성한다 (도 10). 도면 중, 절연막(6) 상에 형성될 수도 있는 실리콘 산화막은 생략하고 있다.Next, by thermal oxidation, a second gate insulating film 10 having a thickness of 2 to 10 nm is formed from the silicon oxide film in a region where the first gate insulating film 7 allows exposure (Fig. 10). In the figure, the silicon oxide film which may be formed on the insulating film 6 is omitted.
계속해서 도 10에 도시된 구조의 전면(全面)에 배리어 메탈(11)을, 예를 들면 CVD법 혹은 스퍼터법에 의해 두께 5∼50㎚의 텅스텐 질화물(tungsten nitride) 피착을 통해 형성한다. 또한 전면에 금속막(12)을, 예를 들면 CVD법 혹은 스퍼터법에 의해 두께 100∼400 ㎚의 텅스텐 피착을 통해 형성한다 (도 11). 배리어 메탈(11)은 제2 게이트 절연막(10)과 금속막(12) 사이에서의 반응을 억제하는 기능을 갖는다.Subsequently, the barrier metal 11 is formed on the entire surface of the structure shown in FIG. 10 by, for example, tungsten nitride deposition having a thickness of 5 to 50 nm by CVD or sputtering. Further, the metal film 12 is formed on the entire surface by, for example, tungsten deposition having a thickness of 100 to 400 nm by CVD or sputtering (Fig. 11). The barrier metal 11 has a function of suppressing a reaction between the second gate insulating film 10 and the metal film 12.
계속해서 CMP법을 이용한 연마에 의해 절연막(6) 상의 배리어 메탈(11) 및 금속막(12)을 제거함으로써 게이트 전극(13)을 얻는다 (도 1). 이 때, 절연막(6)의 개구에 있어서, 배리어 메탈(11) 및 금속막(12) 각각의 일부도 연마되어 얻는다. 게이트 전극(13)은 주형이 되는 절연막(6)의 개구를 충전하고 있다.Subsequently, the gate electrode 13 is obtained by removing the barrier metal 11 and the metal film 12 on the insulating film 6 by polishing using the CMP method (FIG. 1). At this time, a part of each of the barrier metal 11 and the metal film 12 is also polished in the opening of the insulating film 6. The gate electrode 13 fills the opening of the insulating film 6 serving as a mold.
상술한 바와 같이, 게이트 전극(13)은 금속만으로도 구성될 수가 있으므로, 금속만으로 구성된 게이트 전극을 제조할 때에 유용한 리플레이스법을 채용할 수 있다. 더구나 채널 영역 끝 상측의 제1 게이트 절연막(7) 및 채널 영역 중앙 상측의 제2 게이트 절연막(10), 어느 것이든 자기 정합적으로 형성할 수가 있다.As described above, since the gate electrode 13 can be made of only metal, a replace method useful in producing a gate electrode made of only metal can be adopted. Further, either the first gate insulating film 7 above the end of the channel region and the second gate insulating film 10 above the center of the channel region can be formed self-aligning.
본 실시예에 있어서, 측벽(9)을 형성하는 방법에 대해 변형이 가능하다. 예를 들면, 우선 이방성 에칭으로 실리콘 산화막(8a)을 제거하여 실리콘 산화막 (8)을 남김으로써 도 12에 도시된 구성을 얻는다. 그리고 절연막(6) 상, 혹은 그 개구에 있어서 노출된 실리콘 질화막(7a)을 열 인산(heat phophoric acid) 등을 이용한 습식 에칭에 의해 제거하여 제1 게이트 절연막(7)을 남김으로써 도 9에 도시된 구성을 얻을 수 있다. 이 변형에서는, 건식 에칭에 의해 반도체 기판(1)에 손상을 주는 것을 회피할 수 있다.In this embodiment, modifications are possible to the method of forming the side wall 9. For example, the structure shown in FIG. 12 is obtained by first removing the silicon oxide film 8a by anisotropic etching to leave the silicon oxide film 8. The silicon nitride film 7a exposed on the insulating film 6 or in its opening is removed by wet etching using a heat phophoric acid or the like to leave the first gate insulating film 7 as shown in FIG. 9. You can get a customized configuration. In this modification, damage to the semiconductor substrate 1 can be avoided by dry etching.
또한, 제2 게이트 절연막(10)을 형성하는 방법에서도 변형이 가능하다. 예를 들면, 열 산화 시에 NO, N2O, NH3가스 등을 첨가하여 질화 산화막으로 제2 게이트 절연막(10)을 형성할 수가 있다.In addition, the method of forming the second gate insulating film 10 can be modified. For example, during thermal oxidation, NO, N 2 O, NH 3 gas, or the like can be added to form the second gate insulating film 10 from the nitride oxide film.
또한, 제1 게이트 절연막(7)의 재료로는 실리콘 질화막 이외에도 고유전체 재료, 예를 들면 티탄옥사이드, 탄탈옥사이드 알루미나를 채용할 수가 있다.In addition to the silicon nitride film, a high dielectric material such as titanium oxide or tantalum oxide alumina can be used as the material of the first gate insulating film 7.
또한, 배리어 메탈(11)로는 텅스텐 질화물 이외에도 금속 질화물 예를 들면 틴탄 질화물, 탄탈 질화물을 채용할 수가 있다.As the barrier metal 11, in addition to tungsten nitride, metal nitrides such as tin tantalum nitride and tantalum nitride can be used.
또한 금속막(12)으로는 텅스텐 이외에도 금속막, 예를 들면 알루미늄을 채용할 수가 있다.As the metal film 12, a metal film such as aluminum can be used in addition to tungsten.
(실시예 2)(Example 2)
도 13은 본 발명의 실시예 2에 따른 반도체 장치인 MOSFET(202) 구조를 모식적으로 나타내는 단면도이다.13 is a cross-sectional view schematically showing the structure of a MOSFET 202 as a semiconductor device according to the second embodiment of the present invention.
MOSFET(202)은 MOSFET(201)에서 제2 게이트 절연막(10)을 제2 게이트 절연막 (14)으로 치환한 구성을 채용하고 있다. 제1 게이트 절연막(7) 및 제2 게이트 절연막(14)은 각각 예를 들면 실리콘 질화막, 탄탈옥사이드막으로 형성되어 있다. 단 제2 게이트 절연막(14)은 게이트 전극(13)과 제1 게이트 절연막(7) 사이에 확장되어 있다.The MOSFET 202 adopts a configuration in which the second gate insulating film 10 is replaced with the second gate insulating film 14 in the MOSFET 201. The first gate insulating film 7 and the second gate insulating film 14 are each formed of, for example, a silicon nitride film and a tantalum oxide film. However, the second gate insulating film 14 extends between the gate electrode 13 and the first gate insulating film 7.
보다 상세하게는, 게이트 전극(13)은 제1 게이트 절연막(7)을 통하지 않고 제2 게이트 절연막(14)의 제1 부분(14a)을 통해 반도체 기판(1)의 표면에 대향하고 있다. 개구에 있어서 절연막(6)의 측벽은 제1 게이트 절연막(7), 제1 부분(14a)과연결하는 제2 게이트 절연막(14)의 제2 부분(14b), 배리어 메탈(11), 금속막(12)이 이 순서대로 적층되어 피복되어 있다. 제2 부분(14b)은 제1 부분(14a)보다 얇고, 제1 게이트 절연막(7)과 함께 절연층(15)을 형성하고 있다. 따라서, 절연층(15)에 있어서의 단위 용량을 제1 부분(14a)에 있어서의 단위 용량보다 크게 할 수가 있다.More specifically, the gate electrode 13 faces the surface of the semiconductor substrate 1 via the first portion 14a of the second gate insulating film 14 without passing through the first gate insulating film 7. Sidewalls of the insulating film 6 in the openings include the first gate insulating film 7, the second portion 14b of the second gate insulating film 14, which is connected to the first portion 14a, the barrier metal 11, and the metal film ( 12) are laminated and coated in this order. The second portion 14b is thinner than the first portion 14a and forms the insulating layer 15 together with the first gate insulating film 7. Therefore, the unit capacitance in the insulating layer 15 can be made larger than the unit capacitance in the first portion 14a.
MOSFET(202)은 채널 영역 중앙의 상측에서 게이트 절연막이 되는 제1 부분 (14a)으로 열 산화막보다 높은 유전률을 갖는 재료를 이용하고 있다. 따라서, 그 막 두께를 크게 하여 채널 영역 끝에서의 용량보다 작게 하여 M0SFET(201)의 효과를 가지면서도 그 용량을 어느 정도 확보하는 것이 가능해지므로 트랜지스터의 구동 능력을 향상시키는 것이 가능해진다.The MOSFET 202 uses a material having a higher dielectric constant than that of the thermal oxide film as the first portion 14a serving as a gate insulating film above the center of the channel region. Therefore, it is possible to increase the film thickness to be smaller than the capacitance at the end of the channel region, thereby ensuring the capacity of the transistor while having the effect of the M0SFET 201, and thus improving the driving capability of the transistor.
도 14 및 도 15는 MOSFET(202)의 제조 방법을 공정순으로 나타내는 단면도이다. 실시예 1과 마찬가지로, 도 9에 도시된 구조를 얻은 후 CVD법에 의해 얻어지는 탄탈옥사이드를 이용하여 제2 게이트 절연막(14)을 전면에 피착한다. 이 때, CVD법에 관한 조건을 주지의 수법으로 설정함으로써, 탄탈옥사이드의 성장 속도를 실리콘 상보다 실리콘 질화막 상이나 실리콘 산화막 상에서 작게 한다.14 and 15 are cross-sectional views illustrating a method of manufacturing the MOSFET 202 in the order of steps. Similarly to Example 1, after obtaining the structure shown in FIG. 9, the second gate insulating film 14 is deposited on the entire surface using tantalum oxide obtained by the CVD method. At this time, by setting conditions relating to the CVD method by a known technique, the growth rate of tantalum oxide is made smaller on the silicon nitride film or on the silicon oxide film than on the silicon phase.
이에 따라, 제2 게이트 절연막(14)은 반도체 기판(1)에 형성되는 제1 부분 (14a)과 절연막(6)이나 제1 게이트 절연막(7) 상에 형성되고 제1 부분(14a)보다 막 두께가 얇은 제2 부분(14b)이 연결된 형상으로 형성된다. 그 결과, 절연막(6)의 단부에는 실리콘 질화막으로 이루어진 제1 게이트 절연막(7) 및 탄탈옥사이드로 이루어진 제2 부분(14b)으로 구성된 적층 구조의 절연층(15)이 피착되고, 절연막(6)및 제1 게이트 절연막(7)이 노출을 허용하는 반도체 기판(1) 상에는 탄탈옥사이드로 이루어지는 제1 부분(14a)이 각각 형성된다 (도 14).Accordingly, the second gate insulating film 14 is formed on the first portion 14a and the insulating film 6 or the first gate insulating film 7 formed on the semiconductor substrate 1 and is formed on the first portion 14a. The thin second portion 14b is formed in a connected shape. As a result, the insulating layer 15 of the laminated structure which consists of the 1st gate insulating film 7 which consists of a silicon nitride film, and the 2nd part 14b which consists of tantalum oxide is deposited on the edge part of the insulating film 6, and the insulating film 6 is carried out. And first portions 14a made of tantalum oxide are formed on the semiconductor substrate 1 to which the first gate insulating film 7 allows exposure (FIG. 14).
이와 같이 탄탈옥사이드의 성장 속도를 기판에 의존시킴으로써, 자기 정합적으로 제2 게이트 절연막(14)의 두께를 바꿀 수 있으므로 마스크를 이용하지 않고 절연막(6)의 개구에 있어서 제1 부분(14a)보다 제2 부분(14b)의 두께를 얇게 할 수가 있다. 따라서, 실시예 1과 마찬가지로 절연층(15)의 용량을 제1 부분(14a)의 용량보다 커지도록 각막의 두께를 설정하는 것이 용이하다.In this manner, the thickness of the second gate insulating film 14 can be changed in a self-aligned manner by depending on the growth rate of the tantalum oxide, so that the opening of the insulating film 6 is removed from the first portion 14a without using a mask. The thickness of the second portion 14b can be made thin. Therefore, as in the first embodiment, it is easy to set the thickness of the cornea so that the capacitance of the insulating layer 15 is larger than the capacitance of the first portion 14a.
계속해서 도 14에 도시된 구조의 전면에 배리어 메탈(11)을, 예를 들면 CVD법 혹은 스퍼터법에 의해 두께 5∼50㎚의 텅스텐 질화물를 피착하여 형성한다. 또한 전면에 금속막(12)을, 예를 들면 CVD법 혹은 스퍼터법에 의해 두께 100∼400 ㎚의 텅스텐을 피착하여 형성한다 (도 15).Subsequently, a barrier metal 11 is formed on the entire surface of the structure shown in FIG. 14 by depositing tungsten nitride having a thickness of 5 to 50 nm by, for example, CVD or sputtering. Further, the metal film 12 is formed on the entire surface by depositing tungsten having a thickness of 100 to 400 nm by, for example, CVD or sputtering (FIG. 15).
계속해서 CMP법을 이용한 연마에 의해 절연막(6) 상의 배리어 메탈(11), 금속막(12), 제2 부분(14b)을 제거함으로써 게이트 전극(13)을 얻는다 (도 16). 이 때, 절연막(6)의 개구에 있어서도 배리어 메탈(11), 금속막(12), 제2 부분(14b) 각각의 일부가 연마될 수 있다.Subsequently, the gate electrode 13 is obtained by removing the barrier metal 11, the metal film 12, and the second portion 14b on the insulating film 6 by polishing using the CMP method (Fig. 16). At this time, a part of each of the barrier metal 11, the metal film 12, and the second part 14b may be polished even in the opening of the insulating film 6.
게이트 전극(13)은 주형이 되는 절연막(6)의 개구를 충전하기 때문에 게이트 전극(13)을 금속만으로 구성할 수가 있어, 금속만으로 구성된 게이트 전극을 제조할 때에 적합한 리플레이스법을 채용할 수가 있다. 더구나 채널 영역 끝의 상측에 있는 제1 부분(14a) 및 채널 영역 중앙의 상측에 있는 절연층(15), 어느 것이든 자기 정합적으로 형성할 수가 있다.Since the gate electrode 13 fills the opening of the insulating film 6 to be a mold, the gate electrode 13 can be made of only metal, and a suitable replacement method can be adopted when manufacturing the gate electrode made of only metal. . Furthermore, any one of the first portion 14a above the end of the channel region and the insulating layer 15 above the center of the channel region can be formed self-aligning.
본 실시예에 있어서, 제2 절연막(14) 형성에 대한 변형이 가능하다. 탄탈옥사이드를 형성할 때, CVD법의 조건을 제어하여 반도체 기판(1) 상에만 제2 게이트 절연막(14)을 형성하는 소위 선택 CVD법을 채용하여도 좋다. 또한 제2 게이트 절연막의 재료로는 탄탈옥사이드 이외에도 다른 고유전체, 예를 들면 티탄옥사이드, 알루미나, BST(barium strontium titante), PZT(lead zirconate titanate)를 채용할 수가 있다.In this embodiment, modifications to the formation of the second insulating film 14 are possible. When forming tantalum oxide, a so-called selective CVD method may be employed in which the conditions of the CVD method are controlled to form the second gate insulating film 14 only on the semiconductor substrate 1. In addition to tantalum oxide, other high dielectric materials such as titanium oxide, alumina, barium strontium titante (BST), and lead zirconate titanate (PZT) may be used as the material of the second gate insulating film.
(실시예 3)(Example 3)
도 15는 본 발명의 실시예 3에 따른 반도체 장치인 MOSFET(203)의 구조를 모식적으로 나타내는 단면도이다.15 is a cross-sectional view schematically showing the structure of a MOSFET 203 as a semiconductor device according to the third embodiment of the present invention.
MOSFET(203)은 채널 영역이 그 끝에 위치하는 제1 채널 불순물 영역(17)과, 중앙에 위치하는 제2 채널 불순물 영역(18)을 구비하고 있는 점에서 MOSFET(201)과 특징적으로 다른 구조를 갖고 있다. 제1 채널 불순물 영역(17) 및 제2 채널 불순물 영역(18)은 어느 것이나 반도체 기판(1)과 동일 도전형이며, 예를 들면 NMOS 트랜지스터에서는 p형으로 설정된다.The MOSFET 203 has a structure different from that of the MOSFET 201 in that the channel region has a first channel impurity region 17 positioned at the end thereof and a second channel impurity region 18 positioned at the center thereof. Have Both the first channel impurity region 17 and the second channel impurity region 18 are of the same conductivity type as the semiconductor substrate 1, and are set to p-type in, for example, an NMOS transistor.
MOSFET(201)와 마찬가지로 제1 게이트 절연막(7)의 용량은 제2 게이트 절연막(10)의 용량에 비해 크게 설정된다. 제1 채널 불순물 영역(17)은 제1 게이트 절연막(7)의 아래쪽에 위치하고 있다. 제2 채널 불순물 영역(18)은 제2 게이트 절연막(10)의 아래쪽에 위치하고 있다. 제1 채널 불순물 영역(17)은 제2 채널 불순물 영역(18)보다 그 불순물 농도가 낮다.Like the MOSFET 201, the capacitance of the first gate insulating film 7 is set larger than that of the second gate insulating film 10. The first channel impurity region 17 is positioned under the first gate insulating layer 7. The second channel impurity region 18 is positioned below the second gate insulating layer 10. The first channel impurity region 17 has a lower impurity concentration than the second channel impurity region 18.
MOSFET(203)은 채널 영역 끝의 불순물 농도가 채널 영역 중앙의 농도에 비해낮기 때문에, MOSFET(201)과 비교하면 채널 영역 끝의 임계치 전압이 채널 영역 중앙보다 더 낮게 할수 있다.Since the impurity concentration at the end of the channel region is lower than that at the center of the channel region, the MOSFET 203 can lower the threshold voltage at the end of the channel region than the center of the channel region compared to the MOSFET 201.
더구나 제1 채널 불순물 영역(17) 및 제2 채널 불순물 영역(18)은 어느 것이나 채널 영역 즉 게이트 전극(13)의 아래쪽에만 국소적으로 설치되고, 소스·드레인(5)의 아래쪽에는 설치되지 않는다. 따라서, 제1 채널 불순물 영역(17) 혹은 제2 채널 불순물 영역(18)과 소스·드레인(5) 사이에서 형성되는 접합 용량을 크게 증가시키지 않으므로 MOSFET(203)의 동작 속도가 현저하게 지연되지는 않는다.In addition, both the first channel impurity region 17 and the second channel impurity region 18 are locally provided only under the channel region, that is, the gate electrode 13, and are not provided below the source / drain 5. . Therefore, since the junction capacitance formed between the first channel impurity region 17 or the second channel impurity region 18 and the source / drain 5 is not greatly increased, the operation speed of the MOSFET 203 is not significantly delayed. Do not.
또, 도 16에서는 제1 채널 불순물 영역(17) 및 제2 채널 불순물 영역(18)이 반도체 기판(1)의 표면으로부터 떨어져 위치된 형태가 나타나 있지만 이들이 반도체 기판(1)의 표면에 접촉하고 있어도 좋다.In addition, although the form in which the 1st channel impurity region 17 and the 2nd channel impurity region 18 are located away from the surface of the semiconductor substrate 1 is shown in FIG. 16, even if they contact the surface of the semiconductor substrate 1, although FIG. good.
도 17 내지 도 19는 MOSFET(203)의 제1 제조 방법을 공정순으로 나타내는 단면도이다. 실시예 1과 마찬가지로 하여 도 2에 도시된 구조를 얻는다. 단, 실시예 1에서 진술된, 임계치 전압 조정용 도핑은 행하지 않는다.17 to 19 are cross-sectional views showing the first manufacturing method of the MOSFET 203 in the order of process. In the same manner as in Example 1, the structure shown in FIG. 2 is obtained. However, the doping for threshold voltage adjustment mentioned in Example 1 is not performed.
그 후, 또한 붕소 이온(101)을 반도체 기판(1)의 표면에 주입하여 제1 채널 불순물층(17)을 형성한다. 이 때의 이온 주입은, 예를 들면 가속 조건이 50 keV로 도우즈(does)량이 1×1O12∼1×1O13/㎠로 각각 설정된다 (도 17). 그 후, 실시예 1과 마찬가지로 하여 소스·드레인(5), 절연막(6), 측벽(9)을 형성한다 (도 18).Thereafter, boron ions 101 are further implanted into the surface of the semiconductor substrate 1 to form the first channel impurity layer 17. In the ion implantation at this time, for example, the acceleration condition is 50 keV, and the dose amount is set to 1 × 10 12 to 1 × 10 13 / cm 2, respectively (FIG. 17). Thereafter, the source and drain 5, the insulating film 6, and the side wall 9 are formed in the same manner as in the first embodiment (FIG. 18).
또한 붕소 이온(101)을, 예를 들면 가속 조건이 50keV로, 도우즈량이 1×1O12∼3×1O13/㎠로, 각각 설정하여 반도체 기판(1)의 표면에 주입한다 (도 19).이러한 이온 주입에 있어서, 절연막(6) 및 측벽(9)은 반도체 기판(1)의 표면에 대한 마스크로 제공된다. 따라서 측벽(9)이 노출을 허용하는 반도체 기판(1)의 표면에 제1 채널 불순물층(17)보다 불순물 농도가 높은 제2 채널 불순물층(18)이 형성된다. 그 후의 공정은 실시예 1과 마찬가지이다.Further, the boron ions 101 are injected to the surface of the semiconductor substrate 1, for example, at an acceleration condition of 50 keV and a dose amount of 1 × 10 12 to 3 × 10 13 / cm 2, respectively (Fig. 19). In this ion implantation, the insulating film 6 and the side wall 9 serve as a mask for the surface of the semiconductor substrate 1. Accordingly, the second channel impurity layer 18 having a higher impurity concentration than the first channel impurity layer 17 is formed on the surface of the semiconductor substrate 1 to which the sidewall 9 allows exposure. The subsequent process is the same as that of Example 1.
상술한 바와 같이, 게이트 전극(13)은 금속만으로 구성될 수가 있으므로 금속만으로 구성된 게이트 전극을 제조할 때에 적합한 리플레이스법을 채용할 수가 있다. 더구나, 채널 영역 끝에 있는 제1 불순물 영역(17) 및 채널 영역 중앙에 있는 제2 불순물 영역(18), 어느 것이나 자기 정합적으로 형성할 수가 있다. 또한, 제2 불순물 영역(18)은 소스·드레인(5)의 불순물을 활성화 한 후에 형성될 수 있고, 활성화 시에 열처리의 영향을 받지 않는다. 따라서 제2 불순물 영역(18)의 불순물은 그 확산이 억제되고 MOSFET(203)의 임계치 전압을 억제하여 고속 동작이 가능해진다.As described above, since the gate electrode 13 can be made of only metal, a suitable replacement method can be employed when producing a gate electrode made of only metal. Furthermore, both the first impurity region 17 at the end of the channel region and the second impurity region 18 at the center of the channel region can be formed self-aligning. Further, the second impurity region 18 may be formed after activating the impurities of the source and drain 5, and is not affected by heat treatment at the time of activation. Therefore, the diffusion of impurities in the second impurity region 18 is suppressed and the threshold voltage of the MOSFET 203 is suppressed to enable high speed operation.
도 20 및 도 21은 MOSFET(203)의 제2 제조 방법을 공정순으로 나타내는 단면도이다. 실시예 1과 동일한 방법으로 도 6에 도시된 구조를 얻는다. 단, 실시예 1에서 진술된, 임계치 전압 조정용 도핑은 행하지 않는다.20 and 21 are sectional views showing a second manufacturing method of the MOSFET 203 in the order of process. In the same manner as in Example 1, the structure shown in FIG. 6 is obtained. However, the doping for threshold voltage adjustment mentioned in Example 1 is not performed.
그 후, 더욱 비소 이온(101)을 반도체 기판(1)의 표면에 주입하여 제1 채널 불순물층(17)을 형성한다. 이 때의 이온 주입은, 예를 들면 가속 조건이 50 keV로, 도우즈량이 1×1O12∼1×1O13/㎠로 각각 설정된다 (도 20).Thereafter, arsenic ions 101 are further implanted into the surface of the semiconductor substrate 1 to form the first channel impurity layer 17. In the ion implantation at this time, the acceleration condition is 50 keV, for example, and the dose amount is set to 1x10 <12> -1x10 <13> / cm <2>, respectively (FIG. 20).
제1 제조 방법과는 달리, 미리 소스·드레인(5)이 형성되고 나서 제1 채널불순물층(17)이 형성되기 때문에, 제1 불순물 영역(17)은 소스·드레인(5)의 불순물을 활성화할 때의 열처리에 영향을 받지 않는다. 더구나, 소스·드레인(5)의 상측에는 절연막(6)이 존재하기 때문에, 제1 불순물 영역(17)을 형성하기 위해 주입되는 붕소 이온(101)이 비소 이온(102: 도 4 참조)의 주입으로 형성된 소스·드레인(5)의 도전성을 손상할 가능성이 거의 없다.Unlike the first manufacturing method, since the first channel impurity layer 17 is formed after the source and drain 5 are formed in advance, the first impurity region 17 activates the impurities of the source and drain 5. It is not affected by heat treatment when In addition, since the insulating film 6 exists above the source and drain 5, boron ions 101 implanted to form the first impurity region 17 are implanted with arsenic ions 102 (see FIG. 4). There is almost no possibility of damaging the conductivity of the source / drain 5 formed in this manner.
그 후, 실시예 1과 동일한 방법으로 측벽(9)을 형성하고 (도 21), 제1 제조 방법과 동일하게 MOSFET(203)를 제조할 수가 있다. 물론, 제2 불순물 영역(18)은 소스·드레인(5)의 불순물을 활성화할 때의 열처리에 영향을 받지 않는다.Thereafter, the sidewall 9 is formed in the same manner as in the first embodiment (Fig. 21), and the MOSFET 203 can be manufactured in the same manner as in the first manufacturing method. Of course, the second impurity region 18 is not affected by the heat treatment when activating the impurities of the source and drain 5.
이상과 같이 제2 제조 방법에서는 제2 불순물 영역(18)의 불순물뿐만 아니라 제1 불순물 영역(17)의 불순물의 확산도 억제되고, MOSFET(203)의 임계치 전압을 더욱 억제하여 고속 동작이 가능해진다.As described above, in the second manufacturing method, not only the impurities in the second impurity region 18 but also the impurities in the first impurity region 17 are suppressed, and the threshold voltage of the MOSFET 203 is further suppressed to enable high-speed operation. .
본 실시예에서는 MOSFET(201)에 대한 변형으로서의 MOSFET(203)을 설명하였지만, MOSFET(202)에 도시된 바와 같이 제2 게이트 절연막(14)에 고유전체를 이용한 구조에 적용하는 것도 용이하다.Although the MOSFET 203 is described as a modification to the MOSFET 201 in this embodiment, it is also easy to apply to a structure using a high dielectric material for the second gate insulating film 14 as shown in the MOSFET 202.
또, 제2 채널 불순물층(18)이 형성되면, 채널 영역 끝에 있어서의 불순물 농도는 반도체 기판(1)의 불순물 농도인 상태 그대로이며, 중앙에서의 그것보다 낮아진다. 따라서 제1 채널 불순물층(17)을 형성하기 위한 불순물 도입을 생략하는 것도 가능하다.When the second channel impurity layer 18 is formed, the impurity concentration at the end of the channel region remains the same as the impurity concentration of the semiconductor substrate 1, and becomes lower than that at the center. Therefore, it is possible to omit the introduction of impurities for forming the first channel impurity layer 17.
본 발명에 따른 반도체 장치에 의하면, 채널 영역 중앙보다 단부에서 임계치전압을 낮게 하고, 온 전류는 증가시키며, 또한 오프 전류를 저감할 수가 있다.According to the semiconductor device according to the present invention, the threshold voltage is lowered at the end portion than the center of the channel region, the on current is increased, and the off current can be reduced.
본 발명에 따른 반도체 장치에 의하면, 채널 영역 중앙보다 단부에서 용량이 더 큰 게이트 절연막을 형성할 수가 있다.According to the semiconductor device according to the present invention, it is possible to form a gate insulating film having a larger capacitance at the end portion than the center of the channel region.
본 발명에 따른 반도체 장치에 의하면, 채널 영역 중앙보다 단부에서 M0S 구조의 임계치 전압을 한층 더 낮게 할 수가 있다.According to the semiconductor device according to the present invention, the threshold voltage of the M0S structure can be further lowered at the end portion than the center of the channel region.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 반도체 장치를 제조할 수가 있다.According to the manufacturing method of the semiconductor device which concerns on this invention, a semiconductor device can be manufactured.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 채널 영역 중앙의 상측에 있는 제2 게이트 절연막의 제1 부분이 채널 영역 끝의 상측에 있는 제2 게이트 절연막의 제1 부분보다 얇은, 제2 부분과 제1 게이트 절연막과의 적층 구조를 각각 자기 정합적으로 형성할 수가 있다.According to the method of manufacturing a semiconductor device according to the present invention, the first portion of the second gate insulating film above the center of the channel region is thinner than the first portion of the second gate insulating film above the end of the channel region. Each of the stacked structures with the first gate insulating film can be formed in a self-aligning manner.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 채널 영역에서의 반도체 기판의 불순물 농도를 그 중앙보다 그 단부에서 더 낮게 할 수가 있다.According to the method for manufacturing a semiconductor device according to the present invention, the impurity concentration of the semiconductor substrate in the channel region can be made lower at the end thereof than at the center thereof.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 제1 채널 불순물도 제2 채널 불순물도, 소스·드레인을 형성하는 공정의 후에 형성되기 때문에, 양자 모두 소스·드레인을 형성할 때의 열처리로부터의 영향을 회피할 수 있다.According to the method of manufacturing a semiconductor device according to the present invention, since both the first channel impurity and the second channel impurity are formed after the step of forming the source / drain, both are affected by the heat treatment when forming the source / drain. Can be avoided.
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