KR100379721B1 - Method of providing test vector for boundary scan test - Google Patents
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Abstract
본 발명은 경계주사 테스트 기법에 사용되는 테스트벡터를 생성하는 방법에 관한 것으로서, 테스트벡터를 전체 네트에 대해서 Ng개의 그룹으로 분할하고, 테스트벡터의 길이를 그룹비일치 시퀀스, 그룹일치 시퀀스, 간격 시퀀스로 나누는 테스트벡터 생성방법에 관한 것이다. 본 발명에 따르면, 종래의 워킹원 시퀀스와 마찬가지로 aliasing이나 confounding의 고장증후 없이 고장검출 및 진단이 가능하면서도, 네트 수가 증가할수록 테스트벡터의 길이가 비약적으로 줄어들 수 있다.The present invention relates to a method for generating a test vector used in the boundary scan test technique, wherein the test vector is divided into N g groups for the entire net, and the length of the test vector is a group mismatch sequence, a group match sequence, and an interval. It relates to a test vector generation method divided into sequences. According to the present invention, as in the conventional working one sequence, the failure detection and diagnosis is possible without the failure symptoms of aliasing or confounding, but as the number of nets increases, the length of the test vector can be drastically reduced.
Description
본 발명은 경계주사 테스트 기법에 사용되는 테스트벡터를 생성하는 방법에 관한 것으로서, 테스트벡터를 전체 네트에 대해서 Ng개의 그룹으로 분할하고, 테스트벡터의 길이를 그룹비일치 시퀀스, 그룹일치 시퀀스, 간격 시퀀스로 나누는 테스트벡터 생성방법에 관한 것이다.The present invention relates to a method for generating a test vector used in the boundary scan test technique, wherein the test vector is divided into N g groups for the entire net, and the length of the test vector is a group mismatch sequence, a group match sequence, and an interval. It relates to a test vector generation method divided into sequences.
종래에 인쇄회로기판(PCB)의 상호연결선(interconnect)을 테스트하기 위한 기술 중 하나로서 IEEE 1149.1 표준인 경계주사(boundary scan)라는 테스트용이화 설계기법(DFT: design for testability)이 사용되고 있다. 이 테스트기법에 사용되는 테스트벡터로서 계수 시퀀스(counting sequence)와 워킹원 시퀀스(walking onesequence)가 사용되고 있다. 계수 시퀀스는 비교적 짧은 테스트벡터의 길이로서 상호연결선을 테스트 할 수 있다는 장점이 있으나 "aliasing"이나 "confounding"과 같은 고장증후를 피할 수는 없다.Conventionally, as one of techniques for testing interconnects of printed circuit boards (PCBs), a design for testability (DFT) design, called boundary scan, is an IEEE 1149.1 standard. Counting sequences and walking ones sequences are used as test vectors used in this test technique. Coefficient sequences have the advantage of being able to test interconnects as relatively short test vectors, but failure symptoms such as "aliasing" or "confounding" cannot be avoided.
한편, 워킹원 시퀀스에 대한 개요도는 도1과 같다. 도1에서 볼 수 있는 바와 같이 모든 네트에 대해 논리값 '1'이 각각의 네트에 가해지게 되므로 워킹원 시퀀스라 부른다. 이 워킹원 시퀀스의 장점은 인가되는 테스트벡터의 STV가 독립적이므로 네트의 고장을 검출함과 동시에 aliasing의 고장증후가 나타나지 않으며, 단락된 2개 네트들의 응답 벡터가 서로 독립적이므로 confounding의 고장증후가 발생하지 않는 성질을 갖는다.Meanwhile, a schematic diagram of the working one sequence is shown in FIG. 1. As shown in FIG. 1, a logical value '1' is applied to each net for all nets, so it is called a working one sequence. The advantage of this working source sequence is that the STV of the applied test vector is independent, so that the net failure can be detected and the failure symptoms of aliasing do not appear.The response vectors of the two shorted nets are independent of each other, resulting in confounding failure symptoms. It does not have the property.
도1은, 테스트할 NET1~8까지의 상호연결선 중에서 NET1과 NET3은 wired-OR되고, NET4는 "1"로 고정되며(stuck at 1), NET5와 NET7은 wired-OR되는 회로를 예시하고 있다. 도1에서 각 네트의 입력단에 테스트벡터(STV: serial test vector)를 인가하면 각 네트의 출력단에서는 소정의 로직을 거쳐서 응답벡터(SRV: serial response vector)가 출력된다. 여기서, STV와 SRV는 가로행측으로 보아 직렬벡터가 되고, 세로열측으로 보면 모든 테스트벡터 또는 응답벡터의 비트별로 병렬적인 벡터(PTV: parallel test vector, PRV: parallel response vector)가 된다.Figure 1 illustrates a circuit where NET1 and NET3 are wired-OR, NET4 is "1" (stuck at 1), and NET5 and NET7 are wired-OR of the interconnect lines from NET1-8 to be tested. . In FIG. 1, when a test vector (STV) is applied to an input terminal of each net, a serial response vector (SRV) is output through a predetermined logic at an output terminal of each net. Here, the STV and the SRV become a serial vector in the horizontal row side, and in the vertical column side, the STV and the SRV become parallel vectors (PTV: parallel response vector) for every test vector or response vector.
그런데, 경계주사 환경에서는 경계주사 셀이 직렬로 연결되어 있기 때문에 테스트벡터를 이동시키는데 따른 상당한 시간이 소요되는 문제가 있다. 그러므로 분석적인 성질을 가지면서 또한 테스트의 크기를 줄이는 것이 중요한 문제가 된다.However, in the boundary scan environment, since the boundary scan cells are connected in series, there is a problem that a considerable time is required to move the test vectors. Therefore, it is important to reduce the size of the test while having analytical properties.
또한, 종래의 워킹원 시퀀스는 다중 네트가 단락된 경우에도 완벽한 고장 진단(fault diagnosis)을 할 수 있는 반면에 테스트의 크기가 너무 커지는 단점이 존재한다. 경계주사 환경에서 테스트의 크기는 병렬 테스트벡터(PTV)의 수를 기준으로 평가된다. PTV가 늘어날수록 경계주사 방식에서 셀 시프트 횟수가 많아지기 때문이다. 워킹원 시퀀스는 테스트 대상 보드의 네트가 총 n개 일 때, n개의 병렬 테스트벡터로 구성된다. 그러므로 테스트 대상의 네트수가 증가할수록, 테스트를 위한 시간도 비례적으로 증가하게 된다. 이런 점은 가격적인 측면과 직결되어 테스트 비용의 증가를 초래한다. 그러므로 워킹원 시퀀스와 같이 고장 진단이 가능하면서도 보다 적은 수의 병렬 테스트벡터로 테스트가 가능한 시퀀스를 개발하는 것은 중요한 문제라고 할 수 있다.In addition, the conventional working one sequence has the disadvantage that the size of the test is too large while the complete fault diagnosis can be performed even when multiple nets are shorted. In the boundary scan environment, the test size is evaluated based on the number of parallel test vectors (PTV). This is because as the PTV increases, the number of cell shifts increases in the boundary scan method. The working one sequence consists of n parallel test vectors when the net of the board under test is a total of n. Therefore, as the number of nets under test increases, the time for testing also increases proportionally. This is directly related to the price, resulting in an increase in test costs. Therefore, it is important to develop a sequence capable of diagnosing failures such as a working one sequence and testing with fewer parallel test vectors.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 인쇄회로기판의 상호연결선을 테스트하는 경계주사 기법에 있어서, n개의 네트를 Ng개의 그룹으로 분할하고 테스트벡터의 길이를 경계주사 테스트용 셀의 개수에 따라 그룹비일치 시퀀스, 그룹일치 시퀀스, 간격 시퀀스로 나누어, 종래의 워킹원 시퀀스와 마찬가지로 aliasing이나 confounding의 고장증후 없이 고장검출 및 진단이 가능하면서도, 네트 수가 증가할수록 테스트벡터의 길이가 비약적으로 줄어들 수 있는 테스트벡터의 생성방법을 제공하는 것을 목적으로 한다.The present invention is to solve the above problems, in the boundary scanning technique for testing the interconnection line of the printed circuit board, n nets are divided into N g groups and the length of the test vector is the number of cells for the boundary scan test It can be divided into group mismatch sequence, group mismatch sequence, and interval sequence according to the conventional working one sequence. An object of the present invention is to provide a method for generating test vectors.
도1은 종래의 워킹원 시퀀스의 개념도.1 is a conceptual diagram of a conventional working one sequence.
도2a는 본 발명에 따른 분할그룹 워킹원 시퀀스의 개념도.2A is a conceptual diagram of a split group working one sequence according to the present invention;
도2b는 본 발명에 따른 테스트벡터의 비트 구성도.Figure 2b is a bit block diagram of a test vector according to the present invention.
1. 용어의 정의1. Definition of terms
① n : 전체 네트의 수① n The total number of nets
② 그룹 : 전체 네트 중 일부 네트들의 집합② Group: set of some nets out of the net
③ ③
④ Ng: 총 그룹의 수④ N g : total number of groups
⑤: 그룹 Gi에 있는 모든 네트의 수로서 다음과 같이 정의한다.⑤ Is the number of all nets in group G i , defined as:
위의 정의로부터 다음과 같은 수식이 성립한다.From the above definition, the following equation holds.
수학식 2에서 Ng는 n과 R값에 따라서 쉽게 계산된다.In Equation 2, N g is easily calculated according to n and R values.
⑥ bm: 하위로부터 m번째 위치의 비트⑥ b m : Bit of mth position from lower
2. 테스트벡터의 생성과정2. Generation of test vectors
본 발명에 따른 테스트벡터(이하, "분할그룹 워킹원 시퀀스"라 함)는 도2a,b에서와 같이 수학식2에 의해 전체 네트가 Ng개의 그룹으로 분할된다. 또한, 테스트벡터의 길이는, 경계주사 테스트용 셀의 개수에 따라 그룹비일치 시퀀스, 그룹일치 시퀀스, 간격 시퀀스로 나뉜다.In the test vector according to the present invention (hereinafter, referred to as a "division group working source sequence"), the entire net is divided into N g groups by Equation 2 as shown in Figs. 2A and 2B. The length of the test vector is divided into a group mismatch sequence, a group match sequence, and an interval sequence according to the number of boundary scan test cells.
그룹비일치 시퀀스는 워킹원 시퀀스와 마찬가지로 각각의 그룹별로 최하위 비트인 b1에서부터 최상위 비트인 bk까지 '1'을 시프트하면서 가하는데 한 그룹내의 네트에서는 그룹비일치 시퀀스에 의해 STV가 같아지게 되므로 한 그룹 내에서는 병렬로 같은 PTV가 가해지게 된다. 이 경우 그룹비일치 시퀀스로 인한 PTV의 숫자는 k가 된다.Like the working one sequence, the group mismatch sequence is applied by shifting '1' from the least significant bit b 1 to the most significant bit b k for each group. In a net within a group, the STV is the same by the group mismatch sequence. Within a group, the same PTV is applied in parallel. In this case, the number of PTVs due to the group mismatch sequence is k.
그룹일치 시퀀스는 각 그룹의 i번째 네트가 같은 STV를 갖도록 최하위 비트 b1에서 bk까지 '1'을 시프트하면서 가하게 되는데 각 그룹에 대한 그룹일치 시퀀스는 형태가 일치하므로 그룹일치 시퀀스는 그룹에 대해 엇갈려서 네트에 가해지게 된다.The group matching sequence is applied by shifting the '1' from the least significant bits b 1 to b k so that the i th net of each group has the same STV. Since the group matching sequence for each group is identical in shape, the group matching sequence is applied to the group. It is staggered and applied to the net.
간격 시퀀스를 가하는 과정을 설명하기 위해서 변수 D를 도입한다. 임의의 네트에 그룹비일치 시퀀스에 의한 STV의 '1'이 bp에 위치하고 있고, 그룹일치 시퀀스에 의한 STV에서 '1'이 bq에 위치하고 있다면 이 네트에 대한 D를 D=p+q-1로 설정한다. 간격 시퀀스의 '1'의 위치는 계산된 D번째 비트에 인가되도록 한다. 간격 시퀀스는 그룹비일치 시퀀스와 그룹일치 시퀀스를 이용하여 각각의 계산된 D에 의해서 최하위 비트 b1에서 최상위 비트 bp+q-1까지 '1'을 이동하면서 인가하게 된다. 이상과 같이 3 부분의 시퀀스를 차례대로 생성함으로써 분할그룹 워킹원 시퀀스가 네트에 가해진다.Variable D is introduced to explain the process of applying the interval sequence. If any net has '1' of STV by group mismatch sequence at b p and '1' is located at b q in group matching sequence, then D = p + q- Set to 1. The position of '1' of the interval sequence is to be applied to the calculated D-th bit. The interval sequence is applied by moving '1' from the least significant bit b 1 to the most significant bit b p + q-1 by each calculated D using a group mismatch sequence and a group mismatch sequence. As described above, the three-part sequence is generated in sequence to apply the divided group working one sequence to the net.
3. 테스트벡터의 크기3. Size of test vector
① R = k 인 경우의 테스트벡터의 크기① Test vector magnitude when R = k
이 경우에는 각각의 그룹에 속한 네트의 숫자는 모두 k개로 같다. 최대의 D값은 아래 수학식 3으로 구할 수 있다.In this case, the number of nets in each group is equal to k. The maximum value of D can be obtained from Equation 3 below.
전체 테스트벡터의 PTV의 수는 그룹비일치 시퀀스, 그룹일치 시퀀스, 그리고 간격 시퀀스의 PTV를 모두 더한 것과 같다. 이 경우 그룹의 수는 k이므로The number of PTVs of the total test vectors is equal to the sum of the PTVs of the group mismatch sequence, the group match sequence, and the interval sequence. In this case, the number of groups is k,
로 계산된다.Is calculated.
② R ≠k 인 경우의 테스트벡터의 크기② The magnitude of the test vector when R ≠ k
이 경우에 G1에서부터 GNg-1그룹까지의 각각 그룹의 네트의 수는 k이고, GNg의 네트의 수는 k보다 작다. 이 경우의 최대 D값은 아래 식 (5)와 같이 계산된다.In this case, the number of nets in each group from G 1 to G Ng-1 group is k, and the number of nets in G Ng is smaller than k. The maximum D value in this case is calculated as shown in Equation (5) below.
또한 전체 그룹의 수와 k는 서로 같지 않으므로 테스트의 PTV 개수는Also, because the total number of groups and k are not equal to each other, the number of PTVs in the test
로 계산된다.Is calculated.
4. 분할그룹 워킹원 시퀀스에 의한 고장 분석4. Failure analysis by subgroup working one sequence
분할그룹 워킹원 시퀀스에서는 한 네트에 가해지는 STV가 다른 네트에 가해지는 STV들과는 독립적이므로 aliasing 등의 고장증후 없이 고장을 검출할 수 있다. 또한 네트에서 다중의 2-네트 단락(2-net short circuit)이 존재한다고 할 때 각각의 2-네트 단락된 네트의 응답 벡터가 서로 독립적이므로 confounding의 고장증후도 나타나지 않게 된다. 이것은 같은 그룹 내에서 일어나는 2-네트 단락들은 동일 그룹내의 그룹일치 시퀀스가 워킹원 시퀀스이므로 confounding 고장증후가 발생하지 않고, 다른 그룹들 사이에서 발생하는 2-네트 단락에 대해서는 '1'의 위치가 3개의 부분 워킹원 시퀀스 중에서 2 군데 이상에서 다르므로 2-네트 단락에 대해서 단락된 네트들의 응답 벡터가 독립적인 것으로 증명된다.In the divided group working one sequence, since the STV applied to one net is independent of the STVs applied to the other net, the failure can be detected without a symptom of failure such as aliasing. In addition, when there are multiple 2-net short circuits in the net, the response vector of each 2-net shorted net is independent of each other, so there is no symptom of confounding failure. This means that 2-net shorts occurring in the same group do not cause confounding failure symptoms because the group matching sequence in the same group is a working one sequence, and the position of '1' is 3 for 2-net shorts occurring between different groups. The response vectors of the shorted nets for the two-net short are proved to be independent because they differ in at least two of the two working source sequences.
본 발명은 인쇄회로기판이 관련된 모든 산업에 이용될 수 있는데, 특히 경계주사 방식 테스트 셀을 포함하고 있는 모든 IC에 대해서 하드웨어적 또는 소프트웨어적으로 100% 적용될 수 있다. 특히, 인쇄회로기판 자체 내에서 셀프테스트를 행하는 BIST(built-in self test) 환경에서는 로직설계에 의해 하드웨어로 구현이 가능하며, 기타 범용 테스트를 위해서는 소프트웨어에 의해 구현가능하다.The present invention can be used in all industries in which a printed circuit board is related. In particular, the present invention can be applied in hardware or software 100% to all ICs including a boundary scan test cell. In particular, in a built-in self test (BIST) environment in which the self test is performed in the printed circuit board itself, it may be implemented in hardware by logic design, and may be implemented in software for other general purpose tests.
본 발명에 따른 분할그룹 워킹원 시퀀스에서는 종래의 워킹원 시퀀스와 마찬가지로 aliasing이나 confounding의 고장증후 없이 고장검출 및 진단이 가능하면서도, 네트 수가 증가할수록 테스트벡터의 길이가 비약적으로 줄어든다. 예를 들어서 네트가 100,000개인 경우 분할그룹 워킹원 시퀀스는 종래의 워킹원 시퀀스에 비해 약 1.2%의 PTV만이 필요하다. 아래 표에서는 종래의 워킹원 시퀀스와 본 발명의 분할그룹 워킹원 시퀀스의 PTV 개수를 비교하고 있다.In the divided-group working-one sequence according to the present invention, as in the conventional working-one sequence, failure detection and diagnosis are possible without a failure symptom of aliasing or confounding, but as the number of nets increases, the length of the test vector decreases dramatically. For example, in the case of 100,000 nets, the divided group working one sequence requires only about 1.2% PTV as compared to the conventional working one sequence. The following table compares the number of PTVs of the conventional working one sequence and the divided group working one sequence of the present invention.
일반적으로 테스트 비용은 테스트 시간과 밀접한 관계를 갖는다. 특히 경계주사 환경에서는 그 구조가 갖는 직렬성이 테스트에 드는 시간을 길게 하는 단점을 갖고 있기 때문에 테스트벡터의 길이를 줄이는 것은 경제적인 측면에 있어서도 유용한 일이라 할 수 있을 것이다. 본 발명에 의한 인쇄회로기판의 상호연결선 테스트 시퀀스는 상술한 바와 같이 종래의 방법에 비해서 상당한 테스트 크기의 감소를 기대할 수 있다. 이런 측면에서 최근과 같이 짧은 라이프사이클로 변하는 전자 시장을 생각해 볼 때 경제적으로 많은 비용의 감축을 기대할 수 있을 것이다.In general, test costs are closely related to test time. In particular, in the boundary scan environment, the seriality of the structure has a disadvantage of lengthening the test time, so reducing the length of the test vector may be useful economically. The interconnect line test sequence of the printed circuit board according to the present invention can be expected to significantly reduce the test size compared to the conventional method as described above. In this regard, considering the electronic market changing to a shorter life cycle in recent years, it is possible to expect a significant economic cost reduction.
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