KR100365102B1 - Dielectric composition and method for manufacturing capacitor of dram cell by using it - Google Patents
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Abstract
본 발명은 DRAM 캐패시터 박막, 박막 MLCC 등에 적용되는 유전체 조성물에 관한 것으로, 종래 PMN에 CMN 또는 SMN을 고용시켜 PMN-CMN 또는 PMN-SMN 고용체를 형성함으로써, 상온에서 상유전성을 가질 수 있는 유전체 조성물 및 이를 이용한 캐패시터의 제조방법을 제공하고자 하는데, 그 목적이 있다.The present invention relates to a dielectric composition applied to DRAM capacitor thin film, thin film MLCC, and the like, and has a dielectric composition capable of having a dielectric constant at room temperature by forming PMN-CMN or PMN-SMN solid solution by solidifying CMN or SMN in conventional PMN. To provide a method of manufacturing a capacitor using the same, there is a purpose.
상기 목적을 달성하기 위한 본 발명은, 화학식이 (1-x)Pb(Mg,Nb)O3-xA(Mg,Nb)O3이고, 상기 A는 Ca 또는 Sr이며, 상기 x는 0.5~0.01인 것을 특징으로 하는 유전체 조성물, 및 이 조성물을 이용한 캐패시터의 제조방법에 관한 것을, 그 기술적 요지로 한다.In the present invention for achieving the above object, the formula is (1-x) Pb (Mg, Nb) O 3 -xA (Mg, Nb) O 3 , A is Ca or Sr, x is 0.5 ~ 0.01 The technical summary is related to the dielectric composition characterized by the above-mentioned, and the manufacturing method of the capacitor using this composition.
Description
본 발명은 DRAM 캐패시터 박막, 박막 MLCC 등에 적용되는 유전체 조성물에 관한 것으로, 보다 상세하게는 종래 PMN에 CMN 또는 SMN을 고용시킴으로써 상온에서 상유전성 및 고유전율을 확보할 수 있는 유전체 조성물 및 이를 이용한 DRAM 셀의 캐패시터 제조방법에 관한 것이다.The present invention relates to a dielectric composition applied to a DRAM capacitor thin film, a thin film MLCC, etc. More specifically, the dielectric composition and DRAM cell using the same can be secured at room temperature dielectric constant and high dielectric constant by incorporating CMN or SMN in conventional PMN It relates to a capacitor manufacturing method of.
현재 반도체 메모리소자는 크게 리드/라이트(read/write) 메모리와 리드전용메모리(ROM)로 구분할 수 있다. 특히, 리드/라이트 메모리는 다이나믹램(Dynamic RAM, 이하 DRAM 이라 칭함)과 에스램으로 나뉘어지는데, DRAM은 1개의 트랜지스터(transitor)와 1개의 캐패시터(capacitor)로 이루어진 1개의 셀(cell)로 구성된다. 이것은, 고집적이 용이하고 읽고 쓰는 것이 동시에 가능하며 단가가 적은 메모리의 하나로 매우 중요한 위치에 있다.Currently, semiconductor memory devices can be classified into read / write memory and read-only memory (ROM). In particular, the read / write memory is divided into a dynamic RAM (hereinafter referred to as DRAM) and an SRAM, which is composed of one cell composed of one transistor and one capacitor. do. This is one of the high-density, easy-to-read and write-ready, low-cost memories, and is in a very important position.
고집적화의 진전으로 이미 256Mb DRAM의 개발이 이루어졌고, GIGA BIT에 대한 연구가 진행되고 있다. 이와 같이 DRAM의 집적도가 높아지면, 셀의 면적은 256Mb의 경우 0.5㎛2, 또한 캐패시터의 면적은 0.3㎛2이하로 작아져야 한다. 이러한 이유로 256Mb 이상에서는 기존의 반도체 공정에서 사용되는 기술이 한계를 보이고 있다. 즉, 종래 64Mb나 256Mb DRAM의 캐패시터에서 사용하던 SiO2/Si3N4등의 유전박막을 사용할 경우 필요한 정전용량을 확보하기 위해서는, 캐패시터가 차지하는 면적이 셀 면적의 6배가 넘어야 한다.The development of high integration has already led to the development of 256Mb DRAM and research on GIGA BIT. As such, when the degree of integration of DRAM increases, the area of the cell should be reduced to 0.5 μm 2 for the 256 Mb and the area of the capacitor to 0.3 μm 2 or less. For this reason, the technology used in the conventional semiconductor process is showing a limit above 256Mb. In other words, when using a dielectric thin film such as SiO 2 / Si 3 N 4 used in a capacitor of 64 Mb or 256 Mb DRAM, the area occupied by the capacitor must exceed 6 times the cell area.
따라서, 캐패시터의 단면적을 다른 방법으로 늘려야 하는데, 그 방법으로는 유전막을 적층된 셀(stacked cell) 구조로 만드는 방법, 기판을 판 후 그곳에 유전막을 형성하는 트렌치(trench)기술, 또는 전극표면에 요철을 형성(HSG)하여 표면적을 증가시키는 방법 등이 있다.Therefore, the cross-sectional area of the capacitor must be increased in another way, such as a method of making a dielectric film into a stacked cell structure, a trench technique for forming a dielectric film thereafter after boarding a substrate, or irregularities on an electrode surface. Forming a surface (HSG) to increase the surface area;
그러나, 1Gb에서는 SiO2/Si3N4계를 유전박막으로서 사용할 경우, 정전용량을 늘려야 하기 때문에 더 이상 두께를 줄일 수도 없게 되고, 캐패시터의 단면적을 늘린다 하더라도, 그 공정이 복잡하기 때문에 제조단가가 상승하고 수율이 떨어지는 문제가 있다.However, at 1 Gb, when SiO 2 / Si 3 N 4 system is used as the dielectric thin film, it is no longer possible to reduce the thickness because the capacitance needs to be increased, and even if the cross-sectional area of the capacitor is increased, the manufacturing cost is high. There is a problem of rising yields.
따라서, 캐패시터를 3차원적 입체구조로 형성하여 단면적을 증가시킴에 의해 정전용량을 충족시키는 방법은 256Mb 이상의 DRAM에 적용시키기에는 매우 어렵다.Therefore, the method of satisfying the capacitance by forming the capacitor in the three-dimensional solid structure to increase the cross-sectional area is very difficult to apply to DRAM of 256Mb or more.
상기한 문제점을 해결하기 위해서는, 종래의 유전막보다 정전용량이 높은 유전막이 요구된다. 이를 위해 Ta2O5유전박막에 대한 연구가 진행되었지만, 정전용량이 SiO2/Si3N4계에 비해 2~3배에 지나지 않고 큰 누설 전류로 인해 실용화하는 데에는 문제점이 많다. 따라서, 256Mb DRAM용 캐패시터는 기존의 재료로는 공정개발에 어려움이 있으므로, 고유전율의 박막이 필요하다.In order to solve the above problems, a dielectric film having a higher capacitance than a conventional dielectric film is required. To this end, research on Ta 2 O 5 dielectric thin film has been conducted, but the capacitance is only two to three times higher than that of SiO 2 / Si 3 N 4 system, and there are many problems in practical use due to the large leakage current. Therefore, the capacitor for 256Mb DRAM is difficult to develop the process with existing materials, a high dielectric constant thin film is required.
이러한 고유전율의 박막은 캐패시터의 모양도 평면적으로 만들 수 있어서 제조공정을 단순화 시킬 수 있게 한다. 이러한 고유전율 재료로서, 현재 연구가 진행중인 BST(Ba,Sr)TiO3(BST)박막은 정전용량이 SiO2/Si3N4계에 비해 수십배나 크고 SrTiO3의 구조 및 열적 안정성과 BaTiO3의 우수한 전기적 특성을 공유하여 256Mb 이상의 DRAM에 적용가능하다. 하지만, 여러방법으로 제작된 BST 박막도 평면적 형태로는 256Mb 이상의 DRAM 캐패시터에서 요구되는 정전용량값을 만족시킬 수 없다.This high dielectric constant thin film can also make the shape of the capacitor planar, simplifying the manufacturing process. As such a high dielectric constant material, the present study is in progress, BST (Ba, Sr) TiO 3 (BST) thin films of the capacitance the SiO 2 / Si 3 N 4 based tens times larger than the SrTiO 3 structure and thermal stability and BaTiO of 3 It can be applied to more than 256Mb DRAM by sharing excellent electrical characteristics. However, BST thin films manufactured by various methods cannot satisfy the capacitance value required in DRAM capacitors larger than 256Mb in planar form.
한편, 상기 BST박막 보다 정전용량이 큰 재료로서, BSTG가 특허공개공보2000-001103호에 개시되어 있다. 상기 발명은 고유전율막을 이용한 반도체 소자의 제조방법에 관한 것으로, 유전율이 2700 정도로 종래 BST보다는 유전율이 향상되었으나, 본 발명의 유전율에는 미치지 못하였다.On the other hand, BSTG is disclosed in Japanese Patent Laid-Open No. 2000-001103 as a material having a larger capacitance than the BST thin film. The present invention relates to a method for manufacturing a semiconductor device using a high dielectric constant film, the dielectric constant is improved to 2700 as compared to the conventional BST, but did not reach the dielectric constant of the present invention.
따라서, 현재는 고유전율을 나타내는 박막의 조성에 대해 개발되어진 재료가 거의 없는 실정이다.Therefore, at present, few materials have been developed for the composition of a thin film exhibiting high dielectric constant.
이에, 본 발명자들은 상기와 같은 문제점을 해결하기 위하여 연구와 실험을 거듭하고 그 결과에 근거하여 본 발명을 제안하게 된 것으로, 본 발명은 종래 PMN에 CMN 또는 SMN을 고용시켜 PMN-CMN 또는 PMN-SMN고용체를 형성함으로써, 상온에서 상유전성을 가질 수 있는 유전체 조성물 및 이를 이용한 캐패시터의 제조방법을 제공하고자 하는데, 그 목적이 있다.Accordingly, the present inventors have repeatedly conducted research and experiments to solve the above problems, and propose the present invention based on the results, and the present invention employs CMN or SMN in PMN-CMN or PMN- It is an object of the present invention to provide a dielectric composition having a dielectric constant at room temperature and a method of manufacturing a capacitor using the same by forming an SMN solid solution.
도1은 PMN-SMN 세라믹스에 있어서, 유전상수와 온도와의 관계를 나타내는 그래프1 is a graph showing the relationship between dielectric constant and temperature in PMN-SMN ceramics.
도2는 PMN-CMN 세라믹스에 있어서, 유전상수와 온도와의 관계를 나타내는 그래프2 is a graph showing the relationship between dielectric constant and temperature in PMN-CMN ceramics.
도3은 DRAM 셀의 캐패시터 구조를 나타내는 그림Figure 3 shows a capacitor structure of a DRAM cell
*도면 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of drawing
1…기판, 2…옥사이드, 3…Pt/TiN막, 4…고유전율막, 5…TiN막One… Substrate, 2... Oxide, 3... Pt / TiN film, 4... High dielectric constant film; TiN film
6…Pt막, 7…옥사이드6... Pt film, 7... Oxide
본 발명은 화학식이 (1-x)Pb(Mg,Nb)O3-xA(Mg,Nb)O3이고, 상기 A는 Ca 또는 Sr이며, 상기 x는 0.5~0.01인 것을 특징으로 하는 유전체 조성물에 관한 것이다.In the present invention, the chemical formula is (1-x) Pb (Mg, Nb) O 3 -xA (Mg, Nb) O 3 , wherein A is Ca or Sr, and x is 0.5 to 0.01. It is about.
또한, 본 발명은 기판(1)상에 확산방지 금속막과 하부전극막(3)을 증착하는 단계;In addition, the present invention comprises the steps of depositing the diffusion barrier metal film and the lower electrode film (3) on the substrate (1);
식각에 의해 상기 확산방지 금속막과 하부적극막(3)의 소정 부위를 제거하는 단계;Removing a predetermined portion of the diffusion preventing metal layer and the lower active layer 3 by etching;
소정 부위가 제거된 상기 상기 확산방지 금속막과 하부적극막 위에, 화학식이 (1-x)Pb(Mg,Nb)O3-xA(Mg,Nb)O3이고, 상기 A는 Ca 또는 Sr이며, 상기 x는 0.5~0.01인 유전체 조성물로 이루어진 고유전율막(4)를 증착하는 단계;On the diffusion preventing metal film and the lower active film from which a predetermined portion is removed, the chemical formula is (1-x) Pb (Mg, Nb) O 3 -xA (Mg, Nb) O 3 , and A is Ca or Sr. Depositing a high-k dielectric film 4 made of a dielectric composition having x of 0.5 to 0.01;
상기 고유전율 막 상부에 상부전극으로서 TiN막(5)과 Pt막(6)을 증착하는 단계;Depositing a TiN film (5) and a Pt film (6) as an upper electrode on the high dielectric constant film;
열처리하는 단계;를 포함하여 이루어지는 캐패시터의 제조방법에 관한 것이다.It relates to a method of manufacturing a capacitor comprising a; heat treatment.
이하, 본 발명에 대하여 상세히 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, this invention is demonstrated in detail.
본 발명자들은 주로 PbTiO3를 첨가하여 릴렉서(relaxor)등으로 이용해 온 종래 Pb(Mg,Nb)O3재료에 대해 연구하던 중, 이 조성은 상온에서 강유전성을 가질 뿐 아니라 온도에 따른 유전율의 변화도 매우 심하고, 유전율을 감소시키는 파이로클로어(pyrochlore)상을 형성시키는 단점이 있음을 발견하였다. 이에, 본 발명자들은상온에서 강유전성을 갖는 Pb(Mg,Nb)O3(이하, PMN이라 함)재료에 Sr(Mg,Nb)O3(이하, SMN이라 함)또는 Ca(Mg,Nb)O3(이하, CMN이라 함)을 고용시킨 PMN-CMN 또는 PMN-SMN 등을 이용한 결과, 상온에서 상유전성을 가지며 정전용량도 조성에 따라 BST에 비해 최대 4~10배 정도인 것을 발견하고, 본 발명을 완성하기에 이르렀다.The present inventors are mainly studying the conventional Pb (Mg, Nb) O 3 material which has been used as a relaxer by adding PbTiO 3 , and this composition not only has ferroelectricity at room temperature but also changes in dielectric constant with temperature It has also been found to be very severe and has the disadvantage of forming a pyrochlore phase which reduces the dielectric constant. Accordingly, the present inventors found that Sr (Mg, Nb) O 3 (hereinafter referred to as SMN) or Ca (Mg, Nb) O in a Pb (Mg, Nb) O 3 (hereinafter referred to as PMN) material having ferroelectricity at room temperature. As a result of using PMN-CMN or PMN-SMN in which 3 (hereinafter referred to as CMN) is employed, it is found that it has a dielectric constant at room temperature and the capacitance is up to 4 to 10 times higher than that of BST depending on the composition. The invention has been completed.
이와 같이, 고유전율을 갖는 본 발명의 유전체 조성물에 있어서, 상기 x의 범위는 0.01~0.5인 것이 바람직하다. 즉, 상온에서 상유전성을 나타내기 위해서는 Tc(큐리온도)가 낮아야 하는데, x가 0.01미만이면 상기 조성식에서 알 수 있는 바와 같이, SMN이나 CMN의 함량이 너무 적게 되어 Tc(큐리온도)를 제품사용시 요구되는 온도인 약 -30℃ 이하로 낮출 수 없게 된다. 또한, x가 0.5보다 커서 PMN의 함량이 많게 되면, 유전율이 저하하는 문제가 생겨서 바람직하지 않다.As described above, in the dielectric composition of the present invention having a high dielectric constant, the range of x is preferably 0.01 to 0.5. That is, in order to show the dielectric constant at room temperature, the Tc (Curie temperature) should be low. If x is less than 0.01, as shown in the above formula, the content of SMN or CMN is too small and Tc (Curie temperature) is used. It cannot be lowered below the required temperature of about -30 ° C. In addition, when x is larger than 0.5 and the content of PMN is large, there is a problem that the dielectric constant decreases, which is not preferable.
상기와 같이 조성된 본 발명의 유전체 조성물을 이용하여 256Mb 이상의 집적도를 지니는 DRAM 캐패시터를 제조하는데, 그 방법으로는 통상의 것을 이용할 수 있다. 즉, 기판상에 형성된 옥사이드층의 소정부위를 제거하고 제거된 부분에 확산방지 금속막과 하부전극막을 증착한 다음, 고유전율막을 증착시킨 후, 상부전극막을 증착하는 것이다. 이 때, 본 발명에서는 상기 확산방지 금속막, 하부전극막, 및 상부전극막으로서, Pt/TiN막을 사용하는 것이 바람직하고, 박막형성방법으로는 세라믹 타겟을 이용하여 스퍼터링하거나 알콕사이드를 이용하여 안정된 졸을 형성한후 졸-겔 코팅(디핑 혹은 스핀 코팅)을 하는 방법 등을 사용할 수 있다. 또한, MOCVD 나 MOD(metal-organic decomposition)을 이용하여 박막을 형성하는 것도 가능하다.Using the dielectric composition of the present invention configured as described above to manufacture a DRAM capacitor having an integration degree of 256Mb or more, a conventional method can be used. That is, a predetermined portion of the oxide layer formed on the substrate is removed, a diffusion barrier metal film and a lower electrode film are deposited on the removed portion, a high dielectric constant film is deposited, and then an upper electrode film is deposited. At this time, in the present invention, it is preferable to use a Pt / TiN film as the diffusion preventing metal film, the lower electrode film, and the upper electrode film. After forming a sol-gel coating (dipping or spin coating), etc. can be used. It is also possible to form a thin film using MOCVD or metal-organic decomposition (MOD).
또한, 상기 캐패시터의 제조방법에 있어서, 열처리는 대기, 산화, 또는 환원분위기하에서 실시할 수 있고, 열처리온도는 400~850℃의 범위로 설정하는 것이 바람직하다. 그 이유는, 상기 열처리온도의 하한인 400℃는 결정화가 진행될 수 있는 최저 온도이며, 이러한 결정화를 통해 밀도를 높이야만 유전율이 향상될 수 있기 때문이다. 그러나, 상기 열처리온도가 850℃ 보다 높으면 PbTiO3와 유전체 막과의 접착이 나쁘고, 유전특성이 열화하기 때문에 바람직하지 않다.In the above method of manufacturing the capacitor, the heat treatment may be performed in the atmosphere, oxidation, or reducing atmosphere, and the heat treatment temperature is preferably set in the range of 400 to 850 ° C. This is because the lower limit of the heat treatment temperature of 400 ° C. is the lowest temperature at which crystallization may proceed, and the dielectric constant may be improved only by increasing the density through such crystallization. However, when the heat treatment temperature is higher than 850 ° C., the adhesion between PbTiO 3 and the dielectric film is poor and the dielectric properties deteriorate, which is not preferable.
이하, 실시예를 통해 본 발명을 보다 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to Examples.
(실시예)(Example)
0.5PMN-0.5CMN과 0.5PMN-0.5SMN을 이용해 DRAM 셀의 캐패시터를 제조하여 그들의 유전성질을 측정하였다. 캐패시터의 제조는 도3에 나타난 바와 같이 행하였다.Capacitors for DRAM cells were fabricated using 0.5PMN-0.5CMN and 0.5PMN-0.5SMN to measure their dielectric properties. Preparation of the capacitor was performed as shown in FIG.
먼저, 기판(1)상에 형성된 SiO2옥사이드(oxide)(2)의 소정부위를 제거하고 제거된 부분에 확산방지 금속막과 하부전극막으로서 Pt/TiN막(3)을 증착한 다음,고유전율막으로서 PMN-CMN 또는 PMN-SMN막(4)을 증착시키고, 그 후 상부전극막으로서 TiN막(5)과 Pt금속막(6)을 증착하는데, 그 사이에 옥사이드(7)를 형성시킨다. 그 다음, 열처리는 500℃에서 실시하였다.First, a predetermined portion of SiO 2 oxide (2) formed on the substrate (1) is removed and a Pt / TiN film (3) is deposited on the removed portion as a diffusion preventing metal film and a lower electrode film, and then inherently A PMN-CMN or PMN-SMN film 4 is deposited as a tremor film, and then a TiN film 5 and a Pt metal film 6 are deposited as an upper electrode film, with an oxide 7 formed therebetween. . Then, heat treatment was performed at 500 degreeC.
이와 같이, 캐패시터를 제조한 후 상온에서의 유전율, 절연저항을 측정한 결과, 도1, 2에 나타난 바와 같이, 0.5PMN-0.5CMN, 0.5PMN-0.5SMN은 유전상수가 상온에서 약 4000정도였고, 주파수 안정성이 뛰어나다. 또한, 재료의 절연저항도 절연막으로서 적당한 1012Ω·cm였다.As described above, as a result of measuring the dielectric constant and insulation resistance at room temperature after manufacturing the capacitor, as shown in FIGS. 1 and 2, 0.5PMN-0.5CMN and 0.5PMN-0.5SMN had dielectric constants of about 4000 at room temperature. Excellent frequency stability. In addition, the insulation resistance of the material was also 10 12 Ω · cm suitable as an insulating film.
상기한 바와 같은 본 발명에 의하면, 종래 Pb(Mg,Nb)O3재료의 계열에서 볼 수 없었던 상온에서의 상유전성을 확보함과 함께 고유전율도 갖은 수 있는 효과가 있는 것이다.According to the present invention as described above, there is an effect that can have a high dielectric constant and at the same time ensure the dielectric constant at room temperature, which was not seen in the conventional series of Pb (Mg, Nb) O 3 material.
이러한, 고유전율을 갖는 유전체 박막 조성물을 이용해 DRAM셀의 캐패시터를 형성하면, 공정을 단순화시키고 고온소결이 불필요하여 제조단가도 낮출 수 있다.When the capacitor of the DRAM cell is formed using the dielectric thin film composition having a high dielectric constant, the process can be simplified, and high-temperature sintering is unnecessary, thereby lowering the manufacturing cost.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20061020 Year of fee payment: 5 |
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