KR100355440B1 - 적응 양자화 계수발생기 - Google Patents
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Abstract
본 발명은 양자화기의 수행을 원활히 하도록 적응적 양자화 스텝과 가중치를 효율적으로 공급하며 시스템의 안정성과 신뢰성을 높일 수 있도록 한 적응 양자화 계수발생기에 관한 것으로, 이러한 본 발명은 비디오 입력신호를 이산 여현 변환하는 DCT부와, 비디오 입력신호를 DCT부를 거치기 전의 입력 신호로부터 특성값인 활동도를 추출해내는 정규 활동도 계산부와, 상기 정규 활동도 계산부로부터 출력되는 활동도와 외부의 버퍼제어부에서 보내어진 양자화 모드, 양자화 스텝 코드를 인가받아 선형 양자화 스텝 및 비선형 양자화 스텝을 계산하는 양자화 스텝 계산부와, 적응 양자화 시에 필요한 적응 양자화 계수를 연속적으로 공급하고 동시에 제어부에서 받은 양자화 계수 테이블을 일정 영역에 저장한 후 다음 동기 신호에 맞춰 저장된 값을 이용하여 양자화를 수행하는 양자화 가중치 처리부와, 상기 양자화 스텝 계산부와 양자화 가중치 처리부서 각각 출력되는 양자화 데이터를 곱하는 곱셈기와, 상기 DCT부, 양자화 스텝 계산부, 양자화 가중치 처리부 및 곱셈기에서 출력되는 데이터를 양자화하는 양자화기로 구성된다.
Description
본 발명은 엠펙2를 이용하는 동영상 부호화기에 관한 것으로서, 보다 상세하게는 양자화기의 수행을 원활히 하도록 적응적 양자화 스텝과 가중치를 효율적으로 공급하며 시스템의 안정성과 신뢰성을 높일 수 있도록 한 적응 양자화 계수발생기에 관한 것이다.
일반적인 엠펙2 비디오 부호화기에서는 양자화가 필수적으로 채용되며 이 과정에서 사용되는 계수는 내부의 메모리 영역에 테이블 형태로 저장된 값과, 입력되는 영상의 특성을 모델링하여 추출된 파라미터를 이용하여 입력 비디오 신호의 변화에 가장 적응하도록 생성되어 출력 버퍼에서 생성되는 데이터량을 적응적으로 조절하는 적응 양자화 기법이 이용된다.
도 1은 일반적인 엠펙2 동영상 부호화기의 블록구성도이다.
도 1에 도시된 바와 같이, 먼저 움직임 추정부(미도시)는 입력 영상과 예측을 위한 프레임 메모리(미도시)에 저장되어 있는 이전 영상을 이용하여 움직임 추정을 수행한다. 여기서 얻어진 움직임 벡터를 이용하여 움직임 보상부(90)는 현재처리될 블럭의 움직임 보상 예측값을 프레임 메모리에 저장된 이전 영상에서 읽어 내어 얻게 된다.
이렇게 하여 얻어진 예측된 블럭과 현재 원래의 블럭과의 차이를 감산기(20)에서 계산한 후, 적응 양자화 계수발생기(30)의 이산여현부호화부(DCT부)(30-1)에서 이산여현부호화한 다음 양자화기(30-2)에서 양자화를 하여 전송한다. 이와 동시에 복호화기와 같은 연산인 전송되는 오차 신호를 다시 역양자화기(60)와 역DCT(70)를 통해 역양자화와 역이산여현부호화를 합산기(80)에서 합한다. 그런 다음 합산된 이 신호를 다음 영상의 움직임 추정 및 보상을 위해 프레임 메모리에 저장하게 된다.
이러한 영상 압축 시스템에서 영상 데이터의 압축은 움직임 추정 및 보상, 이산여현부화 그리고 가변장 부호화 등을 통해서 이루어진다. 엠펙2 영상 압축 방법에는 픽처(Picture)마다 다양한 부호화 모드를 지원한다. 즉 현재 영상 내의 정보만을 이용하여 압축 및 부호화를 하게 되는 I-Picture 모드와 시간적으로 이전 또는 이후의 영상으로부터 움직임 보상을 수행하고 원 영상과의 차이를 압축 부호화하게 되는 P-Picture와 B-Picture 모드의 3가지가 허용된다. 따라서 각 화면의 부호화 모드에 따라 발생되는 데이터의 양은 크게 달라지게 되고 또한 영상의 특성에 따라 변화가 생기게 된다.
도 2는 일반적인 엠펙2 동영상 부호화기의 양자화 가중치 처리부의 블록구성도이다.
도 2에 도시된 바와 같이, 양자화 계수와 메모리에 저장될 위치의 어드레스를 분리해 내는 어드레스/데이터 분리부(200)와, 분리된 어드레스와 동기신호(c)에 의해 구동된 카운터에서 생성된 값중 하나를 선택하는 어드레스제어부(210)와, 출력 동기 신호에 따라 출력 버스를 선택하는 버퍼제어부(50)와, 양자화 계수를 테이블의 형태로 저장하는 메모리(220)를 포함하여 구성된다.
상기와 같은 구성은 양자화 계수의 갱신이 발생할 경우, 양자화 계수를 메모리에 저장하기 위해 버퍼 제어부에서 메모리 영역에로의 입력 버퍼단을 인에이블로 하고, 출력단의 버퍼를 하이 임피던스 상태로 만들게 된다.
그 후 다음 갱신이 기본값으로 복귀일 경우 별도 저장된 기본 매트릭스값을 재전송 받아야 한다.
상기 양자화 가중치의 경우 사용자의 요구에 맞도록 언제든지 임의로 변경시킬 수 있어야 하므로, 외부의 제어기(미도시)에서 제공되는 양자화 계수를 테이블 형태로 하나의 메모리 소자를 이용하여 상기의 메모리 영역을 구현하거나, 두개의 메모리 소자를 이용하여 이를 번갈아가며 이용하도록 구현되었다.
그러나, 종래의 경우 사용자의 요구에 따라 계수 테이블을 새로이 갱신할 수 있는 구간이 일정 시간 구간으로 한정되거나, 혹은 그 시간이 고정되지 않는다 하더라도 변경 후 과거의 기본값으로 복귀하려 할 때 모든 계수를 다시 전송받아 저장해야 하는 결함을 갖게 된다.
또한, 종래의 적응 양자화 스텝 계산 과정에서는 사용되는 비디오 입력 신호의 포맷에 따라 픽처 당 매크로블럭의 총 수가 다르므로 이를 얻기 위해 고정된 값을 시스템 제어부에서 수평 크기와 수직 크기를 매번 제공받아 이 둘을 곱하여 계산된 출력을 사용해야 하므로 하드웨어적으로 복잡한 문제점이 있었다.
그리고, 종래의 방식을 해결하기 위해 2의 배수로 이를 근사화할 경우 계산상의 오차가 발생하므로 정확한 적응 양자화기를 구현하는데 문제점이 있었다.
한편, 상기 양자화 스텝 출력의 최종 결정부에서는 양자화 스텝 코드를 테이블로 저장하기 위해 ROM이나 내부의 하드와이드(Hardwired) 먹스(MUX) 회로를 통해 값을 고정해둔 후에 이를 참조하는 방식을 취하고 있으나 이에 따르는 성능저하 및 메모리의 이용에 문제점이 있었다.
따라서, 본 발명은 상기한 종래 기술에 따른 문제점을 해결하기 위하여 안출한 것으로 본 발명의 목적은, 양자화 가중치 매트릭스의 저장 및 공급에 있어서 두개의 메모리 영역을 사용하고 그 중 하나의 메모리 영역은 양자화기에 필요한 양자화 가중치를 지속적으로 공급하며, 다른 하나의 메모리 영역은 사용자의 요구에 따른 양자화 가중치 매트릭스를 저장하는 목적으로 두고, 또 하나의 양자화 가중치 매트릭스를 ROM에 저장하며, ROM에 저장되어 있는 양자화 가중치 매트릭스는 사용자 요구 매트릭스를 사용하지 않을 때는 그 값을 가중치 공급용 메모리 영역에 전송하도록 하여 외부에서 별도의 기본값을 매번 전송받지 않더라도 양자화 가중치를 공급할 수 있게 하고, 또한 양자화 가중치의 부분적 갱신을 가능하게 하므로 시스템 제어부에서 보내야하는 데이터량을 충분히 줄일 수 있도록 한 적응 양자화 계수발생기를 제공함에 있다.
또한, 본 발명은 상기한 종래 기술에 따른 문제점을 해결하기 위하여 안출한 것으로 본 발명의 목적은, 양자화 스텝 계산의 평균 활동도를 구할 때 사용되는 픽처 당 매크로블럭의 총 수는 매 픽처마다 그 수를 카운트하도록 하여 포맷변화에 따른 하드웨어적인 추가원인을 제거함과 아울러 양자화 스텝 테이블을 간단한 형태로 구현하여 계산할 수 있도록 한 한 적응 양자화 계수발생기를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 적응 양자화 계수발생기의 특징은, 비디오 입력신호를 이산 여현 변환하는 DCT부와, 비디오 입력신호를 DCT부를 거치기 전의 입력 신호로부터 특성값인 활동도를 추출해내는 정규 활동도 계산부와, 상기 정규 활동도 계산부로부터 출력되는 활동도와 외부의 버퍼제어부에서 보내어진 양자화 모드, 양자화 스텝 코드를 인가받아 선형 양자화 스텝 및 비선형 양자화 스텝을 계산하는 양자화 스텝 계산부와, 적응 양자화 시에 필요한 적응 양자화 계수를 연속적으로 공급하고 동시에 제어부에서 받은 양자화 계수 테이블을 일정 영역에 저장한 후 다음 동기 신호에 맞춰 저장된 값을 이용하여 양자화를 수행하는 양자화 가중치 처리부와, 상기 양자화 스텝 계산부와 양자화 가중치 처리부서 각각 출력되는 양자화 데이터를 곱하는 곱셈기와, 상기 DCT부, 양자화 스텝 계산부, 양자화 가중치 처리부 및 곱셈기에서 출력되는 데이터를 양자화하는 양자화기로 구성된다.
도 1은 일반적인 엠펙2 동영상 부호화기의 블록구성도,
도 2는 일반적인 엠펙2 동영상 부호화기의 양자화 가중치 처리부의 블록구성도,
도 3은 본 발명에 따른 적응 양자화 계수발생기의 블록구성도,
도 4는 도 3의 정규 활동도 계산부의 상세 블록구성도,
도 5는 도 4의 평균 활동도 계산부의 상세 블록구성도,
도 6은 도 4의 정규 활동도 출력부의 상세 블록구성도,
도 7은 도 3의 양자화 스텝 계산부의 상세 블록구성도,
도 8은 도 7의 Mquant 계산부의 상세 블록구성도,
도 9는 도 7의 양자화 스텝 결정부의 상세블록구성도,
도 10은 도 9의 비선형 양자화 스텝 결정부의 상세 블록구성도,
도 11은 도 3의 양자화 가중치 처리부의 상세 블록구성도,
도 12는 11의 어드레스제어부의 상세 블록구성도이다.
<도면의 주요 부분에 대한 부호의 설명>
300 : DCT부, 310 : 정규 활동도 계산부,
320 : 양자화 스텝 계산부, 330 : 양자화 가중치 처리부,
340 : 곱셈기, 350 : 양자화기.
이하, 본 발명에 따른 적응 양자화 계수발생기의 바람직한 실시예를 첨부한도면을 참조하여 설명하면 다음과 같다.
도 3은 본 발명에 따른 적응 양자화 계수발생기의 블록구성도이다.
도 3에 도시된 바와 같이, 비디오 입력신호를 이산 여현 변환하는 이산여현변환부(DCT부)(300)와, 비디오 입력신호를 DCT부(300)를 거치기 전의 입력 신호로부터 특성값인 활동도를 추출해내는 정규 활동도 계산부(310)와, 상기 정규 활동도 계산부(310)로부터 출력되는 활동도와 외부의 버퍼제어부(미도시)에서 보내어진 양자화 모드(Qscale_type), 양자화 스텝 코드(Qscale_code)를 인가받아 선형 양자화 스텝(LQj) 및 비선형 양자화 스텝(NLQj)을 계산하는 양자화 스텝 계산부(320)와, 적응 양자화 시에 필요한 적응 양자화 계수(쓰기 매트릭스 어드레스(W_Matrix_address), 쓰기 매트릭스(W_Matrix), 엠비인트라(MBIntra))를 연속적으로 공급하고 동시에 제어부(미도시)에서 받은 양자화 계수 테이블을 일정 영역에 저장한 후 다음 동기 신호에 맞춰 저장된 값을 이용하여 양자화를 수행하는 양자화 가중치 처리부(330)와, 상기 양자화 스텝 계산부(320)와 양자화 가중치 처리부(330)에서 각각 출력되는 양자화 데이터를 곱하는 곱셈기(340)와, 상기 DCT부(300), 양자화 스텝 계산부(320), 양자화 가중치 처리부(330) 및 곱셈기(340)에서 출력되는 데이터를 양자화하는 양자화기(350)로 구성된다.
상기 정규 활동도 계산부(310)는 도 4에 도시된 바와 같이, 비디오 입력신호를 DCT부(300)를 거치기 전의 입력 신호로부터 특성값인 활동도를 추출해내는 부분으로 입력되는 하나의 매크로블럭에서 필드 4개 블럭과 프레임 4개 블럭을 구성한 후 각각의 블럭에 대해 분산을 구하는 최소 블럭 활동도 계산부(310-1)와, 상기 최소 블럭 활동도 계산부(310-1)로부터 출력되는 활동도(actj)를 픽처 단위의 평균을 구하는 평균 활동도 계산부(310-2)와, 이미 구해진 이전 픽처에 대한 평균과 현재의 최소 블럭 활동도 계산부(310-1) 및 평균 활동도 계산부(310-2)로부터 출력되는 최소 블럭 활동도를 이용하여 현재 매크로블럭의 정규 활동도를 계산하는 정규 활동도 출력부(310-3)로 구성된다.
상기 평균 활동도 계산부(310-2)는 도 5에 도시된 바와 같이, 픽처 동기신호와 상기 최소 블럭 활동도 계산부(310-1)로부터 출력되는 활동도를 인가받아 가산하는 가산기(310-4)와, 픽처 동기신호 및 매크로블럭 동기신호 마다 카운터를 하는 매크로블럭 카운터부(310-5)와, 상기 가산기(310-4)에서 출력되는 활동도를 매 매크로블럭 마다 나누어 평균 활동도를 출력하는 나눗셈기(310-6)로 구성된다.
상기 정규 활동도 출력부(310-3)는 도 6에 도시된 바와 같이, 최소 블럭 활동도 계산부(310-1)로부터 출력되는 활동도(actj)에 2를 곱하는 곱셈기(310-7)와, 상기 곱셈기(310-7)로부터 출력되는 활동도와 상기 평균 활동도 계산부(310-2)로부터 출력되는 평균 활동도(Avg_act)를 가산하는 가산기(310-8)와, 상기 가산기(310-8)로부터 출력되는 활동도를 이동시키는 쉬프트레지스터(310-9)와, 상기 평균 활동도 계산부(310-2)로부터 출력되는 평균 활동도에 2를 곱하는 곱셈기(310-10)와, 상기 곱셈기(310-10)로부터 출력되는 활동도와 상기 최소 블럭 활동도 계산부(310-1)로부터 출력되는 활동도를 가산하는 가산기(310-11)와, 상기 쉬프트레지스터(310-9)로부터 출력되는 활동도에 상기 가산기(310-11)로부터 출력되는 평균 활동도를 나눗어 정규 활동도(N_actj)를 계산하는 나눗셈기(310-12)로 구성된다.
상기 양자화 스텝 계산부(320)는 도 7에 도시된 바와 같이, 버퍼제어부(미도시)에서 전달된 양자화 스텝 코드(Qj)와 정규 활동도 계산부(310)에서 계산된 정규 활동도(N_actj)를 이용하여 적응 양자화 스텝 코드를 계산하는 Mquant 계산부(320-1)와, 양자화 모드에 따라 적응 양자화 스텝을 결정하는 양자화 스텝 결정부(320-2)로 구성된다.
상기 Mquant 계산부(320-1)는 도 8에 도시된 바와 같이, 버퍼제어부에서 전달된 양자화 스텝 코드(Qj)와 정규 활동도 계산부(310)에서 계산된 정규 활동도(N_actj)를 곱하는 곱셈기(320-3)와, 상기 곱셈기(310-7)로부터 출력되는 활동도를 이동시켜 적응 양자화 코드(Mquantj)를 출력하는 쉬프트레지스터(320-4)로 구성된다.
상기 양자화 스텝 결정부(320-2)는 도 9에 도시된 바와 같이, 상기 Mquant 계산부(320-1)로부터 출력되는 적응 양자화 코드(Mquantj)에서 비선형 양자화 스텝(NLQj)을 결정하는 비선형 양자화 스텝 결정부(320-5)와, 상기 Mquant 계산부(320-1)로부터 출력되는 적응 양자화 코드(Mquantj)에 2를 곱하여 선형 양자화 스텝(LQj)을 출력하는 곱셈기(320-6)와, 양자화 모드(Qscale_type)에 따라 선형/비선형 양자화 스텝을 출력하는 양자화 모드 선택부(320-7)로 구성된다.
상기 비선형 양자화 스텝 결정부(320-5)는 도 10에 도시된 바와 같이, 상기 Mquant 계산부(320-1)로부터 출력되는 적응 양자화 코드(Mquantj)를 감산하는 -1감산기(320-8), -4감산기(320-9), -10감산기(320-10) 및 -17감산기(320-11)와, 상기 -4감산기(320-9)로부터 출력되는 적응 양자화 코드에 2를 곱하는 곱셈기(320-12)와, 상기 -10감산기(320-10)로부터 출력되는 적응 양자화 코드에 4를 곱하는 곱셈기(320-13)와, 상기 -17감산기(320-11)로부터 출력되는 적응 양자화 코드에 8을 곱하는 곱셈기(320-14)와, 상기 -1감산기(320-8)로부터 출력되는 상위 2비트(bit)에 따라 2곱셈기(320-12), 4곱셈기(320-13) 및 8곱셈기(320-14)에서 출력되는 비선형 양자화 스텝을 선택하는 비선형 양자화 스텝 선택부(320-15)로 구성된다.
상기 양자화 가중치 처리부(330)는 도 11에 도시된 바와 같이, 양자화기 매트릭스 동기신호, 양자화기 매트릭스 어드레스, 픽처 동기신호 및 MB인트라를 인가받아 시스템을 제어하는 어드레스제어부(330-1)와, 양자화 가중치 매트릭스 신호와 상기 어드레스제어부(330-1)로부터 출력되는 쓰기 어드레스(W_addr_A) 및 /WE_A를 저장하는 저장용 메모리부(330-2)와, 상기 어드레스제어부(330-1)로부터 출력되는 읽기 어드레스(R_addr_A) 및 /RE_A를 저장하는 롬(ROM)(330-3)과, 상기 어드레스제어부(330-1)로부터 출력되는 제어신호(Sel_A)에 따라 저장용 메모리부(330-2) 및 롬(330-3)에 저장된 양자화 가중치 매트릭스를 출력하는 먹스(MUX)(330-4)와, 상기 어드레스제어부(330-1)로부터 출력되는 쓰기 어드레스(W_addr_B) 및 /WE_B, 읽기 어드레스(R_addr_B) 및 /RE_B를 저장함과 아울러 상기 신호에 따라 먹스(330-4)에서 출력되는 양자화 가중치를 출력하는 공급용 메모리부(330-5)로 구성된다.
상기 어드레스제어부(330-1)는 도 12에 도시된 바와 같이, 양자화기 매트릭스 동기신호를 인가받아 7비트("0"부터 "127")를 출력하는 7비트카운터(330-6)와, 상기 양자화기 매트릭스 동기신호를 인가받아 매트릭스, 갱신플래그를 출력하는 딜레이부(330-7)와, 상기 7비트카운터(330-6)에서 카운트된 7비트 동기신호와 양자화기 매트릭스 동기신호를 인가받아 쓰기 어드레스(W_addr_A) 및 /WE_A를 출력하는 램(RAM)_A 제어부(330-8)와, 픽처 동기신호를 인가받아 7비트("0"부터 "127")를 출력하는 7비트카운터(330-9)와, 상기 딜레이부(330-7)와 7비트카운터(330-9)에서 출력되는 동기신호를 인가받아 Sel_A를 출력하는 먹스제어부(330-10)와, MBIntra신호 및 상기 딜레이부(330-7)와 7비트카운터(330-9)에서 출력되는 동기신호를 인가받아 /RE_A, R_addr_A, /WE_B, W_addr_B, /RE_B, R_addr_B를 출력하는 램(RAM)_B 제어부(330-11)으로 구성된다.
이와 같이 구성되는 적응 양자화 계수발생기는 정규화 활동도 계산부(310), 양자화 스텝 계산부(320) 및 양자화 가중치 처리부(330)의 세부분으로 나누어 진다.
상기 적응 양자화 계수 발생기를 설명하면 다음과 같다.
먼저, 상기 정규 활동도 계산부(310)는 도 4에서와 같이 DCT과정을 거치기 전의 입력 신호로부터 특성값인 활동도를 추출해내는 부분으로 입력되는 하나의 매크로블럭에서 필드 4개 블럭과 프레임 4개 블럭을 구성한 후 각각의 블럭에 대해 분산을 구한다.
이때, 구해진 8개의 분산 중 최소값(최소 블럭 활동도: minimum block variance, actj)을 선택하며 이를 평균 활동도 계산부(310-2)와 정규 활동도 계산부(310-3)로 전달한다.
actj = 1 + min(var_sblk), sblk = 1,8
여기서,,
상기 Pk는 8 ×8블럭의 픽셀값을 나타낸다.
또한, 평균 활동도 계산부(310-2)는 구해진 최소 블럭 활동도를 픽처 단위의 평균을 구하는 부분으로 가산기(340-4)와 매크로블럭 카운터(310-5), 나눗셈기(310-6)로 구성된다.
상기 평균활동도는 한 픽처 구간내의 모든 최소 블럭 활동도의 합을 총 매크로블럭 수로 나누어 구해지며, 총 매크로블럭의 수는 매 매크로블럭의 시작을 알리는 픽처동기신호마다 카운터를 1씩 증가시켜 다음 픽처동기신호가 들어올 때 그때까지의 합을 출력하도록 하여 얻어지며, 이와 동시에 매 매크로블럭마다 입력되는 최소 블럭 활동도를 가산기(310-4)를 이용하여 더하도록 한다.
따라서, 상기 정규 활동도 계산부(310)는 최소 블럭 활동도 계산부(310-1)와 평균 활동도 계산부(310-2)에서 구해진 값을 이용하여 정규화된 값(N_actj)을 얻는다.
상기이다.
또한, 상기 나눗셈기(310-6)의 정밀도를 높이기 위해 분모에 대해 512(9bit)를 곱하여 나눗셈을 한 후, Mquant계산부(320-1)에서 이 영향을 제거함으로써 정확한 적응 양자화 스텝을 구한다.
그리고, 양자화 스텝 계산부(320)는 Mquant계산부(320-1)와 양자화 스텝 결정부(320-2)로 구성되며 양자화 스텝 코드(Qj)는 외부의 버퍼 제어부에서 보내어진양자화 스텝 코드이며, 양자화 모드(Qscale_type)는 선형/비선형 양자화를 결정하는 플래그이다.
먼저, Mquant계산부(320-1)에서는 도 8에서와 같이 정규 활동도 계산부(310)에서 결정된 N_actj와 Qj을 곱한 수, 정밀도를 위해 곱한 값을 버린후 적응 양자화 코드(Mquant)를 생성해낸다.
상기 생성된 적응 양자화 코드는 도 9에서와 비선형 양자화 스텝 결정부(320-5)에서 적응 양자화 코드를 이용하여 선형 양자화 스텝(LQj)과 비선형 양자화 스텝(NLQj)를 계산하며, 양자화 모드(Qscale_type)에 의해 둘 중의 하나를 선택하여 이를 출력한다.
상기 선형 양자화 스텝은 적응 양자화 코드에 2를 곱하여 얻어지며, 비선형 양자화 스텝의 경우는 도 10에서와 같이 입력된 적을 양자화 코드로부터 4가지의 비선형 양자화 스텝을 계산하여 이들 중 하나를 선택하도록 한다.
여기서, NLQj= Mquantj, Mquantj ＜ 8.
NLQj= (Mquantj-4) ×2, 8 ≤Mquantj ＜ 16.
NLQj= (Mquantj-10) ×4, 16 ≤Mquantj ＜ 24.
NLQj= (Mquantj-17) ×8, 24 ≤Mquantj.
상기 양자화 가중치 처리부(330)는 적응 양자화 시에 필요한 적응 양자화 계수를 연속적으로 공급하고 동시에 제어부에서 받은 양자화 계수 테이블을 일정 영역에 저장한후, 다음 동기 신호에 맞춰 저장된 값을 이용하여 양자화를 수행하도록 하며 도 11에서와 같이 어드레스제어부(330-1), 저장용메모리부(330-2) 및 롬(330-3), 먹스(340), 공급용메모리부(330-5)로 구성되어 진다.
상기 저장용메모리부(330-2)와 공급용메모리부(330-5)는 8bit ×128의 크기를 갖는 2개의 메모리 소자를 이용하여 구성되며, 각각의 소자에는 휘도 성분, 색차 성분에 적용될 양자화 가중치 매트릭스를 저장하게 된다. 롬(330-3) 또한 상기의 저장용메모리부(330-2)와 같은 크기를 갖는 메모리 소자를 이용하여 구성되며 각각의 소자에는 휘도 성분, 색차 성분에 적용될 양자화 가중치 매트릭스의 기본값을 저장하고 있다.
상기 양자화 가중치 매트릭스의 기본값은 다음과 같다.
| 어드레스 | 양자화기 가중치 매트릭스(MBIntra=0) | |||||||
| 0 | 16 | 16 | 16 | 16 | 16 | 16 | 16 | 16 |
| 8 | 16 | 16 | 16 | 16 | 16 | 16 | 16 | 16 |
| 16 | 16 | 16 | 16 | 16 | 16 | 16 | 16 | 16 |
| 24 | 16 | 16 | 16 | 16 | 16 | 16 | 16 | 16 |
| 32 | 16 | 16 | 16 | 16 | 16 | 16 | 16 | 16 |
| 40 | 16 | 16 | 16 | 16 | 16 | 16 | 16 | 16 |
| 48 | 16 | 16 | 16 | 16 | 16 | 16 | 16 | 16 |
| 56 | 16 | 16 | 16 | 16 | 16 | 16 | 16 | 16 |
| 어드레스 | 양자화기 가중치 매트릭스(MBIntra=1) | |||||||
| 64 | 8 | 16 | 19 | 22 | 26 | 27 | 29 | 34 |
| 72 | 16 | 16 | 22 | 24 | 27 | 29 | 34 | 37 |
| 80 | 19 | 22 | 22 | 26 | 27 | 29 | 34 | 38 |
| 88 | 22 | 22 | 26 | 26 | 27 | 29 | 37 | 40 |
| 96 | 22 | 26 | 27 | 27 | 29 | 32 | 40 | 48 |
| 104 | 26 | 27 | 29 | 29 | 32 | 35 | 48 | 58 |
| 112 | 26 | 27 | 29 | 29 | 34 | 38 | 56 | 69 |
| 120 | 27 | 29 | 35 | 35 | 38 | 46 | 69 | 83 |
먼저, 시스템 제어부에서 양자화기 매트릭스 동기 신호를 "1"로 하고 순차적으로 양자화기 가중치 매트릭스와 어드레스를 전송하면 어드레스제어부(330-1)에서 /WE_A를 "0"으로 한 후, 저장용메모리부(330-2) 쓰기 어드레스(W_addr_A)를 입력된 양자화기 매트릭스 어드레스를 래치하여 전송한다.
그런 다음 양자화기 매트릭스 동기 신호가 "1"이 아니고 픽처 동기신호가 입력되면 저장용메모리부(330-2) 혹은 ROM(330-3)에 저장되어 있는 값을 공급용메모리부(330-5)로 전송하게 된다,
상기 공급용메모리부(330-5)로의 전송에 관련된 제어는 어드레스제어부(330-1)에서 행해지며 픽처 동기신호가 입력되면 저장용메모리부(330-2)에 있는 값들을 공급용메모리부(330-5)에 전송하기 위해 저장용 메모리 읽기 어드레스(R_addr_A)를 "0"에서 "128"까지 순차적으로 증가시키고 이 구간동안 읽기 인에이블(/RE_A)을 "0"으로 출력시킨다.
만일 픽처동기 신호 이전에 양자화 가중치 매트릭스 값의 갱신이 일어나지 않았다면 ROM(330-3)에 저장되어 있는 기본 매트릭스 값을 공급용메모리부(330-5)에 저장해야 하므로 먹스(330-4)에서 이 역할을 수행한다.
상기 먹스의(330-4) 출력은 처음 128클럭 구간에는 공급용메모리부(330-5)에 저장되며, 이 때의 공급용메모리부(330-5) 쓰기 어드레스(W_addr_B)는 저장용메모리부(330-2) 읽기 어드레스와 마찬가지로 "0"에서 "128"까지 순차적으로 증가하게 되며 매트릭스의 저장이 완료된다.
그리고, 상기 공급용메모리부(330-5)의 출력 어드레스를 인트라 매크로블럭 플래그(MBIntra) 신호에 따라 하위 6비트는 "0"에서 "63"까지 순차적으로 증가시키고 MSB는 인트라 매크로블럭 플래그와 같은 값을 갖게하여 지속적으로 양자화 가중치를 공급한다.
상기 설명된 최종 출력의 양자화 가중치와 양자화 스텝은 서로 곱해져서 양자화기(350)에 공급된다.
이하, 본 발명에 따른 적응 양자화 계수발생기의 실시 예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에서 제안하는 기능 블럭인 정규 활동도 계산부(310), 양자화 스탭 계산부(320), 양자화 가중치 처리부(330)와 기타 블럭들 간의 연결 상태를 나타내며, 상기 정규 활동도 계산부(310)에서는 비디오 신호 입력을 바탕으로 정규 활동도를 계산하고 계산된 값은 양자화 스텝 계산부(320)에 전달되어 시스템 제어부에서 전달된 양자화 모드와 버퍼제어부에서 전달된 양자화 스텝 코드를 바탕으로 적응 양자화 스텝을 계산해낸다.
또한, 양자화 가중치 처리부(330)에서는 시스템 제어부에서 전달된 양자화 가중치 매트릭스를 저장하여 양자화기에 양자화 가중치를 순차적으로 하나씩 전송한다.
도 4는 정규 활동도 계산부(310)의 구조를 보이며 최소 블럭 활동도 계산부(310-1)와 평균 활동도 계산부(310-2), 정규 활동도 출력부(310-3)로 구성된다.
입력된 비디오 신호는 최소 블럭 활동도 계산부(310-1)에서 8개의 8*8 블럭으로 재구성되어 각각의 평균과 제곱합에 의해 분산이 구해진다.
이들 중 최소값이 최소 블럭 활동도가 되며 이 값과 평균 활동도 계산부(310-2)로 보내져 한 픽처 구간내 모든 매크로블럭들에 대한 최소 블럭 활동도의 평균이 구해진다.
한편, 상기 정규 활동도 출력부(310-3)에서는 이미 구해진 이전 픽처에 대한평균과 현재의 매크로블럭에서 추출된 최소 블럭 활동도를 이용하여 현재 매크로블럭의 정규 활동도를 계산하여 이를 양자화 스텝 계산부(320)로 전달한다.
도 5는 정규 활동도 계산부(310) 내의 평균 활동도 계산부(310-2)에 대한 것으로 최소 블럭 활동도 계산부(310-1)에서 구해진 최소 활동도를 한 픽처동안 계속 더하는 가산기(310-4)와 한 픽처내의 매크로블럭의 수를 세는 매크로블럭 카운터부(310-5), 한 픽처 동안 더해진 총 최소 활동도를 총 매크로블럭 수로 나누는 나눗셈기(310-6)로 구성된다.
도 6은 정규 활동도 출력부(310-3)에 대한 설명으로 2개의 곱셈기(310-7)(310-10)와 2개의 가산기(310-8)(310-11), 쉬프트레지스터(310-9) 및 나눗셈기(310-12)를 이용하며, 최소 블럭 활동도 계산부(310-1)에서 보내진 최소 활동도에 2를 곱하고 이전 픽처의 평균 활동도를 더한 후 정밀도를 보장하기 위해 512를 곱한 분모를 만들고, 이전 픽처의 평균 활동도에 2를 곱하고 최소 활동도를 더해 분자를 만들어 나눗셈기(310-12)를 이용하여 정규 활동도를 계산한다.
도 7은 양자화 스텝 계산부(320)로서 버퍼 제어부에서 전달된 양자화 스텝 코드와 정규 활동도 계산부에서 계산된 정규 활동도를 이용하여 적응 양자화 스텝 코드를 계산하는 Mquant 계산부(320-1)와, 양자화 모드에 따라 적응 양자화 스텝을 결정하는 양자화 스텝 결정부(320-2)로 구성된다.
도 8은 양자화 스텝 계산부(320-2) 내의 Mquant 계산부(320-1)를 나타낸 것으로 양다화 스텝 코드와 정규 활동도를 곱한 후 정규 활동도 계산부에서 곱해진 정밀도 512를 나누어 적응 양자화 스텝 코드를 계산해 낸다.
도 9는 적응 양자화 스텝과 양자화 모드에 따라서 양자화 스텝 최종 출력을 계산하는 부분으로, 적응 양자화 스텝 코드에 2를 곱하여 계산한 선형 양자화 스텝 결정부와, 적응 양자화 코드의 크기에 따라 단계별로 정해진 양자화 스텝값응 결정하는 비선형 양자화 스텝 결정부(320-5), 선형 양자화와 비선형 양자화 스텝 중 하나를 선택하는 양자화 모드 선택부(320-7)로 구성된다.
도 10은 비선형 양자화 스텝 결정부(320-5)의 구성에 관한 것으로 입력되는 적응 양자화 스텝 코드로 부터 감산과 곱셈을 통해 비선형 양자화 스텝 선택부(320-5)의 4개의 값을 만들고, 한편으로 적응 양자화 스텝 코드로부터 그 출력 선택 신호를 계산하여 비선형 양자화 스텝을 출력하는 비선형 양자화 스텝 선택용 먹스부로 구성된다.
도 11은 도 3의 양자화 가중치 처리부(330)에 관한 것으로 시스템 제어부에서 전송한 양자화 가중치 매트릭스와 그 어드레스 및 동기신호를 바탕으로 처리가 이뤄진다.
먼저, 어드레스제어부(330-1)에서는 양자화 매트릭스 동기 신호에 따라 저장용메모리부(330-2)의 쓰기 어드레스와 인에이블 신호를 생성하고, 그 이후 발생하는 픽처 동기 신호에 동기되어 저장용메모리부(330-2) 및 ROM(330-3)에서 값을 출력하도록 읽기 인에이블과 읽기 어드레스를 생성하며, 이 두 값중 하나를 선택하는 신호를 통해 공급 메모리부에 양자화 가중치 매트릭스를 전달한다.
그와 동시에 공급용메모리부(330-5) 쓰기 어드레스와 인에이블 신호를 생성하여 전달된 매트릭스를 저장하며, 그 외의 시간은 인트라 매트로 블럭 플래그에따라, 지속적으로 공급 메모리부로부터 양자화부에 전달할 양자화 가중치를 읽는 인에이블 신호와 읽기 어드레스를 공급한다.
도 12는 어드레스제어부(330-1)의 각 신호 생성에 관한 것으로, 양자화 매트릭스 동기 신호가 유효값을 가지면 7비트카운터(330-6)를 "0"으로 초기화한 후, "0"에서 "127"까지의 한번의 구간 동안만 RAM_A(330-8) 쓰기 인에이블을 "0"으로 만들며, 동시에 시스템 제어부에서 전달받은 양자화기 매트릭스 어드레스를 래치하여 RAM_A(330-8)의 쓰기 어드레스로 출력한다.
그 이후에 픽처 동기 신호가 "1"이 되면, 일단 RAM_B(330-11) 및 ROM의 읽기 어드레스를 7비트카운터(330-9)에 동기되어 "0"부터 "127"까지 증가시켜 두 출력을 먹스의 입력에 인가한다. 동시에 그 이전 픽처 구간에 매트릭스 갱신이 있었는 지를 확인한 후, 매트릭스 갱신이 있었으면 RAM_B(330-11) 출력을 선택하도록 하고 그렇지 않을 경우 ROM에 저장되어 있던 기본 양자화 매트릭스를 공급용메모리부의 입력으로 인가한다.
또한, 저장용 메모리부의 읽기 어드레스와 마찬가지로 공급용 메모리부의 쓰기 어드레스도 "0"에서 "127"까지 순차적으로 증가시켜 먹스부의 출력을 순차적으로 저장할 수 있도록 한다.
마지막으로 모든 매트릭스의 전송이 끝나면 매 매크로블럭마다 인트라 매크로블럭 플래그에 따라 공급용 메모리로부터 양자화 가중치를 64개씩 2번 반복하여 읽어서 양자화 가중치를 지속적으로 공급한다.
상기한 바와 같이 본 발명에서는 양자화 가중치 매트릭스의 기본값을 저장한 후 시스템 제어부로부터 재전송을 요구하지 않아도 되기 때문에 훨씬 안정한 계수의 갱신을 이룰 수 있는 효과가 있다.
또한, 정규 활동도 계산부에서는 픽처 당 매크로블럭의 수를 카운트하는 간단한 회로의 구성하여, 시스템 제어부에서 참조해야 하는 값들을 줄이고 그 이후에 위치해 있던 기존의 곱셈기를 제거할 수 있는 간단한 구조를 제공하고 있다.
그리고, 비선형 양자화 스텝 결정부에서는 ROM이나 팬인(Fan_in)이 많은 먹스를 사용해야 하는 하드웨어적인 단점을 간단한 형태의 계산 회로로 구현하여 구현상 결정적인 이점을 제공하고 있다.
Claims (10)
- 비디오 입력신호를 이산 여현 변환하는 DCT부(300)와;비디오 입력신호를 DCT부(300)를 거치기 전의 입력 신호로부터 특성값인 활동도를 추출해내는 정규 활동도 계산부(310)와;상기 정규 활동도 계산부(310)로부터 출력되는 활동도와 외부의 버퍼제어부에서 보내어진 양자화 모드, 양자화 스텝 코드를 인가받아 선형 양자화 스텝 및 비선형 양자화 스텝을 계산하는 양자화 스텝 계산부(320)와;적응 양자화 시에 필요한 적응 양자화 계수를 연속적으로 공급하고 동시에 제어부에서 받은 양자화 계수 테이블을 일정 영역에 저장한 후 다음 동기 신호에 맞춰 저장된 값을 이용하여 양자화를 수행하는 양자화 가중치 처리부(330)와;상기 양자화 스텝 계산부(320)와 양자화 가중치 처리부(330)에서 각각 출력되는 양자화 데이터를 곱하는 곱셈기(340)와;상기 DCT부(300), 양자화 스텝 계산부(320), 양자화 가중치 처리부(330) 및 곱셈기(340)에서 출력되는 데이터를 양자화하는 양자화기(350)로 구성된 것을 특징으로 하는 적응 양자화 계수발생기.
- 제 1 항에 있어서,상기 정규 활동도 계산부(310)는 비디오 입력신호를 DCT부(300)를 거치기 전의 입력 신호로부터 특성값인 활동도를 추출해내는 부분으로 입력되는 하나의 매크로블럭에서 필드 4개 블럭과 프레임 4개 블럭을 구성한 후 각각의 블럭에 대해 분산을 구하는 최소 블럭 활동도 계산부(310-1)와;상기 최소 블럭 활동도 계산부(310-1)로부터 출력되는 활동도를 픽처 단위의 평균을 구하는 평균 활동도 계산부(310-2)와;이미 구해진 이전 픽처에 대한 평균과 현재의 최소 블럭 활동도 계산부(310-1) 및 평균 활동도 계산부(310-2)로부터 출력되는 최소 블럭 활동도를 이용하여 현재 매크로블럭의 정규 활동도를 계산하는 정규 활동도 출력부(310-3)로 구성된 것을 특징으로 하는 적응 양자화 계수발생기.
- 제 2 항에 있어서,상기 평균 활동도 계산부(310-2)는 픽처 동기신호와 상기 최소 블럭 활동도 계산부(310-1)로부터 출력되는 활동도를 인가받아 가산하는 가산기(310-4)와;픽처 동기신호 및 매크로블럭 동기신호 마다 카운터를 하는 매크로블럭 카운터부(310-5)와;상기 가산기(310-4)에서 출력되는 활동도를 매 매크로블럭 마다 나누어 평균 활동도를 출력하는 나눗셈기(310-6)로 구성된 것을 특징으로 하는 적응 양자화 계수발생기.
- 제 2 항에 있어서,상기 정규 활동도 출력부(310-3)는 최소 블럭 활동도 계산부(310-1)로부터 출력되는 활동도에 2를 곱하는 곱셈기(310-7)와;상기 곱셈기(310-7)로부터 출력되는 활동도와 상기 평균 활동도 계산부(310-2)로부터 출력되는 평균 활동도를 가산하는 가산기(310-8)와;상기 가산기(310-8)로부터 출력되는 활동도를 이동시키는 쉬프트레지스터(310-9)와;상기 평균 활동도 계산부(310-2)로부터 출력되는 평균 활동도에 2를 곱하는 곱셈기(310-10)와;상기 곱셈기(310-10)로부터 출력되는 활동도와 상기 최소 블럭 활동도 계산부(310-1)로부터 출력되는 활동도를 가산하는 가산기(310-11)와;상기 쉬프트레지스터(310-9)로부터 출력되는 활동도에 상기 가산기(310-11)로부터 출력되는 평균 활동도를 나눗어 정규 활동도를 계산하는 나눗셈기(310-12)로 구성된 것을 특징으로 하는 적응 양자화 계수발생기.
- 제 1 항에 있어서,상기 양자화 스텝 계산부(320)는 버퍼제어부에서 전달된 양자화 스텝 코드와 정규 활동도 계산부(310)에서 계산된 정규 활동도를 이용하여 적응 양자화 스텝 코드를 계산하는 Mquant 계산부(320-1)와;양자화 모드에 따라 적응 양자화 스텝을 결정하는 양자화 스텝 결정부(320-2)로 구성된 것을 특징으로 하는 적응 양자화 계수발생기.
- 제 5 항에 있어서,상기 Mquant 계산부(320-1)는 버퍼제어부에서 전달된 양자화 스텝 코드와 정규 활동도 계산부(310)에서 계산된 정규 활동도를 곱하는 곱셈기(320-3)와;상기 곱셈기(310-7)로부터 출력되는 활동도를 이동시켜 적응 양자화 코드를 출력하는 쉬프트레지스터(320-4)로 구성된 것을 특징으로 적응 양자화 계수발생기.
- 제 5 항에 있어서,상기 양자화 스텝 결정부(320-2)는 Mquant 계산부(320-1)로부터 출력되는 적응 양자화 코드에서 비선형 양자화 스텝을 결정하는 비선형 양자화 스텝 결정부(320-5)와;상기 Mquant 계산부(320-1)로부터 출력되는 적응 양자화 코드에 2를 곱하여 선형 양자화 스텝을 출력하는 곱셈기(320-6)와;양자화 모드에 따라 선형/비선형 양자화 스텝을 출력하는 양자화 모드 선택부(320-7)로 구성된 것을 특징으로 하는 적응 양자화 계수발생기.
- 제 7 항에 있어서,상기 비선형 양자화 스텝 결정부(320-5)는 Mquant 계산부(320-1)로부터 출력되는 적응 양자화 코드를 감산하는 -1감산기(320-8), -4감산기(320-9), -10감산기(320-10) 및 -17감산기(320-11)와;상기 -4감산기(320-9)로부터 출력되는 적응 양자화 코드에 2를 곱하는 곱셈기(320-12)와;상기 -10감산기(320-10)로부터 출력되는 적응 양자화 코드에 4를 곱하는 곱셈기(320-13)와;상기 -17감산기(320-11)로부터 출력되는 적응 양자화 코드에 8을 곱하는 곱셈기(320-14)와;상기 -1감산기(320-8)로부터 출력되는 상위 2비트에 따라 2곱셈기(320-12), 4곱셈기(320-13) 및 8곱셈기(320-14)에서 출력되는 비선형 양자화 스텝을 선택하는 비선형 양자화 스텝 선택부(320-15)로 구성된 것을 특징으로 하는 적응 양자화 계수발생기.
- 제 1 항에 있어서,상기 양자화 가중치 처리부(330)는 도 11에 도시된 바와 같이, 양자화기 매트릭스 동기신호, 양자화기 매트릭스 어드레스, 픽처 동기신호 및 MB인트라를 인가받아 시스템을 제어하는 어드레스제어부(330-1)와;양자화 가중치 매트릭스 신호와 상기 어드레스제어부(330-1)로부터 출력되는 쓰기 어드레스(W_addr_A) 및 /WE_A를 저장하는 저장용메모리부(330-2)와;상기 어드레스제어부(330-1)로부터 출력되는 읽기 어드레스(R_addr_A) 및 /RE_A를 저장하는 롬(ROM)(330-3)과;상기 어드레스제어부(330-1)로부터 출력되는 제어신호(Sel_A)에 따라 저장용 메모리부(330-2) 및 롬(330-3)에 저장된 양자화 가중치 매트릭스를 출력하는 먹스(MUX)(330-4)와;상기 어드레스제어부(330-1)로부터 출력되는 쓰기 어드레스(W_addr_B) 및 /WE_B, 읽기 어드레스(R_addr_B) 및 /RE_B를 저장함과 아울러 상기 신호에 따라 먹스(330-4)에서 출력되는 양자화 가중치를 출력하는 공급용메모리부(330-5)로 구성된 것을 특징으로 하는 적응 양자화 계수발생기.
- 제 9 항에 있어서,상기 어드레스제어부(330-1)는 양자화기 매트릭스 동기신호를 인가받아 7비트("0"부터 "127")를 출력하는 7비트카운터(330-6)와;상기 양자화기 매트릭스 동기신호를 인가받아 매트릭스, 갱신플래그를 출력하는 딜레이부(330-7)와;상기 7비트카운터(330-6)에서 카운트된 7비트 동기신호와 양자화기 매트릭스동기신호를 인가받아 쓰기 어드레스(W_addr_A) 및 /WE_A를 출력하는 램(RAM)_A 제어부(330-7)와;픽처 동기신호를 인가받아 7비트("0"부터 "127")를 출력하는 7비트카운터(330-8)와;상기 딜레이부(330-7)와 7비트카운터(330-8)에서 출력되는 동기신호를 인가받아 Sel_A를 출력하는 먹스제어부(330-9)와;MBIntra신호 및 상기 딜레이부(330-7)와 7비트카운터(330-8)에서 출력되는 동기신호를 인가받아 /RE_A, R_addr_A, /WE_B, W_addr_B, /RE_B, R_addr_B를 출력하는 램(RAM)_B 제어부(330-10)으로 구성된 것을 특징으로 하는 적응 양자화 계수발생기.
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