KR100351244B1 - Method of forming a inter-layer insulating film in a semiconductor device - Google Patents
Method of forming a inter-layer insulating film in a semiconductor device Download PDFInfo
- Publication number
- KR100351244B1 KR100351244B1 KR1019990023715A KR19990023715A KR100351244B1 KR 100351244 B1 KR100351244 B1 KR 100351244B1 KR 1019990023715 A KR1019990023715 A KR 1019990023715A KR 19990023715 A KR19990023715 A KR 19990023715A KR 100351244 B1 KR100351244 B1 KR 100351244B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- interlayer insulating
- insulating film
- forming
- semiconductor device
- Prior art date
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65D—CONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
- B65D27/00—Envelopes or like essentially-rectangular containers for postal or other purposes having no structural provision for thickness of contents
- B65D27/32—Opening devices incorporated during envelope manufacture
- B65D27/34—Lines of weakness
Abstract
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 층간 절연막 내에 함유된 수분 및 불순물로 인하여 후속 공정시 리플로우 현상이 발생하고 이상층이 발생하며, 후속공정으로 형성되는 도전층이 기울어지고 하부의 도전층이 산화되어 소자의 불량율이 높아지는 문제점을 해결하기 위하여, 도전성 패턴 상에 형성되는 층간 절연막 상에 TEOS 또는 HTO와 같은 고온증착 산화막을 형성하므로써, 이들의 고온증착시 층간 절연막의 막질을 개선하여 배리어 특성이 개선되어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법이 개시된다.The present invention relates to a method for forming an interlayer insulating film of a semiconductor device, and due to moisture and impurities contained in the interlayer insulating film, a reflow phenomenon occurs and an abnormal layer occurs in a subsequent process, and the conductive layer formed in a subsequent process is inclined and In order to solve the problem that the conductive layer of the oxide is oxidized to increase the defective rate of the device, by forming a high temperature deposition oxide film such as TEOS or HTO on the interlayer insulating film formed on the conductive pattern, the film quality of the interlayer insulating film is improved during the high temperature deposition thereof. As a result, a method of forming an interlayer insulating film of a semiconductor device capable of improving barrier properties and improving device reliability is disclosed.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 도전패턴 사이에 형성되는 층간 절연막 상에 TEOS 또는 HTO막 등의 고온 증착막을 형성하므로써 층간 절연막의 절연 특성을 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, by forming a high temperature deposition film such as a TEOS or HTO film on an interlayer insulating film formed between conductive patterns, an interlayer insulating film formation of a semiconductor device can be improved. It is about a method.
일반적으로, 반도체 메모리 소자 제조시에는 기판 상에 폴리 1(워드라인)을 형성하고, 워드라인과 비트라인과의 절연을 위해 폴리 1을 포함하는 전체구조 상에 BPSG막 등을 이용하여 층간 절연막을 형성한다. 이후, 기판의 접합 영역이 노출되도록 폴리실리콘간 산화막을 식각하여 폴리 2 콘택을 형성한 다음, 전체구조 상에 폴리 2를 형성하고 패터닝하여 비트라인 패턴을 형성한다. 다음에, 전체구조 상에 BPSG막 등을 이용하여 층간 절연막을 형성하고 CMP 공정 및 세정 공정을 실시한 후 캐패시터를 형성한다.In general, in manufacturing a semiconductor memory device, a poly 1 (word line) is formed on a substrate, and an interlayer insulating film is formed using a BPSG film or the like on the entire structure including poly 1 to insulate the word line and the bit line. Form. After that, the polysilicon oxide film is etched to expose the junction region of the substrate to form a poly 2 contact, and then a poly 2 is formed and patterned on the entire structure to form a bit line pattern. Next, an interlayer insulating film is formed on the entire structure using a BPSG film or the like, and a capacitor is formed after performing a CMP process and a cleaning process.
이와 같은 구조에서, 워드라인과 비트라인 사이 또는 비트라인과 캐패시터 사이의 층간 절연막 상에 폴리실리콘간 산화막(InterPoly Oxide)을 형성하는데, 종래에는 PE(Plasma Enhanced)-TEOS막을 400℃의 저온에서 증착하여 폴리실리콘간 산화막을 형성하였다. 이와 같은 방법으로 형성된 층간 절연막은 배리어 역할이 불안정하기 때문에 후속 열공정시 상당한 농도의 인 이온 및 여러 가지 가스가 기판으로부터 BPSG 층간절연막으로 침투하여 BPSG막에 이상층(abnormal layer)이 발생하게 된다.In such a structure, an interpoly silicon oxide (InterPoly Oxide) is formed on the interlayer insulating film between the word line and the bit line or between the bit line and the capacitor, and conventionally, a PE (Plasma Enhanced) -TEOS film is deposited at a low temperature of 400 ° C. To form an interpolysilicon oxide film. Since the interlayer insulating film formed in this manner is unstable as a barrier, a considerable concentration of phosphorus ions and various gases penetrate into the BPSG interlayer insulating film from the substrate in a subsequent thermal process, thereby causing an abnormal layer in the BPSG film.
도 1은 종래 반도체 소자의 층간 절연막 형성 방법에 따른 문제점을 설명하기 위해 도시한 셈(SEM) 사진이다.1 is a SEM photograph illustrating a problem of a method of forming an interlayer insulating film of a conventional semiconductor device.
BPSG 층간 절연막은 CMP 공정 후 실시하는 세정공정에서 BPSG 막으로 수분이 흡수되어 잔존하게 된다. 이에 따라 층간 절연막 표면 및 내부가 불완전한 조밀도를 갖으며, 막이 안정화되어 있지 않은 상태에서 후속 열 공정을 실시하므로 리플로우(reflow) 현상이 발생하고(B 부분), 이로 인하여 캐패시터층이 기울어지는 양상을 보이고 있다(C 부분). 뿐만 아니라, 비트라인(폴리2) 형성 후의 열공정시 BPSG막 내에 잔존하는 수분이 비트라인에 침투되어 비트라인이 산화되고(A 부분) 저항이 증가하여 소자의 불량이 발생하는 문제점이 있다.The BPSG interlayer insulating film is absorbed by the BPSG film and remains in the cleaning step performed after the CMP process. As a result, the surface and the inside of the interlayer insulating film have incomplete density, and the subsequent thermal process is performed while the film is not stabilized, thereby causing a reflow phenomenon (part B), which causes the capacitor layer to tilt. (C part). In addition, there is a problem in that moisture remaining in the BPSG film penetrates the bit line during the thermal process after the formation of the bit line (poly 2), thereby oxidizing the bit line (part A) and increasing resistance, thereby causing device defects.
따라서, 본 발명은 도전성 패턴 사이의 층간 절연막 상에 TEOS 또는 HTO막 등의 고온 증착막을 형성하므로써, 층간 절연막 내에 함유된 수분을 제거하고 막질을 조밀화할 수 있어 층간 절연막의 배리어 특성을 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하는데 그 목적이 있다.Therefore, the present invention can form a high-temperature deposition film such as TEOS or HTO film on the interlayer insulating film between the conductive patterns, thereby removing moisture contained in the interlayer insulating film and densifying the film quality, thereby improving barrier properties of the interlayer insulating film. It is an object of the present invention to provide a method for forming an interlayer insulating film of a semiconductor device.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법은 하부구조가 형성된 반도체 기판 상에 도전성 패턴을 형성하는 단계; 상기 도전성 패턴 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 고온증착 산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming an interlayer insulating film of a semiconductor device, the method including: forming a conductive pattern on a semiconductor substrate on which a lower structure is formed; Forming an interlayer insulating film on the conductive pattern; And forming a high temperature deposition oxide film on the interlayer insulating film.
도 1은 종래 반도체 소자의 층간 절연막 형성 방법에 따른 문제점을 설명하기 위해 도시한 셈(SEM) 사진.FIG. 1 is a SEM photograph illustrating a problem of a method of forming an interlayer insulating film of a conventional semiconductor device.
도 2a 및 2b는 본 발명의 제 1 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위해 도시한 소자의 단면도.2A and 2B are cross-sectional views of a device for explaining the method for forming an interlayer insulating film of a semiconductor device according to the first embodiment of the present invention.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위해 도시한 소자의 단면도.3 is a cross-sectional view of a device for explaining the method for forming an interlayer insulating film of a semiconductor device according to a second embodiment of the present invention.
도 4는 본 발명에 따라 층간 절연막을 형성한 경우의 셈(SEM) 사진.4 is an SEM image of an interlayer insulating film formed in accordance with the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
11, 21 : 반도체 기판 12, 22 : 게이트 산화막11 and 21: semiconductor substrate 12 and 22: gate oxide film
13, 23 : 폴리 1 14, 24 : 폴리 1 스페이서13, 23: poly 1 14, 24: poly 1 spacer
15 : BPSG막 16, 28 : 고온증착 산화막(IPO)15: BPSG film 16, 28: high temperature deposition oxide film (IPO)
25 : 제 1 BPSG막 26 : 폴리 225 first BPSG film 26 poly 2
27 : 제 2 BPSG막27: second BPSG film
본 발명은 워드라인(폴리1)과 비트라인(폴리2) 사이 또는 비트라인(폴리2)과 캐패시터(폴리3) 사이 등, 도전성 패턴 사이에 형성하는 층간 절연막(예를 들어, BPSG막) 상에 폴리실리콘간 산화막으로서 TEOS 또는 HTO막 등의 고온 증착막을 형성한다. TEOS 또는 HTO막이 650 내지 850℃의 고온에서 증착되므로 하부의 층간 절연막은 조밀화되어 리플로우 현상이 방지되고, 후속으로 증착되는 폴리실리콘층(폴리2 또는 폴리3)으로부터 고농도의 인 이온 및 여러 가지 가스가 기판으로 침투되는 것을 방지할 수 있다. 이와 같이, 층간 절연막이 안정된 배리어(barrier) 특성을 갖게 되면, 도전성 패턴의 산화 현상을 방지할 수 있고 자체 저항을 감소시킬 수 있다. 특히, 비트라인과 캐패시터 사이의 층간 절연막 상에 TEOS 또는 HTO를 이용하여 폴리실리콘간 산화막을 형성하는 경우에는, 층간 절연막의 리플로우로 인한 캐패시터층의 기울어짐을 방지할 수 있다.The present invention relates to an interlayer insulating film (e.g., BPSG film) formed between a conductive pattern, such as a word line (poly 1) and a bit line (poly 2) or between a bit line (poly 2) and a capacitor (poly 3). A high temperature vapor deposition film such as a TEOS or HTO film is formed as an interpolysilicon oxide film in the film. Since TEOS or HTO film is deposited at a high temperature of 650 to 850 ° C., the lower interlayer insulating film is densified to prevent reflow phenomenon and high concentration of phosphorus ions and various gases from the subsequently deposited polysilicon layer (poly 2 or poly 3). Can be prevented from penetrating into the substrate. As such, when the interlayer insulating film has a stable barrier property, oxidation of the conductive pattern can be prevented and its resistance can be reduced. In particular, when the inter-silicon oxide film is formed by using TEOS or HTO on the interlayer insulating film between the bit line and the capacitor, the inclination of the capacitor layer due to the reflow of the interlayer insulating film can be prevented.
그러면, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Next, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 및 2b는 본 발명의 제 1 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.2A and 2B are cross-sectional views of a device for explaining a method of forming an interlayer insulating film of a semiconductor device according to a first embodiment of the present invention.
도 2a에 도시된 바와 같이, 접합 영역 등의 하부구조가 형성된 반도체 기판(11)상에 산화막을 성장시켜 게이트 산화막(12)을 형성하고, 게이트 산화막(12) 상에 폴리실리콘층, 산화막, 반사 방지막을 적층한 후 패터닝하여 폴리1(워드라인; 13)을 형성한다. 이후, 전체구조 상에 질화막 등의 절연막을 증착하고 전면식각하여 폴리1(13) 측벽에 폴리1 스페이서(14)를 형성한다. 이후, 전체구조 상에 BPSG와 같은 절연물질을 증착하고 750 내지 1000℃의 온도에서 플로우하여 BPSG막(15)을 형성한 후, 화학적 기계적 연마(CMP) 공정 등을 이용하여 BPSG막(15) 표면을 평탄화시키고 세정공정을 실시한다. 이 세정 공정시 BPSG막(15)으로 수분이 흡수되어 잔존하게 되며, 이는 후속 공정시 BPSG막(15)의 리플로우를 일으키고 후속 열처리시 폴리1(13)에 침투하여 폴리1(13)을 산화시키는 원인이 된다.As shown in FIG. 2A, an oxide film is grown on a semiconductor substrate 11 on which a substructure such as a junction region is formed to form a gate oxide film 12, and a polysilicon layer, an oxide film, and a reflection are formed on the gate oxide film 12. The protective film is laminated and then patterned to form poly 1 (word line) 13. Subsequently, an insulating film such as a nitride film is deposited on the entire structure and etched to form a poly 1 spacer 14 on the sidewall of the poly 1 13. Thereafter, an insulating material such as BPSG is deposited on the entire structure and flowed at a temperature of 750 to 1000 ° C. to form the BPSG film 15, and then, the surface of the BPSG film 15 using a chemical mechanical polishing (CMP) process or the like. Is planarized and a washing process is performed. During this cleaning process, moisture is absorbed into the BPSG film 15 and remains, which causes reflow of the BPSG film 15 in a subsequent process and penetrates the poly 1 (13) during the subsequent heat treatment to oxidize the poly 1 (13). It causes.
도 2b에 도시된 바와 같이, BPSG막(15) 상에 고온 증착막인 폴리실리콘간 산화막(16)을 형성한다. 폴리실리콘간 산화막(16)은 퍼니스에서 650 내지 850℃의 온도조건으로 형성되는 TEOS막 또는 HTO막이다. 폴리실리콘간 산화막(16)은 고온 증착막이기 때문에 이 과정에서 BPSG막(15)에 함유되어 있는 수분 및 잔류 가스가 제거되며, 동시에 BPSG막(15)의 막질을 조밀하게 하여 준다. 여기에서, 폴리실리콘간 산화막(16)은 500 내지 5000Å의 두께로 형성한다. 폴리실리콘간 산화막(16)을 TEOS막으로 형성할 경우에는 650 내지 850℃의 퍼니스에서 10 내지 100cc의 N2, 1 내지 6cc의 O2, 30 내지 170cc의 TEOS를 공급하고, 압력을 0.1 내지 2Torr로 하여 진행한다. 한편, 폴리실리콘간 산화막(16)을 HTO막으로 형성할 경우에는 650 내지 850℃의 퍼니스에서 20 내지 90cc의 SiH4, 1000 내지 4000cc의 N2O를 공급하여 진행한다.As shown in FIG. 2B, an inter-polysilicon oxide film 16 that is a high temperature deposition film is formed on the BPSG film 15. The inter-silicon oxide film 16 is a TEOS film or HTO film formed in a furnace at a temperature of 650 to 850 ° C. Since the inter-silicon oxide film 16 is a high temperature vapor deposition film, moisture and residual gas contained in the BPSG film 15 are removed in this process, and at the same time, the film quality of the BPSG film 15 is densified. Here, the intersilicon oxide film 16 is formed to a thickness of 500 to 5000 kPa. When the polysilicon interlayer 16 is formed of a TEOS film, 10 to 100 cc of N 2 , 1 to 6 cc of O 2 , and 30 to 170 cc of TEOS are supplied in a furnace at 650 to 850 ° C., and the pressure is 0.1 to 2 Torr. Proceed as follows. On the other hand, when the inter-silicon oxide film 16 is formed of an HTO film, 20 to 90 cc of SiH 4 and 1000 to 4000 cc of N 2 O are supplied in a furnace at 650 to 850 ° C.
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.3 is a cross-sectional view of a device for explaining a method of forming an interlayer insulating film of a semiconductor device according to a second embodiment of the present invention.
접합 영역 등의 하부구조가 형성된 반도체 기판(21)상에 산화막을 성장시켜 게이트 산화막(22)을 형성하고, 게이트 산화막(22) 상에 제 1 폴리실리콘층, 산화막, 반사 방지막을 적층한 후 패터닝하여 폴리1(워드라인; 23)을 형성한다. 이후, 전체구조 상에 질화막 등의 절연막을 증착하고 전면식각하여 폴리1(23) 측벽에 폴리1 스페이서(24)를 형성한다. 이후, 전체 구조 상에 BPSG와 같은 절연물질을 증착하고 750 내지 1000℃의 온도에서 플로우하여 제 1 BPSG막(25)을 형성한 후, 화학적 기계적 연마(CMP) 공정 등을 이용하여 제 1 BPSG막(25) 표면을 평탄화시키고 세정공정을 실시한다.An oxide film is grown on a semiconductor substrate 21 on which a substructure such as a junction region is formed to form a gate oxide film 22, and a first polysilicon layer, an oxide film, and an antireflection film are laminated on the gate oxide film 22, and then patterned. To form poly 1 (word line) 23. Subsequently, an insulating film such as a nitride film is deposited on the entire structure and etched to form a poly 1 spacer 24 on the sidewall of the poly 1 23. Subsequently, an insulating material such as BPSG is deposited on the entire structure and flow is performed at a temperature of 750 to 1000 ° C. to form the first BPSG film 25, and then the first BPSG film using a chemical mechanical polishing (CMP) process or the like. (25) The surface is planarized and a washing process is performed.
다음에, 반도체 기판(21)의 접합 영역이 노출되도록 제 1 BPSG막(25)을 식각한 후, 전체구조 상에 제 2 폴리실리콘층을 형성하고 패터닝하여 폴리 2(비트라인; 26)를 형성한다. 그리고 전체구조 상에 BPSG와 같은 절연물질을 증착하고 750 내지 1000℃의 온도에서 플로우시켜 제 2 BPSG막(27)을 형성한 다음, CMP 공정으로 연마하고 세정공정을 실시한다. 이 세정 공정시 제 2 BPSG막(27)으로 수분이 흡수되어 잔존하게 되며, 이는 후속 공정시 제 2 BPSG막(27)의 리플로우를 일으키고 후속 열처리시 폴리2(26)에 침투하여 폴리2(26)를 산화시키는 원인이 된다.Next, after etching the first BPSG film 25 so that the junction region of the semiconductor substrate 21 is exposed, a second polysilicon layer is formed and patterned on the entire structure to form poly 2 (bit line) 26. do. In addition, an insulating material such as BPSG is deposited on the entire structure and flowed at a temperature of 750 to 1000 ° C. to form a second BPSG film 27. The CMP process is then performed by polishing and cleaning. During this cleaning process, moisture is absorbed into the second BPSG film 27 and remains, which causes reflow of the second BPSG film 27 in a subsequent process, and penetrates into the poly2 26 in a subsequent heat treatment, 26) causes oxidation.
이러한 문제를 해결하기 위하여, 제 2 BPSG막(27) 상에 고온 증착막인 폴리실리콘간 산화막(28)을 형성한다. 폴리실리콘간 산화막(28)은 퍼니스에서 650 내지 850℃의 온도조건으로 형성되는 TEOS막 또는 HTO막이다. 폴리실리콘간 산화막(28)은 고온증착막이기 때문에 이 과정에서 제 2 BPSG막(27)에 함유되어 있는 수분 및잔류 가스가 제거되며, 동시에 제 2 BPSG막(27)의 막질을 조밀하게 하여 준다. 여기에서, 폴리실리콘간 산화막(28)은 500 내지 5000Å의 두께로 형성한다. 폴리실리콘간 산화막(28)을 TEOS막으로 형성할 경우에는 650 내지 850℃의 퍼니스에서 10 내지 100cc의 N2, 1 내지 6cc의 O2, 30 내지 170cc의 TEOS를 공급하고, 압력을 0.1 내지 2Torr로 하여 진행한다. 한편, 폴리실리콘간 산화막(28)을 HTO막으로 형성할 경우에는 650 내지 850℃의 퍼니스에서 20 내지 90cc의 SiH4, 1000 내지 4000cc의 N2O를 공급하여 진행한다.In order to solve this problem, an inter-polysilicon oxide film 28 which is a high temperature deposition film is formed on the second BPSG film 27. The inter-silicon oxide film 28 is a TEOS film or HTO film formed in a furnace at a temperature of 650 to 850 ° C. Since the inter-silicon oxide film 28 is a high temperature deposition film, moisture and residual gas contained in the second BPSG film 27 are removed in this process, and at the same time, the film quality of the second BPSG film 27 is densified. Here, the intersilicon oxide film 28 is formed to a thickness of 500 to 5000 kPa. When the inter-silicon oxide film 28 is formed of a TEOS film, 10 to 100 cc of N 2 , 1 to 6 cc of O 2 , and 30 to 170 cc of TEOS are supplied in a furnace at 650 to 850 ° C., and the pressure is 0.1 to 2 Torr. Proceed as follows. On the other hand, when the inter-silicon oxide film 28 is formed of an HTO film, 20 to 90 cc of SiH 4 and 1000 to 4000 cc of N 2 O are supplied in a furnace at 650 to 850 ° C.
도 4는 본 발명에 따라 층간 절연막을 형성한 경우의 셈(SEM) 사진이다.4 is a SEM photograph of an interlayer insulating film formed according to the present invention.
본 발명에서는 도전성 패턴 간에 형성되는 층간 절연막 상에 TEOS 또는 HTO와 같은 고온 증착막을 폴리실리콘간 산화막으로서 형성한다. 따라서, 폴리시릴콘간 산화막을 형성하기 위한 고온증착 공정시 층간 절연막 내의 수분이나 잔류 가TM가 제거되고 막질을 조밀화되게 된다. 이에 따라 층간 절연막의 리플로우되는 것을 억제할 수 있어 상부에 형성되는 도전성 패턴(예를 들어, 캐패시터)이 기울어지는 현상을 방지할 수 있다. 또한, 후속 공정에 의해 고농도의 불순물 및 여러 가지 가스가 침투하여 층간 절연막에 이상층이 발생하는 것을 막을 수 있고, 후속 공정에 의한 손상을 방지할 수 있어 층간 절연막의 배리어 특성이 강화되게 된다. 따라서 층간 절연막 하부의 도전성 패턴(예를 들어, 비트라인)이 산화되는 것을 방지하고 자체저항을 감소시킬 수 있게 된다.In the present invention, a high temperature vapor deposition film such as TEOS or HTO is formed as an interpolysilicon oxide film on an interlayer insulating film formed between conductive patterns. Therefore, during the high temperature deposition process for forming the inter-polysilicon oxide film, moisture or residual TM in the interlayer insulating film is removed and the film quality is densified. As a result, the reflow of the interlayer insulating film can be suppressed, and the phenomenon in which the conductive pattern (for example, the capacitor) formed on the top can be prevented from inclining. In addition, it is possible to prevent a high concentration of impurities and various gases from penetrating into a subsequent step to prevent an abnormal layer from occurring in the interlayer insulating film, and to prevent damage caused by a subsequent step, thereby enhancing barrier properties of the interlayer insulating film. Therefore, the conductive pattern (eg, bit line) under the interlayer insulating layer can be prevented from being oxidized and its resistance can be reduced.
상술한 바와 같이, 본 발명은 층간 절연막 상에 TEOS, HTO와 같은 고온증착막을 형성하므로써, 도전성 패턴 간의 전기정 분리 특성을 보강할 수 있고, 후속 공정에서 원하지 않는 부분의 층간 절연막이 손실되는 것을 방지할 수 있다. TEOS, HTO 등은 650 내지 850℃의 고온에서 증착되고, 이는 결국 층간 절연막에 열처리가 가해지는 역할을 하게 되므로, 층간 절연막이 조밀화되어 리플로우 현상을 방지할 수 있고 후속 층 형성시의 불순물 침투를 방지하여 층간 절연막의 배리어 특성이 개선되며, 후속 도전층이 기울어지는 현상이나 하부 도전층이 산화되는 것이 방지되어, 저항을 감소시킬 수 있고 소자의 불량율를 줄일 수 있게 된다.As described above, the present invention can reinforce the electrostatic separation characteristics between the conductive patterns by forming a high temperature deposition film such as TEOS and HTO on the interlayer insulating film, and prevent the loss of the interlayer insulating film of an unwanted portion in a subsequent process. Can be. TEOS, HTO, and the like are deposited at a high temperature of 650 to 850 ° C., which eventually serves to apply heat treatment to the interlayer insulating film, thereby densifying the interlayer insulating film to prevent reflow phenomenon and impurity penetration during subsequent layer formation. This prevents the barrier property of the interlayer insulating film from being improved, and prevents subsequent tilting of the conductive layer or oxidation of the lower conductive layer, thereby reducing the resistance and reducing the defective rate of the device.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023715A KR100351244B1 (en) | 1999-06-23 | 1999-06-23 | Method of forming a inter-layer insulating film in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023715A KR100351244B1 (en) | 1999-06-23 | 1999-06-23 | Method of forming a inter-layer insulating film in a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003422A KR20010003422A (en) | 2001-01-15 |
| KR100351244B1 true KR100351244B1 (en) | 2002-09-09 |
Family
ID=19594550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990023715A KR100351244B1 (en) | 1999-06-23 | 1999-06-23 | Method of forming a inter-layer insulating film in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100351244B1 (en) |
-
1999
- 1999-06-23 KR KR1019990023715A patent/KR100351244B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010003422A (en) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6436844B2 (en) | Semiconductor structure useful in a self-aligned contact etch and method for making same | |
| KR101225642B1 (en) | Method for formation of contact plug of semiconductor device using Ｈ2 remote plasma treatment | |
| CN101257001B (en) | Semiconductor device and method for fabricating the same | |
| KR19990065087A (en) | How to form trench isolation | |
| KR100369236B1 (en) | Semiconductor device having desired gate profile and Method of making thereof | |
| US7087515B2 (en) | Method for forming flowable dielectric layer in semiconductor device | |
| US6686286B2 (en) | Method for forming a borderless contact of a semiconductor device | |
| KR20030073261A (en) | Semiconductor device prevented ring defect and method for manufacturing the same | |
| US7026256B2 (en) | Method for forming flowable dielectric layer in semiconductor device | |
| KR100351244B1 (en) | Method of forming a inter-layer insulating film in a semiconductor device | |
| KR100609980B1 (en) | Method for preventing overetch of PMD layer | |
| KR20040013776A (en) | Method of forming interlayer for insulating in semiconductor device processing | |
| KR100596277B1 (en) | Semiconductor device and method of manufacturing dielectric layer thereof | |
| KR100670670B1 (en) | A method for fabricating semiconductor device with landing plug contact structure | |
| KR100695487B1 (en) | Semiconductor device and method for fabricating using the same | |
| KR100504554B1 (en) | method for manufacturing capacitor of semiconductor device | |
| KR100369338B1 (en) | Method for forming contact hole of semiconductor device | |
| KR100275116B1 (en) | Method for forming capacitor of semiconductor device | |
| KR20030002744A (en) | Method of manufacturing a capacitor in a semiconductor device | |
| KR100256232B1 (en) | A method for forming interlayer dielectric layer in semiconductor device | |
| KR100504550B1 (en) | Method for Fabricating of Semiconductor Device | |
| US7608536B2 (en) | Method of manufacturing contact opening | |
| KR100609045B1 (en) | Method for fabricating semiconductor device | |
| KR100511397B1 (en) | Method for forming connect hole of semiconductor device | |
| KR100882116B1 (en) | Method for protecting demage of electric conductor in semiconductor process |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |