KR100345676B1 - Phase Locked Loop having VCO 1/4 square non-linear compensation circuit - Google Patents
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Abstract
본 발명은 위상고정루프에 관한 것으로 전압 제어 발진부의 비선형성을 보상하여 일정한 이득을 가지며, 안정성을 갖도록하는 위상고정루프를 제공하는데 그 목적이 있다. 이를 위하여 본 발명의 위상고정루프는 외부로부터 입력되는 기준 주파수 및 전압 제어 발진부(102)으로부터 출력되는 출력 주파수를 입력받아 위상 및 주파수 차이를 검출하기 위한 위상 주파수 검출부; 상기 위상 주파수 검출부로부터 출력되는 신호의 고주파 성분을 제거하기 위한 필터링부; 상기 필터링부의 출력 전압을 입력받아서 전압 제어 발진부의 비선형성을 보상하는 1/4제곱 비선형성 보상 회로; 상기 1/4제곱 비선형성 보상 회로의 출력 전압에 비례하는 상기 출력 주파수를 생성시키기 위한 전압 제어 발진부를 포함하여 이루어진다.The present invention relates to a phase locked loop, and an object thereof is to provide a phase locked loop for compensating for nonlinearity of a voltage controlled oscillation part to have a constant gain and to have stability. To this end, the phase-locked loop of the present invention comprises: a phase frequency detector for detecting a phase and a frequency difference by receiving an output frequency output from a reference frequency and a voltage controlled oscillator 102 input from the outside; A filtering unit for removing high frequency components of the signal output from the phase frequency detector; A ¼ square nonlinearity compensation circuit that receives the output voltage of the filtering unit and compensates for the nonlinearity of the voltage controlled oscillator; And a voltage controlled oscillator for generating the output frequency proportional to the output voltage of the quarter-square nonlinearity compensation circuit.
Description
본 발명은 위상고정루프에 관한 것으로, 특히 전압제어발진부의 비선형성 보상 회로에 관한 것이다.The present invention relates to a phase locked loop, and more particularly to a nonlinear compensation circuit of a voltage controlled oscillator.
일반적으로 위상 고정 루프는 외부로부터 입력되는 신호의 주파수에 응답하여 임의의 주파수를 발생시키는 주파수 궤환형 회로로서, 주파수 합성회로나 데이터 프로세싱 회로의 클럭 복원 회로 등에 많이 사용되어진다.In general, a phase locked loop is a frequency feedback circuit that generates an arbitrary frequency in response to a frequency of a signal input from the outside, and is commonly used for a clock recovery circuit of a frequency synthesis circuit or a data processing circuit.
도1은 종래기술에 따른 위상고정루프의 개념적 블럭도이다.1 is a conceptual block diagram of a phase locked loop according to the prior art.
상기 도1을 참조하면, 위상고정루프는 외부로부터 입력되는 기준 주파수 및 전압 제어 발진부(102)로부터 출력되는 출력 주파수를 입력받아 위상 및 주파수 차이를 검출하기 위한 위상 주파수 검출부(100)와, 상기 위상 주파수 검출부(100)로부터 출력되는 신호의 고주파 성분을 제거하기 위한 필터링부(101)과, 상기 필터링부(101)의 전압에 비례하는 상기 출력 주파수를 생성시키기 위한 전압 제어 발진 부(102)를 구비한다.Referring to FIG. 1, the phase-locked loop receives a reference frequency and an output frequency output from the voltage controlled oscillator 102, and receives a phase frequency detector 100 for detecting a phase and a frequency difference. Filtering unit 101 for removing high-frequency components of the signal output from the frequency detector 100, and voltage control oscillator 102 for generating the output frequency in proportion to the voltage of the filtering unit 101 do.
도2는 종래기술의 위상고정루프의 개념적 상태변수도이다.2 is a conceptual state variable diagram of a phase locked loop of the prior art.
상기 도2를 참조하면, 위상고정루프는 외부신호의 위상(θref)과 상기 전압 제어 발진부로부터 출력되는 신호의 위상(θout)을 입력받아 논리곱하는 위상 주파수 검출부(200)와, 상기 위상 주파수 검출부(200)로부터의 출력(Vpd)을 입력받아 고주파 성분을 제거하기 위한 필터링부(201)와, 상기 필터링부(201)로부터의 출력(Vc)를 입력받아 출력신호(θout)를 생성하는 전압 제어 발진부(202)를 구비한다.Referring to FIG. 2, the phase-locked loop includes a phase frequency detector 200 for receiving and multiplying a phase θref of an external signal and a phase θout of a signal output from the voltage controlled oscillator, and the phase frequency detector ( Filtering unit 201 for receiving the output Vpd from the 200 and removing the high frequency component, and voltage-controlled oscillating unit for receiving the output Vc from the filtering unit 201 and generating the output signal θout. 202 is provided.
도3은 종래기술에 따른 위상고정루프의 개념적 신호흐름도이다.3 is a conceptual signal flow diagram of a phase locked loop according to the prior art.
상기 도3을 참조하면, 상기 기준 위상(θref)과 상기 출력 위상(θout)의 관계를 신호 흐름도로 나타낸 것이다. 상기 도3으로부터 개로 이득 전달 함수(Open Loop Gain Transfer Function)를 구하면 다음 수학식1과 같다.Referring to FIG. 3, the relationship between the reference phase θref and the output phase θout is shown in a signal flow diagram. When the open loop gain transfer function is obtained from FIG. 3, Equation 1 is obtained.
( Kpd : 위상 주차수 검출부의 이득, F(s) : 필터링부의 전달 함수(Kpd: gain of phase parking number detector, F (s): transfer function of filter section
Kvco : 전압 제어 발진부의 이득 )Kvco: Gain of Voltage Controlled Oscillator)
도4는 종래 기술에 따른 필터링부의 일 실시예를 도시한 회로도이다.Figure 4 is a circuit diagram showing an embodiment of a filtering unit according to the prior art.
상기 도4를 참조하면, 상기 위상 주파수 검출부(200)로부터의 출력(Vpd)과 제1커패시터에 접속된 저항(R)과, 상기 저항(R)과 접지단 사이에 접속된 제1커패시터(C1)와, 상기 위상 주파수 검출부(200)로부터의 출력(Vpd)과 접지단 사이에 접속된 제2커패시터(C2)를 구비한다.Referring to FIG. 4, an output Vpd from the phase frequency detector 200 and a resistor R connected to a first capacitor, and a first capacitor C1 connected between the resistor R and a ground terminal. ) And a second capacitor C2 connected between the output Vpd from the phase frequency detector 200 and a ground terminal.
도5는 상기 필터링부를 사용하는 위상고정루프의 보드 선도(Bode plot)이다.5 is a bode plot of a phase locked loop using the filtering unit.
상기 도5를 참조하면, ωz(501)=(RC1)-1, ωp(502)=(RC2)-1, ωc(503)=(Ip ×R × Kvco)가 된다. 도5에서 보듯이 위상고정루프가 안정된 영역에서 동작하기 위해서는 위상 마진(margin)을 60도 이상 확보해야 하며, 이를 위해서는 ωz, ωc/4, ωp ≥ 4ωc이어야 한다.Referring to FIG. 5, ωz (501) = (RC1) −1 , ωp (502) = (RC2) -1 , ωc (503) = (Ip × R × Kvco). As shown in FIG. 5, in order to operate in a stable region of the phase locked loop, a phase margin must be secured by 60 degrees or more, and for this, ωz, ωc / 4, and ωp ≧ 4ωc.
도6은 종래기술에 따른 전압 제어 발진부의 간략 블럭도이다.6 is a simplified block diagram of a voltage controlled oscillator according to the prior art.
상기 도6을 참조하면, 출력 주파수(Fout)를 출력하는 노드와 상기 필터링부의 출력 전압(Vc)을 가진 노드 사이에 형성된 커패시터(Cs)와, 상기 전압(Vc)를 가진 노드와 이득부(600) 사이에 형성된 다이오드(601)와, 상기 출력 주파수(Fout)를 출력하는 노드와 상기 다이오드(601) 사이에 형성된 이득부(600)와, 상기 출력 주파수(Fout)를 출력하는 노드와 접지단 사이에 형성된 인덕터(L)를 구비한다.Referring to FIG. 6, a capacitor Cs formed between a node outputting an output frequency Fout and a node having an output voltage Vc of the filtering unit, a node having a voltage Vc, and a gain unit 600. ) Between the diode 601 formed between the node, the node for outputting the output frequency (Fout) and the gain unit 600 formed between the diode 601, and the node for outputting the output frequency (Fout) and the ground terminal. Inductor (L) formed in the.
상기 필터링부의 전압(Vc)은 상기 다이오드(601)의 역방향 바이어스 전압을 조절해줌으로써 상기 커패시터(Cs)의 커패시턴스를 바꾸어 줄 수 있다. 이때, 출력 주파수(Fout)는 다음의 수학식2에서 전개된 것과 같이 상기 필터링부의 출력 전압(Vc)의 약 1/4 제곱에 비례하게 된다.The voltage Vc of the filtering unit may change the capacitance of the capacitor Cs by adjusting the reverse bias voltage of the diode 601. At this time, the output frequency Fout is proportional to about 1/4 square of the output voltage Vc of the filtering unit as developed in Equation 2 below.
따라서, 위상고정루프 설계 시에 이 이득의 범위 내에서 위상고정루프가 충분한 위상 마진(margin)을 가지도록 고려해야 하므로 설계가 복잡해지고 공정변화에 의해 상기 전압 제어 발진부의 이득이 변화하여 위상고정루프의 안정성이 보장되지 못할 수 있다.Therefore, when designing the phase locked loop, the phase locked loop should be considered to have sufficient phase margin within this gain range. Therefore, the design becomes complicated and the gain of the voltage controlled oscillator is changed by the process change. Stability may not be guaranteed.
또한, 상기 전압 제어 발진부의 이득의 변화로 위상고정루프의 대역폭이 변화하므로 모든 전압 제어 발진부의 출력 주파수에 대해 위상 노이즈 특성이 최적화될 수 없다는 문제점이 발생하게 된 것이다.In addition, since the bandwidth of the phase locked loop changes due to the change in the gain of the voltage controlled oscillator, a problem arises in that the phase noise characteristic cannot be optimized for the output frequencies of all the voltage controlled oscillators.
따라서, 상기 전압 제어 발진부의 비선형성을 보상하여 상기 전압 제어 발진 부가 일정한 이득을 갖도록 함으로써 위상고정루프가 안정성을 갖도록 하는 회로가 필요하게 된 것이다.Therefore, there is a need for a circuit that compensates for the nonlinearity of the voltage controlled oscillator so that the voltage controlled oscillator has a constant gain so that the phase locked loop has stability.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 전압 제어 발진부의 비선형성을 보상하여 일정한 대역폭을 가지며, 안정성을 갖도록 하는 위상고정루프를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems of the prior art, and an object of the present invention is to provide a phase locked loop for compensating for the nonlinearity of the voltage controlled oscillator to have a constant bandwidth and to have stability.
도1은 종래기술에 따른 위상고정루프의 개념적 블럭도,1 is a conceptual block diagram of a phase locked loop according to the prior art;
도2는 종래기술에 따른 위상고정루프의 개념적 상태변수도,2 is a conceptual state variable diagram of a phase locked loop according to the prior art;
도3은 종래기술에 따른 위상고정루프의 개념적 신호흐름도,3 is a conceptual signal flow diagram of a phase locked loop according to the prior art;
도4는 종래 기술에 다른 필터링부의 일실시 예시도,4 is an exemplary view of a filtering unit according to the prior art;
도5는 상기 필터링부를 사용하는 위상고정루프의 보드 선도,5 is a board diagram of a phase locked loop using the filtering unit;
도6은 종래기술에 따른 전압 제어 발진부의 간략 블럭도,6 is a simplified block diagram of a voltage controlled oscillator according to the prior art;
도7은 본 발명에 따른 위상고정루프의 블럭도,7 is a block diagram of a phase locked loop according to the present invention;
도8은 상기 1/4제곱 비선형성 보상 회로 및 상기 전압 제어 발진부 블럭도,8 is a block diagram of the ¼ square nonlinearity compensation circuit and the voltage controlled oscillator;
도9는 전압 제어 발진부 1/4제곱 비선형성 보상 회로의 상세 회로도,9 is a detailed circuit diagram of a voltage controlled oscillator 1/4 square nonlinearity compensation circuit;
도10은 1/4 제곱 비선형성 보상 회로의 보상 관계를 도시하는 전압-주파수 관계도.Fig. 10 is a voltage-frequency relationship diagram showing a compensation relationship of a quarter square nonlinear compensation circuit.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 위상 주파수 검출부 101 : 필터링부100: phase frequency detection unit 101: filtering unit
701 : 1/4 제곱 비선형성 보상 회로 102 : 전압 제어 발진부701: 1/4 square nonlinearity compensation circuit 102: voltage controlled oscillator
상기 목적을 달성하기 위하여 본 발명의 위상고정루프는 외부로부터 입력되는 기준 주파수 및 전압 제어 발진 수단(102)으로부터 출력되는 출력 주파수를 입력받아 위상 및 주파수 차이를 검출하기 위한 위상 주파수 검출 수단; 상기 위상 주파수 검출 수단으로부터 출력되는 신호의 고주파 성분을 제거하기 위한 필터링 수단; 상기 필터링 수단의 출력 전압을 입력받아서 전압 제어 발진 수단의 비선형성을 보상하는 1/4제곱 비선형성 보상 회로; 상기 1/4제곱 비선형성 보상 회로의출력 전압에 비례하는 상기 출력 주파수를 생성시키기 위한 전압 제어 발진 수단을 포함하여 이루어진다.To achieve the above object, the phase lock loop of the present invention comprises: phase frequency detection means for detecting a phase and frequency difference by receiving an output frequency output from a reference frequency and voltage controlled oscillation means 102 input from the outside; Filtering means for removing high frequency components of a signal output from said phase frequency detecting means; A ¼ square nonlinearity compensation circuit that receives the output voltage of the filtering means and compensates for the nonlinearity of the voltage controlled oscillation means; And voltage controlled oscillation means for generating said output frequency proportional to the output voltage of said quarter-square nonlinearity compensation circuit.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도7은 본 발명에 따른 위상고정루프의 블럭도이다.7 is a block diagram of a phase locked loop according to the present invention.
상기 도7을 참조하면, 본 발명에 따른 위상고정루프는 외부로부터 입력되는 기준 주파수 및 전압 제어 발진부(102)로부터 출력되는 출력 주파수를 입력받아 위상 및 주파수 차이를 검출하기 위한 위상 주파수 검출부(100)와, 상기 위상 주파수 검출부(100)로부터 출력되는 신호의 고주파 성분을 제거하기 위한 필터링부(101)와, 상기 필터링부(101)의 전압 Vc를 입력받아서 전압 제어 발진부의 비선형성을 보상하는 1/4제곱 비선형성 보상 회로(701)와, 상기 1/4제곱 비선형성 보상 회로(701)의 출력 전압 Vcom에 비례하는 상기 출력 주파수(Fout)를 생성시키기 위한 전압 제어 발진부(102)를 구비한다.Referring to FIG. 7, the phase locked loop according to the present invention receives a reference frequency and an output frequency output from the voltage controlled oscillator 102 inputted from the outside to detect a phase and frequency difference 100. And a filter unit 101 for removing high frequency components of the signal output from the phase frequency detector 100 and a voltage Vc of the filter unit 101 to compensate for the nonlinearity of the voltage controlled oscillator. A quadratic nonlinear compensation circuit 701 and a voltage controlled oscillator 102 for generating the output frequency Fout proportional to the output voltage Vcom of the ¼ square nonlinear compensation circuit 701.
도8은 상기 1/4제곱 비선형성 보상 회로(701)와 상기 전압 제어 발진부를 도시한 블럭도이다.8 is a block diagram illustrating the quarter-square nonlinearity compensation circuit 701 and the voltage controlled oscillator.
상기 도8을 참조하면, 출력 주파수(Fout)가 제어전압, 즉 상기 필터링부의 출력 전압 Vc에 1/4 제곱으로 나타나게 된다. 이러한 1/4 제곱 비선형성을 보상하기 위해 상기 필터링부의 출력 전압 Vc를 보상 회로에 입력하여 그 전압을 네 제곱시켜 만들어진 출력 전압 Vcom을 상기 전압 제어 발진부로 입력시켜 준다. 수식적으로는 다음 수학식3과 같다.Referring to FIG. 8, the output frequency Fout is represented by a quarter square of a control voltage, that is, the output voltage Vc of the filtering unit. In order to compensate for this quarter-square nonlinearity, the output voltage Vc of the filtering unit is input to the compensation circuit, and the output voltage Vcom generated by quadranging the voltage is input to the voltage controlled oscillator. Formula 3 is as follows.
결과적으로 상기 필터링부의 출력 전압 Vc와 상기 전압 제어 발진부의 출력 주파수(Fout)는 선형성을 가지게 되어 상기 전압 제어 발진부의 이득이 일정하게 되어 위상고정루프의 대역폭은 고정된 값을 가질 수 있게 된다.As a result, the output voltage Vc of the filtering unit and the output frequency Fout of the voltage controlled oscillator have linearity, so that the gain of the voltage controlled oscillator is constant, so that the bandwidth of the phase locked loop can have a fixed value.
도9는 전압 제어 발진부 1/4제곱 비선형성 보상 회로의 상세 회로도이다.Fig. 9 is a detailed circuit diagram of the voltage controlled oscillator quarter square nonlinearity compensation circuit.
상기 도9를 참조하면, 1/4제곱 비선형성 보상 회로는 노드A를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 노드A 사이에 형성된 피모스트랜지스터(904)와, 노드A를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 노드Vcom_in 사이에 형성된 피모스트랜지스터(905)와, 상기 필터링부의 출력 전압 Vc를 게이트단으로 입력받고 소스-드레인 경로가 상기 노드A와 접지단 사이에 형성된 엔모스트랜지스터(903)와, 상기 노드Vcom_in과 접지단 사이에 접속된 저항(R1)과, 전원전압과 상기 노드Vcom_in사이에 접속된 제1전류원(907)을 첫번째단(901)으로 구비하며, 노드B를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 노드B 사이에 형성된 피모스트랜지스터(909)와, 노드B를 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 노드Vcom 사이에 형성된 피모스트랜지스터(910)와, 상기 노드Vcom_in를 게이트단으로 입력받고 소스-드레인 경로가 상기 노드B와 접지단 사이에 형성된 엔모스트랜지스터(908)와, 상기 노드Vcom과 접지단 사이에 접속된 저항(R2)과, 전원전압과 상기 노드Vcom사이에 접속된 제2전류원(912)를 두번째단(902)으로 구비한다.Referring to FIG. 9, the ¼ square nonlinearity compensation circuit receives a node A as a gate terminal, and a PMOS transistor 904 having a source-drain path between the power supply voltage and the node A, and a node A as the gate terminal. Is input to the PMOS transistor 905 formed between the power supply voltage and the node Vcom_in and the output voltage Vc of the filtering unit to the gate terminal, and the source-drain path is formed between the node A and the ground terminal. The first stage 901 includes an NMOS transistor 903, a resistor R1 connected between the node Vcom_in and a ground terminal, and a first current source 907 connected between a power supply voltage and the node Vcom_in. PMOS transistor 909 formed by inputting node B to gate terminal and having source-drain path between power supply voltage and node B, and source-drain path between node B and gate-type source and drain path being formed between power supply voltage and node Vcom. The PMOS transistor 910 and the node Vcom_in which are input to the gate terminal, and the source-drain path is connected between the node B and the ground terminal, and is connected between the node Vcom and the ground terminal. A second current source 912 connected between the resistor R2 and the power supply voltage and the node Vcom is provided as a second stage 902.
첫번째단(901)에서 입력 전압 Vc가 상기 엔모스트랜지스터(903)의 입력으로 들어오고 수학식4와 같이 엔모스트랜지스터의 전류식에 따라 제곱관계를 가지는 전류가 상기 피모스트랜지스터(904)와 이의 전류미러인 상기 피모스트랜지스터(907)에 흐르게 되어 첫번째단(901)의 출력전압은 수학식4와 같이 입력 전압의 제곱이 된다.In the first stage 901, the input voltage Vc enters the input of the enMOS transistor 903, and a current having a square relationship according to the current equation of the NMOS transistor as shown in Equation 4 is equal to that of the PMOS transistor 904. The output voltage of the first stage 901 becomes a square of the input voltage as shown in Equation (4).
부가적인 상기 제1 및 제2전류원(907, 912)에 흐르는 전류(Ioffset)는 상기 전압 제어 발진부의 주파수를 결정하기 위한 직류 전압을 잡아주기 위해 입력된다. 두번째단(902)의 입력단의 엔모스트랜지스터(908)에서 제곱된 전압을 받아들여 다시 제곱하여 출력 전압 Vcom을 생성하게 된다. 결국, 출력 전압 Vcom은 입력전압 Vc를 4제곱한 출력 전압이 된다.The additional current Ioffset flowing into the first and second current sources 907 and 912 is input to hold a direct current voltage for determining the frequency of the voltage controlled oscillator. The output voltage Vcom is generated by taking the squared voltage from the nMOS transistor 908 of the input terminal of the second stage 902 and squared again. As a result, the output voltage Vcom becomes an output voltage obtained by quadratic the input voltage Vc.
도10은 1/4 제곱 비선형성 보상 회로의 보상 관계를 도시하는 전압-주파수도이다.Fig. 10 is a voltage-frequency diagram showing a compensation relationship of a quarter square nonlinear compensation circuit.
상기 도10을 참조하면, 상기 도9의 1/4제곱 비선형성 보상 회로를 도7의 위상고정루프에 사용하는 경우에 상기 필터링부의 전압 Vc와 전압 제어 발진부의 제어 전압 Vcom의 4 제곱 관계는 상기 전압 Vcom과 전압 제어 발진부의 출력 주파수 Fout이 갖는 1/4제곱 비선형성과 상쇄되어 일정한 전압 제어 발진부의 이득과 일정한 위상고정루프의 대역폭을 구현할 수 있다. 그러므로 위상고정루프의 안정성을 높이며, 모든 전압 제어 발진부의 출력 주파수에 대해 위상 노이즈 특성이 최적화될 수 있다.Referring to FIG. 10, when the quarter-square nonlinearity compensation circuit of FIG. 9 is used in the phase-locked loop of FIG. 7, the quadratic relation between the voltage Vc of the filtering unit and the control voltage Vcom of the voltage controlled oscillator is The voltage Vcom and the output frequency Fout of the voltage-controlled oscillator cancel the 1 / 4-square nonlinearity to realize the gain of the constant-voltage-controlled oscillator and the bandwidth of the fixed phase locked loop. Therefore, the stability of the phase locked loop can be improved, and the phase noise characteristic can be optimized for the output frequency of all voltage controlled oscillators.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 본 발명은 전압 제어 발진부의 비선형성 보상회로를 사용하는 위상고정루프로서, 위상고정루프의 설계기간을 단축하여 시장 대응도를 높이고 위상고정루프의 안정성을 높여서 수율을 향상시키며 위상 노이즈 특성을 개선할 수 있도록 한다.As described above, the present invention is a phase locked loop using a nonlinear compensation circuit of a voltage controlled oscillator, which shortens the design period of the phase locked loop, thereby increasing market responsiveness, improving stability of the phase locked loop, and improving the yield and phase noise characteristics. To improve.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065843A KR100345676B1 (en) | 1999-12-30 | 1999-12-30 | Phase Locked Loop having VCO 1/4 square non-linear compensation circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100345676B1 (en) |
-
1999
- 1999-12-30 KR KR1019990065843A patent/KR100345676B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010058507A (en) | 2001-07-06 |
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