KR100345397B1 - Frequency synthesizer having high speed - Google Patents
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Abstract
본 발명은 기준 신호와 비교 신호를 비교하여 위상차 신호를 생성하는 위상 비교기와, 위상 비교기로부터의 위상차 신호에 기초한 펄스 성분을 포함하는 DC 성분을 갖는 전압 신호를 생성하는 차지 펌프와, 차지 펌프로부터 공급된 전압 신호를 평활화하여 고주파 성분이 제거된 제어 전압을 생성하는 로우 패스 필터와, 주파수가 제어 전압의 값에 대응하는 출력 신호를 출력하는 전압 제어 발진기와, 전압 제어 발진기로부터 생성된 출력 신호는 피드백하는 분주 회로를 구비하는 주파수 합성기에 있어서, 분주 회로는 복수의 상단 T 플립플롭과, 복수의 하단 D 플립플롭을 구비함으로써, 분주 회로에 의한 지연 시간을 단축시키는 주파수 합성기를 제공한다.The present invention provides a phase comparator for comparing a reference signal and a comparison signal to generate a phase difference signal, a charge pump for generating a voltage signal having a DC component including a pulse component based on the phase difference signal from the phase comparator, and a charge pump. A low pass filter for generating a control voltage free of high frequency components by smoothing the voltage signal, a voltage controlled oscillator for outputting an output signal whose frequency corresponds to the value of the control voltage, and an output signal generated from the voltage controlled oscillator In a frequency synthesizer having a frequency divider circuit, the frequency divider circuit includes a plurality of top T flip-flops and a plurality of bottom D flip-flops to provide a frequency synthesizer which shortens the delay time by the frequency divider.
Description
본 발명은 일반적으로 분주 회로가 설치된 주파수 합성기에 관한 것으로, 분주 회로의 지연 시간을 최소화시킴으로써 고속으로 동작할 수 있는 주파수 합성기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to a frequency synthesizer provided with a divider circuit, and more particularly to a frequency synthesizer capable of operating at high speed by minimizing a delay time of the divider circuit.
종래의 주파수 합성기는 무선 통신 시스템의 송신부 또는 수신부에서 원하는 주파수 대역의 선택이나 주파수 대역의 변환을 목적으로 하는 지역 발진기에 사용된다. 이때, 주파수 합성기의 전압 제어 발진기에서 원하는 주파수 가변을 얻기 위하여 분주 회로를 사용하였다. 그러나, 종래의 분주 회로는 저주파수에서 리플(ripple) 방식의 분주 회로를 사용함으로써 발진기에서 주파수 위상 비교기로의 입력까지 분주에 의한 지연 시간이 발생하는 문제점을 갖게 된다.Conventional frequency synthesizers are used in local oscillators for the purpose of selecting a desired frequency band or converting a frequency band in a transmitter or receiver of a wireless communication system. At this time, a divider circuit was used to obtain a desired frequency variation in the voltage controlled oscillator of the frequency synthesizer. However, the conventional divider circuit has a problem in that a delay time due to the divide occurs from the oscillator to the input to the frequency phase comparator by using a ripple divider circuit at a low frequency.
이러한 주파수 합성기에서의 분주 회로는 일정한 지연 시간을 갖게 되어 전체 루프가 주파수를 합성하는데 걸리는 시간을 지연시키게 된다. 그러나, 이러한 분주 회로에서 발생하는 지연 시간의 영향은 연구된 경우가 전무하다. 이러한 분주 회로에 대해서 기존의 연구 방향은 발진기의 출력 주파수를 따라가는 고속 플립플롭을 개발하는데 중점적이었다.The frequency divider in this frequency synthesizer has a constant delay time, which delays the time it takes for the entire loop to synthesize frequencies. However, the influence of the delay time occurring in such a divider circuit has never been studied. The existing research directions for these divider circuits have focused on developing high-speed flip-flops that follow the output frequency of the oscillator.
도 1 은 일반적인 주파수 합성기를 나타내는 블록도이고, 도 1a 는 도 1 의 주파수 합성기의 비교 분주 회로의 블록도로서, 도 1 및 도 1a를 참조하여 일반적인 주파수 합성기에 대하여 간략히 설명한다.FIG. 1 is a block diagram illustrating a general frequency synthesizer, and FIG. 1A is a block diagram of a comparison frequency divider circuit of the frequency synthesizer of FIG. 1. FIG. 1 and FIG. 1A will be briefly described with reference to FIGS.
먼저, 기준 분주 회로 (도면표시생략)는 발진기 (도면표시생략)로부터 공급된 소정의 발진 주파수 신호를 분주하여 기준 주파수를 갖는 기준 신호(Fref)를 생성한다. 비교 분주 회로(50)는 VCO(40)로부터의 발진 출력 신호(FVCO)를 분주하여 비교 신호(FPFD)를 생성한다.First, the reference division circuit (not shown) divides a predetermined oscillation frequency signal supplied from an oscillator (not shown) to generate a reference signal F ref having a reference frequency. The comparison division circuit 50 divides the oscillation output signal F VCO from the VCO 40 to generate a comparison signal F PFD .
위상 비교기(10)는 기준 분주 회로로부터의 기준 신호(Fref)와 비교 분주 회로(50)로부터의 비교 신호(FPFD)를 수신하여 기준 신호(Fref)와 비교 회로(FPFD)간의 위상차에 따라 펄스폭이 증가 또는 감소하는 위상차 신호(UP 및 DN)를 생성한다. 그후, 차지 펌프(charge pump; 20)는 위상 비교기(10)로부터의 위상차 신호(UP 및 DN)에 기초한 펄스 성분을 포함하는 DC 성분을 갖는 전압 신호(D)를 생성한다.The phase comparator 10 receives the reference signal F ref from the reference divider circuit and the comparison signal F PFD from the comparison divider circuit 50 to phase difference between the reference signal F ref and the comparison circuit F PFD . Generates phase difference signals UP and DN whose pulse width increases or decreases accordingly. The charge pump 20 then generates a voltage signal D having a DC component comprising a pulse component based on the phase difference signals UP and DN from the phase comparator 10.
그후, 로우 패스 필터(30)는 차지 펌프(20)로부터 공급된 전압 신호(D)를 평활화하여 고주파 성분이 제거된 제어 전압(VT)을 전압 제어 발진기(VCO; 40)에 공급한다. VCO(40)는 그 주파수가 제어 전압(VT)의 값에 대응하는 출력 신호(FVCO)를 출력한다. 이 출력 신호(FVCO)는 비교 분주 회로(50)를 통해 피드백된다.Thereafter, the low pass filter 30 smoothes the voltage signal D supplied from the charge pump 20 to supply the control voltage VT from which the high frequency component has been removed to the voltage controlled oscillator VCO 40. The VCO 40 outputs an output signal F VCO whose frequency corresponds to the value of the control voltage VT. This output signal F VCO is fed back through the comparison frequency divider 50.
도 1a 에 도시한 바와 같이, 비교 분주 회로(50)는 프리스케일러(prescaler; 51a), 프로그램 카운터(51b), 및 스웰로 카운터(swallow counter; 51c)를 포함한다. 프리스케일러(51a) 는 주파수 분할비에 의해 전압 제어 발진기(40)로부터의 주파수 신호를 선택적으로 분주하여 분주된 상보 신호를 프로그램 카운터(51b) 및 스웰로 카운터(51c)에 공급한다.As shown in Fig. 1A, the comparison frequency divider 50 includes a prescaler 51a, a program counter 51b, and a swell counter 51c. The prescaler 51a selectively divides the frequency signal from the voltage controlled oscillator 40 by the frequency division ratio, and supplies the divided complementary signal to the program counter 51b and the swell counter 51c.
프로그램 카운터(51b)는 프리스케일러(51a)로부터의 분주된 상보 신호를 소정의 분주비로 분주하고 비교 신호를 위상 비교기(10)에 공급한다. 프로그램 카운터(51b)는 또한 분주된 상보 신호의 펄스수를 카운트하여 카운트업이 수행될때마다 로드 신호(LOAD)를 생성한다.The program counter 51b divides the divided complementary signal from the prescaler 51a at a predetermined division ratio and supplies a comparison signal to the phase comparator 10. The program counter 51b also counts the number of pulses of the divided complementary signal to generate a load signal LOAD each time the count up is performed.
스웰로 카운터(51c)는 외부 장치로부터 공급된 셋트값에 기초하여 분주된 상보 신호의 펄스를 카운트하여 L 레벨 모듈러스 신호(MDC)를 프리스케일러(51a)에 공급하여 프리스케일러(51a)가 분주비를 변화시킬 수 있도록 한다. 프로그램 카운터(51b)로부터 공급된 L 레벨 로드 신호(LOAD)에 응답하여, 스웰로 카운터(51c)는 프리셋 동작을 실행하여 카운팅 동작을 재시작하고, 프리스케일러(51a)에 H 레벨 모듈러스 신호(MDC)를 공급한다. H 레벨 모듈러스 신호(MDC)에 응답하여, 프리스케일러(51a)는 변화된 분주비를 변화되기 이전으로 되돌아가도록 셋트한다. 상술한 바와 같이, 스웰로 카운터(51c)는 프리스케일러(51a)의 모듈러스 동작의 스위칭을 제어한다.The swell counter 51c counts the pulses of the divided complementary signals based on the set value supplied from the external device, and supplies the L level modulus signal MDC to the prescaler 51a so that the prescaler 51a changes the division ratio. Make it work. In response to the L level load signal LOAD supplied from the program counter 51b, the swell counter 51c executes a preset operation to restart the counting operation, and sends the H level modulus signal MDC to the prescaler 51a. Supply. In response to the H level modulus signal MDC, the prescaler 51a sets the changed division ratio back to before the change. As described above, the swell counter 51c controls the switching of the modulus operation of the prescaler 51a.
이렇게 구성된 주파수 합성기는 위상 비교기에 입력되는 두 개의 주파수의 위상을 비교하고 그에 상당하는 제어 전압을 발생시킨다. 이러한 제어 전압의 변화에 의해 전압 제어 발진기는 자신의 출력 주파수를 입력의 기준 주파수와 일치시키도록 변화시킨다. 그러나, 전압 제어 발진기의 출력 주파수는 상당히 고주파에 해당하므로, 위상 비교기에서 비교하기 위하여 분주 회로를 거치게 된다.The frequency synthesizer thus configured compares the phase of two frequencies input to the phase comparator and generates a corresponding control voltage. This change in control voltage causes the voltage controlled oscillator to change its output frequency to match the reference frequency of the input. However, since the output frequency of the voltage controlled oscillator corresponds to a high frequency, it is passed through a divider circuit for comparison in a phase comparator.
그러나, 이러한 피드백 구조를 자세히 살펴보면, 위상 비교기에서 비교에 의해 발생하는 전압 제어 발진기의 제어 전압은 시간축으로 볼 때 주파수 합성기 루프에서 과거의 위상차를 근거로 그 시점에서 제어 전압을 발생시키게 된다. 이상적인 경우라면, 제어 전압은 그 시점에서 발생한 위상차에 해당하는 제어 전압을 발생하여야 한다. 그러므로, 이러한 지연 시간은 시스템을 안정시키는데 잘못된 시간축상에서의 위상 비교 현상으로 인해 부가적인 지연 시간을 첨가하는 결과를 초래하게 되며, 안정된 상태에서도 시스템의 입력 위상차로 인한 발진기의 주파수 제어 응답 시간이 늦어져 위상 노이즈를 발생시킨다.However, when the feedback structure is examined in detail, the control voltage of the voltage controlled oscillator generated by the comparison in the phase comparator generates the control voltage at that time based on the past phase difference in the frequency synthesizer loop in time axis. In an ideal case, the control voltage should generate a control voltage corresponding to the phase difference occurring at that time. Therefore, this delay time adds an additional delay time due to the phase comparison phenomenon on the wrong time axis to stabilize the system, and even in the stable state, the frequency control response time of the oscillator due to the input phase difference of the system becomes slow. Generate phase noise.
도 1에서 이러한 시간 지연을 발생하는 소자중 분주 회로의 지연 시간(TD)를 나타내었다. 간단히 도 2의 종래의 리플 구조의 프리스케일러를 보면 입력 신호의 상승 에지에 비해 최종(Fout)의 상승 에지는 6TFF후에 발생한다 (여기서, TFF는 플립 플롭의 전파 지연이다). 그러나, 이것은 프리스케일러만의 지연 시간에 해당하며 프로그램 카운터 및 스웰로 카운터로 인한 지연 시간을 합하면 분주 회로의 리플 어레이는 상당히 길게 되어 지연 시간은 상당하게 늘어나게 된다. 예로서, 리플 어레이가 15단일 경우 전체 15TFF의 지연 시간을 갖는다.In FIG. 1, the delay time T D of the frequency divider circuit among the devices generating such a time delay is shown. Simply looking at the prescaler of the conventional ripple structure of Fig. 2, the rising edge of the final F out occurs after 6T FF relative to the rising edge of the input signal (where T FF is the propagation delay of the flip flop). However, this is only the prescaler's delay time, and the sum of the delays due to the program counter and the swell counter causes the ripple array of the divider circuit to be quite long, which significantly increases the delay time. For example, if the ripple array is 15 stages, the total delay time is 15T FF .
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 동기식 분주 회로를 사용함으로써, 분주 회로에서 발생하는 지연 시간을 감소시켜 피드백 시스템의 제어 응답을 고속화할 수 있는 주파수 합성기를 제공하는 것을 목적으로 한다.Accordingly, the present invention has been made to solve the above problems of the prior art, and by using a synchronous frequency divider, a frequency synthesizer capable of reducing the delay time generated in the frequency divider circuit to speed up the control response of the feedback system. It aims to provide.
도 1 은 일반적인 주파수 합성기의 블록도.1 is a block diagram of a typical frequency synthesizer.
도 1a 는 도 1 의 주파수 합성기의 비교 분주 회로의 블록도.1A is a block diagram of a comparison frequency divider circuit of the frequency synthesizer of FIG. 1.
도 2 는 종래의 리플(ripple) 방식의 분주 회로를 나타내는 블록도.Fig. 2 is a block diagram showing a conventional ripple dispensing circuit.
도 3 은 본 발명에 따른 동기식 분주 회로의 블록도.3 is a block diagram of a synchronous frequency divider circuit according to the present invention;
도 4 는 종래의 동기식 분주 회로와 본 발명에 따른 동기식 분주 회로를 비교하는 블록도.4 is a block diagram comparing a conventional synchronous divider circuit with a synchronous divider circuit according to the present invention;
※ 도면의 주요부분에 대한 부호의 설명 ※※ Explanation of code about main part of drawing ※
10: 위상 비교기10: phase comparator
20: 차지 펌프20: charge pump
30: 로우 패스 필터30: low pass filter
40: 전압 제어 발진기(VCO)40: voltage controlled oscillator (VCO)
50: 비교 분주 회로50: comparative division circuit
상기한 목적을 달성하기 위하여 본 발명은, 기준 신호와 비교 신호를 비교하여 위상차 신호를 생성하는 위상 비교기와, 상기 위상 비교기로부터의 위상차 신호에 기초한 펄스 성분을 포함하는 DC 성분을 갖는 전압 신호를 생성하는 차지 펌프와, 상기 차지 펌프로부터 공급된 전압 신호를 평활화하여 고주파 성분이 제거된 제어 전압을 생성하는 로우 패스 필터와, 주파수가 제어 전압의 값에 대응하는 출력 신호를 출력하는 전압 제어 발진기와, 상기 전압 제어 발진기로부터 생성된 출력 신호는 피드백하는 분주 회로를 구비하는 주파수 합성기에 있어서,In order to achieve the above object, the present invention provides a voltage comparator for comparing a reference signal with a comparison signal to generate a phase difference signal, and a voltage signal having a DC component including a pulse component based on the phase difference signal from the phase comparator. A low pass filter for smoothing the voltage signal supplied from the charge pump, generating a control voltage from which high frequency components are removed, a voltage controlled oscillator for outputting an output signal whose frequency corresponds to the value of the control voltage, In the frequency synthesizer having a frequency divider circuit for outputting the output signal generated from the voltage controlled oscillator,
상기 분주 회로는 복수의 상단 T 플립플롭과, 복수의 하단 D 플립플롭을 구비함으로써, 분주 회로의 지연 시간을 단축시키는 것을 특징으로 한다.The division circuit may include a plurality of top T flip-flops and a plurality of bottom D flip-flops to shorten the delay time of the division circuit.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 3 은 본 발명에 따른 분주 회로의 구성을 나타내는 블록도이다.3 is a block diagram showing the configuration of a frequency divider circuit according to the present invention.
도 3 에 도시한 바와 같이, 본 발명에 따른 프리스케일러는 지연 시간을 최소화하기 위하여 동기식 분주 회로로 구성되어 있다. 본 발명에 따른 프리스케일러는 상단 및 하단의 래치형태의 플립플롭으로 구성되어 있고, 상단의 플립플롭은 T 플립플롭이고, 하단은 D 플립플롭으로 구성되어 있다. 상단의 T 플립플롭은 하단의 실제 분주 어레이가 리플로 인한 각 플립플롭의 지연 시간을 제거함으로써, 최대 입력 주파수가 2TFF로 고주파의 분주 동작이 동시에 가능한 구조이다. 이러한 분주 회로의 구성에 의해 얻을 수 있는 것은 신속한 시스템 제어 응답이다.즉, 주파수 합성기의 전압 제어 발진기는 과거의 발진기 출력 주파수를 근거로 전압을 변화시키게 되므로, 시간축상에서 이러한 시공간의 거리를 좁힘으로써 좀 더 빠르게 주파수 합성기의 입력 위상차에 대해 응답할 수 있게 된다.As shown in Fig. 3, the prescaler according to the present invention is composed of a synchronous divider circuit in order to minimize delay time. The prescaler according to the present invention consists of a flip-flop of the latch type of the top and bottom, the flip-flop of the top is a T flip-flop, the bottom is composed of a D flip-flop. The upper T flip-flop eliminates the delay time of each flip-flop caused by the actual dispensing array at the bottom, allowing a high frequency division operation with a maximum input frequency of 2T FF . What can be achieved by the construction of this divider circuit is a quick system control response, i.e., the voltage-controlled oscillator of the frequency synthesizer will change the voltage based on the past oscillator output frequency, thus narrowing this space-time distance on the time axis. This allows us to respond faster to the input phase difference of the frequency synthesizer.
또한, 합성기의 위상차가 같고 주파수도 같게 되었을 때 시스템은 잡음의 영향을 받아 다시 발진기를 제어하여야 하는 상황이 발생하는데 이러한 상황에서도 빠른 피드백 발진기의 주파수를 바로 잡을 수 있게 된다.In addition, when the synthesizers have the same phase difference and the same frequency, the system needs to control the oscillator again under the influence of noise. In this situation, the frequency of the fast feedback oscillator can be corrected.
또한, 종래의 리플 형태의 분주 회로의 구성은 지연 시간의 누적으로 인해 잘못된 카운팅을 할 수 있으나 본 발명에 따른 분주 회로는 이러한 문제점이 전혀 없다. 또한, 분주값의 프로그램으로 인한 분주 회로의 부가적인 회로 추가로 인한 문제가 없어 더욱 고속 동작이 가능하다.In addition, the conventional ripple type divider circuit may be miscounted due to accumulation of delay time, but the divider circuit according to the present invention does not have any such problem. In addition, there is no problem due to the addition of additional circuits of the divider circuit due to the programming of the divider value, thereby enabling higher speed operation.
또한, 도 4 는 종래의 동기식 분주 회로와 본 발명에 따른 동기식 분주 회로를 비교한 것이다. 도시한 바와 같이, 종래의 동기식 분주 회로는 프로그래머블 기능을 얻기 위하여 신호가 진행하는 경로에 부가적인 논리 회로들이 추가되어 있다. 이 부가적인 논리 회로의 지연은 실제 분주 동작이 이루어질 때 분주 동작과 아무 관계가 없는 지연 시간에 해당하여 분주 회로의 성능을 저하시킨다.4 is a comparison of a conventional synchronous divider circuit and a synchronous divider circuit according to the present invention. As shown, conventional synchronous divider circuits have additional logic circuits added to the path through which the signal travels to obtain a programmable function. The delay of this additional logic circuit corresponds to a delay time that has nothing to do with the division operation when the actual division operation is performed, thereby degrading the performance of the division circuit.
이에 반하여, 본 발명에 따른 분주 회로는 상단과 하단의 플립플롭으로 구성되어 있으므로, 상단의 T 플립플롭을 이용하여 분주값의 프로그램이 가능하여 실제 분주 출력을 얻는 하단의 플립플롭은 추가적인 회로없이 분주 동작이 이루어져 기존의 회로에 비해 더욱 고속으로 동작할 수 있다.On the contrary, since the dividing circuit according to the present invention is composed of flip-flops at the top and bottom, the dividing value can be programmed using the T flip-flop at the top so that the flip-flop at the bottom obtaining the actual divided output is divided without additional circuit. The operation can be performed at a higher speed than conventional circuits.
위에서 양호한 실시예에 근거하여 이 발명을 설명하였지만, 이러한 실시예는이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로, 이 발명의 보호범위는 첨부된 청구범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.While the invention has been described above based on the preferred embodiments thereof, these embodiments are intended to illustrate rather than limit the invention. It will be apparent to those skilled in the art that various changes, modifications, or adjustments to the above embodiments can be made without departing from the spirit of the invention. Therefore, the protection scope of the present invention will be limited only by the appended claims, and should be construed as including all such changes, modifications or adjustments.
이상과 같이 본 발명에 의하면, 주파수 합성기의 전압 제어 발진기는 과거의 발진기 출력 주파수를 근거로 전압을 변화시키게 되므로, 시간축상에서 이러한 시공간의 거리를 좁힘으로써 좀 더 빠르게 주파수 합성기의 입력 위상차에 대해 응답할 수 있게 된다. 또한, 합성의 위상차가 같고 주파수도 같게 되었을 때 시스템은 잡음의 영향을 받아 다시 발진기를 제어하여야 하는 상황이 발생하는데, 본 발명은 이러한 상황에서도 빠른 피드백 발진기의 주파수를 바로 잡을 수 있는 효과가 있다.As described above, according to the present invention, since the voltage controlled oscillator of the frequency synthesizer changes the voltage based on the past oscillator output frequency, it is possible to respond to the input phase difference of the frequency synthesizer more quickly by narrowing this space-time distance on the time axis. It becomes possible. In addition, when the phase difference of the synthesis is the same and the frequency is the same, the system needs to control the oscillator again under the influence of noise, the present invention has the effect of correcting the frequency of the fast feedback oscillator even in such a situation.
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| KR (1) | KR100345397B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100983055B1 (en) * | 2008-08-28 | 2010-09-17 | 전자부품연구원 | Frequency divider for wireless communtication system and driving method thereof |
-
1999
- 1999-12-27 KR KR1019990062446A patent/KR100345397B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20010058230A (en) | 2001-07-05 |
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