KR100334863B1

KR100334863B1 - Semiconductor device

Info

Publication number: KR100334863B1
Application number: KR1019980061971A
Authority: KR
Inventors: 홍형선
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-12-30
Filing date: 1998-12-30
Publication date: 2002-08-28
Also published as: KR20000045413A

Abstract

본 발명은 반도체장치에 관한 것으로, 정전기 방지용 트랜지스터를 버퍼 확산층으로 둘러싸서 고립시킴으로써 트랜지스터의 게이트 절연막을 통해 전하가 직접 빠져나가지 못하도록 바이패스를 만들어 상기 게이트 절연막을 통해 빠져나가는 전하의 비율을 감소시켜 상기 게이트 절연막이 손상되는 것을 방지하여 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, wherein an antistatic transistor is surrounded by a buffer diffusion layer to isolate a charge from being directly escaped through a gate insulating film of the transistor, thereby reducing the rate of charge that is drawn out through the gate insulating film. This technology improves the characteristics and reliability of semiconductor devices by preventing the gate insulating film from being damaged.

Description

Semiconductor device

본 발명은 반도체장치에 관한 것으로서, 특히 반도체소자가 정전기 방전 등에 직접 노출되었을 때 소자가 파괴되는 현상을 막기 위해 사용되는 정전기 방지용 트랜지스터 제조기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to an antistatic transistor manufacturing technology used to prevent a device from being destroyed when a semiconductor device is directly exposed to an electrostatic discharge.

일반적으로 반도체소자가 정전기 방전에 노출되었을 때 내부회로가 손상을 받게 되어 소자가 오동작하거나 신뢰성에 문제가 발생하게 된다.In general, when a semiconductor device is exposed to an electrostatic discharge, the internal circuit is damaged, resulting in a malfunction of the device or a problem in reliability.

이러한 내부회로 손상은 정전기 방전때 입력단자를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(Joule)열로 인해 취약한 곳에서 정션 스파이킹(junction spiking), 산화막 균열(rupture) 현상 등을 일으키기 때문이다.This internal circuit damage is caused by junction spiking and oxide rupture in a place where the charge injected through the input terminal during electrostatic discharge is vulnerable to Joule heat, which is caused to finally pass through the internal circuit to another terminal. This is because it causes a phenomenon.

그래서 이를 해결하기 위해서는 정전기 방전때 주입된 전하가 내부회로를 통하여 빠져나가기 전에 입력 단에 주입된 전하를 곧바로 전원공급 단자 쪽으로 방전시킬 수 있는 정전기 방지용 회로를 삽입하여야만 정전기 방전으로 인한 반도체소자의 손상을 방지할 수 있다.Therefore, in order to solve this problem, it is necessary to insert an antistatic circuit capable of discharging the injected charge directly to the power supply terminal before the injected charge is discharged through the internal circuit to prevent damage to the semiconductor device due to the electrostatic discharge. You can prevent it.

그러나 출력 단자 같은 경우는 특별하게 정전기 방지용 회로를 사용하지 않고, 풀 업(pull up)/풀 다운(pull down) 트랜지스터 자체를 정전기 방지용 트랜지스터로 같이 사용하고 있다.However, in the case of an output terminal, a pull up / pull down transistor itself is used as an antistatic transistor instead of using an antistatic circuit.

그래서 풀 업/풀 다운 트랜지스터를 정전기 방전에 대비해 강하게 설계하여야 한다. 이와 같이 반도체소자의 출력단자에 정전기가 방전되었을 때 트랜지스터자체가 튼튼하게 설계되어 있지 않으면 회로자체가 파괴되어 이로 인해 누설전류(leakage current)가 발생됨으로써 반도체소자의 신뢰성에 심각한 영향을 줄 수 있기 때문에 디자이너(designer)들은 반도체의 임의의 핀이 정전기에 노출되었을 때 내부회로에 손상이 가지 않도록 핀에다 Vss 또는 Vcc 파워 핀으로 전하(charge)를 바로 방전시킬 수 있는 회로를 삽입하고, 그것 또한 ESD 에 강하게 설계하게 된다.Therefore, pull-up / pull-down transistors must be designed strongly against static discharges. As such, when the static electricity is discharged to the output terminal of the semiconductor device, if the transistor itself is not designed robustly, the circuit itself is destroyed, thereby causing leakage current, which may seriously affect the reliability of the semiconductor device. Designers insert circuits that can directly discharge charges to the Vss or Vcc power pins on the pins so that no damage to the internal circuitry occurs when any pin on the semiconductor is exposed to static electricity, which is also applied to the ESD Strong design.

그러나, 최근에 사용되고 있는 CDM(charge device model, 이하 CDM 이라 함) 테스트 모드(test mode)에서는 핀의 ESD 방지용 회로가 전혀 효과를 발휘하지 못한다.However, in the recently used CDM (charge device model, hereinafter referred to as CDM) test mode, the ESD protection circuit of the pin has no effect.

이는 CDM 테스트의 핵심이라 할 수 있는데 CDM 테스트 메카니즘을 설명하면 다음과 같다.This is the core of the CDM test. The CDM test mechanism is described as follows.

기존의 HBM(human body model)과 MM(machine model)에서는 고전압 제너레이터(high voltage generator)에서 발생된 정전기 전하를 입력 핀 또는 출력 핀으로 주입(injection)시켜 곧바로 파워 핀(Vcc, Vss)으로 방전시켜주는 메카니즘이다. 따라서, 정전기 전하의 주입과 방전이 동시에 진행되므로 입력 핀 또는 출력 핀에서 파워 핀으로 빨리 빠져나갈 수록 소자의 안정성이 향상된다.In the existing human body model (HBM) and machine model (MM), the electrostatic charge generated by the high voltage generator is injected into the input pin or the output pin and discharged directly to the power pin (Vcc, Vss). Note is a mechanism. Therefore, since the injection and discharge of the electrostatic charge proceed at the same time, the more quickly exit from the input pin or output pin to the power pin, the stability of the device is improved.

그러나 CDM에서는 도 1에서와 같이 전하 플레이트(charge plate) 상에 탑재되어 있는 패키지 내의 칩 벌크(chip bulk)에다가 전하를 주입시키거나(field charge injection), 파워 핀의 Vcc 단 또는 Vss 단을 통해 칩 벌크에 전하를 주입시키게 된다(direct charge injection).However, in the CDM, as shown in FIG. 1, the chip bulk is injected into a chip bulk in a package mounted on a charge plate, or a chip is charged through a Vcc terminal or a Vss terminal of a power pin. Direct charge injection.

그 후, 일정시간(수백 nsec)이 지난 다음 칩 벌크 내에 있는 전하를 입력 또는 출력 핀으로 방전시키게 된다.After a period of time (hundreds of nsec), the charge in the chip bulk is discharged to the input or output pins.

이때, 전하는 핀으로 빠지는 것 이외에는 빠져나가야 하는 경로가 전혀 없게 되는 것이다. 핀으로 빠져나가는 주된 경로는 벌크 내에 있는 전하가 정션 브레이크다운(jucntion breakdown)을 일으키며 핀으로 빠져나가는 것과 산화막 브레이크다운(oxide breakdown)을 일으키며 빠져나가는 것 2가지가 있다.At this time, there is no path to escape except the charge is drawn to the pin. There are two main paths to the pin: charge in the bulk causing junction breakdown, exiting to the pin, and oxide breakdown.

도 3 은 도 2 에 도시된 반도체소자의 입출력 단자로 사용되는 데이타 입력/출력 핀의 등가회로를 나타내는 단면도로서, 전하를 방출하는 상기 2가지 경로외에 또 다른 경로인 'C' 는 n-웰 이 중간에 플로우팅(floating)으로 가로 막고 있기 때문에 전하가 방출되기 어려워진다.FIG. 3 is a cross-sectional view illustrating an equivalent circuit of a data input / output pin used as an input / output terminal of the semiconductor device shown in FIG. 2, in addition to the two paths for discharging charges, another path 'C' is n-well. Since it is blocked by floating in the middle, the charge becomes difficult to be released.

한편, 경로 'A' 는 전하가 빠져나가면서 발생되는 주울열을 견딜 수 있도록 정션영역만 넓게 하여 주면 된다.On the other hand, the path 'A' only needs to widen the junction region to withstand the Joule heat generated by the discharge of charge.

그러나, 'B' 는 산화막 면적하고는 전혀 상관이 없고 산화막 두께하고만 상관이 있기 때문에 최근의 고집적 반도체에서와 같이 얇은 산화막 두께를 사용하는 소자에서는 CDM 테스트시 게이트 절연막 파괴현상이 쉽게 발생하는 문제점이 있다. (도 3참조)However, since 'B' has nothing to do with the oxide area but only the oxide thickness, the gate insulation breakdown phenomenon easily occurs during the CDM test in devices using thin oxide thickness such as in the recent highly integrated semiconductors. have. (See Fig. 3)

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 정전기 방지용 트랜지스터를 버퍼 확산층을 사용하여 고립시킴으로써 정전기의 전하가 칩으로 유입된 후 다시 핀으로 방전되는 과정에서 가장 취약한 부분인 트랜지스터의 게이트 절연막에 손상을 주는 것을 방지하는 반도체장치를 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, the antistatic transistor is isolated by using a buffer diffusion layer, so that the charge of the static electricity flows into the chip and is discharged back to the pin. It is an object of the present invention to provide a semiconductor device which prevents damage.

도 1 은 종래기술에 따른 정전기 테스트의 한가지 방법인 CDM 테스트의 등가회로도.1 is an equivalent circuit diagram of a CDM test, one method of electrostatic testing according to the prior art.

도 2 는 종래기술에 따른 반도체소자의 입출력 단자로 사용되는 데이타 입력/출력 핀의 등가회로도.2 is an equivalent circuit diagram of a data input / output pin used as an input / output terminal of a semiconductor device according to the prior art.

도 3 은 종래기술에 따른 반도체소자의 입출력 단자로 사용되는 데이타 입력/출력 핀의 평면도.3 is a plan view of a data input / output pin used as an input / output terminal of a semiconductor device according to the prior art.

도 4 는 본 발명에 따른 반도체소자의 입출력 단자인 데이타 입력/출력 핀의 등가회로도.4 is an equivalent circuit diagram of a data input / output pin which is an input / output terminal of a semiconductor device according to the present invention.

도 5 는 본 발명에 따른 반도체소자의 입출력 단자인 데이타 입력/출력 핀의 평면도.5 is a plan view of a data input / output pin that is an input / output terminal of a semiconductor device according to the present invention.

〈 도면의 주요부분에 대한 부호 설명 〉〈Explanation of the Signs of Major Parts of Drawings〉

11 : p형 반도체기판 13 : p-웰 111: p-type semiconductor substrate 13: p-well 1

15 : p-웰 2 17 : n-웰15: p-well 2 17: n-well

19 : 전하 21 : 입출력핀19: charge 21: input / output pin

23, 25 : n+ 확산층23, 25: n + diffusion layer

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체장치는,In order to achieve the above object, a semiconductor device according to the present invention,

주표면상에 반도체회로가 집적되는 반도체기판,A semiconductor substrate in which a semiconductor circuit is integrated on a main surface thereof,

신호의 입력 및 출력이 이루어지는 입력/출력 핀,Input / output pins through which signals are input and output,

상기 입력/출력 핀에 연결되어 상기 핀으로부터 공급되는 전위에 응답하여 동작하는 풀업 및 풀다운 트랜지스터를 포함하여 구성되는 입력버퍼,An input buffer connected to the input / output pin and including a pull-up and pull-down transistor that operate in response to a potential supplied from the pin;

상기 입력/출력 핀에 연결되어 출력데이타를 발생하는 출력버퍼,An output buffer connected to the input / output pin to generate output data;

상기 반도체기판에 형성되며, 상기 입력/출력 핀에 연결되는 베이스와 상기 풀다운 트랜지스터의 벌크에 연결되는 컬렉터와 상기 반도체기판에 연결되는 에미터로 구성되는 PNP형 바이폴라 트랜지스터를 더 포함하는 것을 제1특징으로 한다.And a PNP type bipolar transistor formed on the semiconductor substrate and comprising a base connected to the input / output pin, a collector connected to the bulk of the pull-down transistor, and an emitter connected to the semiconductor substrate. It is done.

상기 반도체기판에 형성되고, 상기 핀에 연결되는 풀업트랜지스터를 주표면상에 형성하는 제1도전형의 제1웰,A first well of a first conductivity type formed on the semiconductor substrate and forming a pull-up transistor connected to the pin on a main surface thereof;

상기 반도체기판에 형성되고 상기 핀에 연결되는 풀다운트랜지스터를 주표면상에 형성하는 제2도전형의 제2웰,A second well of a second conductivity type formed on the semiconductor substrate and forming a pull-down transistor connected to the pin on a main surface thereof;

상기 제2웰을 감싸도록 상기 반도체기판에 형성되고, 상기 반도체기판에서 발생된 전하가 상기 제1웰로 방전되는 것을 억제하도록 상기 핀에 연결되는 불순물확산층을 포함하여 형성되는 상기 제1도전형의 제3웰을 포함하여 구성되는 것을 제2특징으로 한다.The first conductive type agent formed on the semiconductor substrate to surround the second well and including an impurity diffusion layer connected to the fin to suppress discharge of charge generated in the semiconductor substrate into the first well; A second feature includes a three well.

도 4 는 반도체소자의 입출력 단자로 사용되는 데이타 입력/출력 핀의 등가회로도로서, 상기에서 회로는 데이타 입력 버퍼와 데이타 출력 버퍼가 데이타 입력/출력 핀에 의해 연결되어 있다.4 is an equivalent circuit diagram of a data input / output pin used as an input / output terminal of a semiconductor device, in which a data input buffer and a data output buffer are connected by data input / output pins.

상기 데이타 입력 버퍼는 NMOS 트랜지스터(N2)와 PMOS 트랜지스터(P2)가 각각 Vss 및 Vcc단과 연결되어 있고, PNP 바이폴라 트랜지스터의 베이스는 데이타 입력/출력 핀에 연결되어 있고, 이미터는 P형 반도체기판에 연결되어 있으며, 콜렉터는 상기 NMOS 트랜지스터(N2)의 벌크에 연결되어 있다.The data input buffer has an NMOS transistor (N2) and a PMOS transistor (P2) connected to the Vss and Vcc terminals, respectively, a base of the PNP bipolar transistor is connected to a data input / output pin, and an emitter is connected to a P-type semiconductor substrate. The collector is connected to the bulk of the NMOS transistor N2.

도 5 는 본 발명에 따른 반도체소자의 입출력 단자인 데이타 입력/출력 핀의 평면도로서, p형 반도체기판(11) 상에 p-웰 1(13) 및 p-웰 2(15) 가 형성되어 있고, 상기 p-웰 1(13) 은 n-웰(17) 에 의해 둘러싸여 있다.5 is a plan view of a data input / output pin that is an input / output terminal of a semiconductor device according to the present invention, wherein p-well 1 (13) and p-well 2 (15) are formed on a p-type semiconductor substrate 11; The p-well 1 13 is surrounded by an n-well 17.

전하(19)가 입출력핀(21)으로 빠져나가는 경로는 p-웰 1(13)을 둘러싸고 있는 n-웰(17)을 통해 트랜지스터(Q2)의 게이트 전극 일측의 n+ 확산층(23)으로 빠져나가는 A′경로와 p-웰 2(15)를 통해 n+ 확산층(25)으로 빠져나가는 A 경로가 있다.The path from which the charge 19 exits to the input / output pin 21 exits to the n + diffusion layer 23 on one side of the gate electrode of the transistor Q2 through the n-well 17 surrounding the p-well 1 13. There is an A path exiting the n + diffusion layer 25 through the A 'path and p-well 2 (15).

전하(19)가 빠져나가는 또 다른 경로인 B 는 n-웰(17)에 의해 둘러싸여 있는 p-웰 1(13) 때문에 게이트 절연막에 영향을 미치지 않도록 입출력핀(21)과 직접 연결되어 있는 A′경로로 빠져나간다. 이때, 전하의 경로중 A와 C 는 기존의 경로와 같지만, 가장 취약한 경로인 B 는 양이 많이 감소되어 게이트 절연막이파괴(rupture)되는 현상이 발생하지 않는다. 즉, 벌크의 전하가 p-웰 2에서 n-웰으로 브레이크 다운을 일으키게 되는데, 상기 n-웰이 입력핀으로 잡혀있기 때문에 A′과 같이 바로 입력핀으로 방전된다. 따라서, B 경로로 방전되는 전하의 양은 거의 존재하지 않기 때문에 CDM 에 강한 NMOS 트랜지스터(N2)를 형성할 수 있다.B, another path through which the charge 19 escapes, is A ′ which is directly connected to the input / output pin 21 so as not to affect the gate insulating film because of the p-well 1 13 surrounded by the n-well 17. Exit the path At this time, A and C of the charge paths are the same as the existing paths, but the most vulnerable path B is reduced in amount so that the gate insulating layer is not destroyed. That is, the bulk charge causes a breakdown from the p-well 2 to the n-well. Since the n-well is held by the input pin, it is directly discharged to the input pin as A '. Therefore, since there is almost no amount of charge discharged in the B path, it is possible to form a strong NMOS transistor N2 in the CDM.

상기와 같이 핀과 연결되는 확산층을 형성하는 것이 아니라, 트랜지스터의 가까운 곳에 핀으로 전하를 빠져나가게 하는 바이 패스를 형성하여 게이트 절연막을 통해 전하가 빠져나가는 비율을 감소시키는 구조를 형성할 수도 있다.Instead of forming a diffusion layer connected to the fin as described above, a bypass may be formed near the transistor to allow the charge to escape to form a structure that reduces the rate at which the charge escapes through the gate insulating film.

이상에서 설명한 바와 같이 본 발명에 따른 반도체장치는, 정전기 방지용 트랜지스터를 버퍼 확산층으로 둘러싸서 고립시킴으로써 트랜지스터의 게이트 절연막을 통해 전하가 직접 빠져나가지 못하도록 바이패스를 만들어 상기 게이트 절연막을 통해 빠져나가는 전하의 비율을 감소시켜 상기 게이트 절연막이 손상되는 것을 방지하여 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.As described above, in the semiconductor device according to the present invention, the antistatic transistor is surrounded by a buffer diffusion layer to isolate the charge from the transistor through the gate insulating film, thereby preventing the charge from escaping through the gate insulating film. It is possible to prevent the gate insulating film from being damaged by reducing the resistance, thereby improving characteristics and reliability of the semiconductor device.

Claims

A semiconductor substrate in which a semiconductor circuit is integrated on a main surface thereof,

Input / output pins through which signals are input and output,

An input buffer connected to the input / output pin and including a pull-up and pull-down transistor that operate in response to a potential supplied from the pin;

An output buffer connected to the input / output pin to generate output data;

And a PNP type bipolar transistor formed on the semiconductor substrate and comprising a base connected to the input / output pin, a collector connected to the bulk of the pull-down transistor, and an emitter connected to the semiconductor substrate. Semiconductor device.

Input / output pins through which signals are input and output,

A first well of a first conductivity type formed on the semiconductor substrate and forming a pull-up transistor connected to the pin on a main surface thereof;

A second well of a second conductivity type formed on the semiconductor substrate and forming a pull-down transistor connected to the pin on a main surface thereof;

The first conductive type agent formed on the semiconductor substrate to surround the second well and including an impurity diffusion layer connected to the fin to suppress discharge of charge generated in the semiconductor substrate into the first well; A semiconductor device comprising three wells.

The method of claim 2,

And the first conductive type and the second conductive type are opposite conductive types.

The method of claim 2 or 3,

And the impurity diffusion layer is formed of an n + type diffusion layer formed on the main surface of the third well and connected to the fin.