KR100333711B1 - An apparatus and method for generating a reference voltage in ferroelectric RAM - Google Patents
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Abstract
본 발명은 강유전체 메모리 장치에서 주기억 셀이 처하는 환경 및 이력에 의해 변화되는 V0 및 V1에 맞는 최적의 기준전압을 생성하기 위한 기준 전압 생성 장치 및 그 생성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 다수의 주기억 셀이 어레이된 강유전체 메모리 장치에서 각 주기억 셀에 저장되어 있는 데이터에 따라 비트라인에 여기되는 제1 또는 제2 전압에 응답하여, 상기 각 주기억 셀에 저장되어 있는 데이터에 대한 읽기 동작 시 상기 제1 및 제2 전압의 중간 레벨값의 최적 기준 전압을 생성하는 기준 전압 생성 방법에 있어서, 기준 전압 최적화 신호에 응답하여 임의의 한 샘플셀에 제1 레벨의 데이터를 저장하는 제1 단계; 상기 제1 전압보다 소정의 전압 레벨만큼 작은 임의의 제1 기준 전압을 인가하여, 상기 임의의 제1 기준 전압과 상기 제1 레벨의 데이터가 저장된 상기 샘플셀로부터 여기되는 상기 제1 전압을 비교하는 제2 단계; 상기 비교 결과, 상기 제1 전압이 상기 임의의 제1 기준 전압보다 크면 상기 임의의 제1 기준 전압을 소정 레벨 이상 증가시키면서 상기 제2 단계를 반복 수행하는 제3 단계; 상기 제3 단계 수행 결과, 상기 제1 전압이 상기 제1 기준 전압보다 작으면 해당 제1 기준 전압을 기억하는 제4 단계; 상기 샘플셀에 제2 레벨의 데이터를 저장하는 제5 단계; 상기 제2 전압보다 소정의 전압 레벨만큼 작은 임의의 제2 기준 전압을 인가하여, 상기 임의의 제2 기준 전압과 상기 제2 레벨의 데이터가 저장된 상기 샘플셀로부터 여기되는 상기 제2 전압을 비교하는 제6 단계; 상기 비교 결과, 상기 제2 전압이 상기 임의의 제2 기준 전압보다 크면 상기 임의의 제2 기준 전압을 소정 레벨 이상 증가시키면서 상기 제6 단계를 반복 수행하는 제7 단계; 상기 제6 단계 수행 결과, 상기 제2 전압이 상기 제2 기준 전압보다 작으면 해당 제2 기준 전압을 기억하는 제8 단계; 및 상기 제1 및 제2 기준 전압으로부터 중간값을 계산하여 상기 최적 기준 전압으로 발생하는 제9 단계를 포함하고, 또한, 본 발명은 다수의 주기억 셀이 어레이된 강유전체 메모리 장치에서 각 주기억 셀에 저장되어 있는 데이터에 따라 비트라인에 여기되는 제1 또는 제2 전압에 응답하여, 상기 각 주기억 셀에 저장되어 있는 데이터에 대한 읽기 동작 시 상기 제1 및 제2 전압의 중간 레벨값의 최적 기준 전압을 생성하는 기준 전압 생성 방법에 있어서, 기준 전압 최적화 신호에 응답하여 임의의 한 샘플셀에 제1 레벨의 데이터를 저장하는 제1 단계; 상기 제1 전압보다 소정의 전압 레벨만큼 큰 임의의 제1 기준 전압을 인가하여, 상기 제1 기준 전압과 상기 제1 레벨의 데이터가 저장된 상기 샘플셀로부터 여기되는 상기 제1 전압을 비교하는 제2 단계; 상기 비교 결과, 상기 임의의 제1 기준 전압이 상기 제1 전압보다 크면 상기 임의의 제1 기준 전압을 소정 레벨 이상 감소시키면서 상기 제2 단계를 반복 수행하는 제3 단계; 상기 제3 단계 수행 결과, 상기 임의의 제1 기준 전압이 상기 제1 전압보다 작으면 해당 제1 기준 전압을 기억하는 제4 단계; 상기 샘플셀에 제2 레벨의 데이터를 저장하는 제5 단계; 상기 제2 전압보다 소정의 전압 레벨만큼 큰 임의의 제2 기준 전압을 인가하여, 상기 임의의 제2 기준 전압과 상기 제2 레벨의 데이터가 저장된 상기 샘플셀로부터 여기되는 상기 제2 전압을 비교하는 제6 단계; 상기 비교 결과, 상기 임의의 제2 기준 전압이 상기 제2 전압보다 크면 상기 임의의 제2 기준 전압을 소정 레벨 감소시키면서 상기 제6 단계를 반복 수행하는 제7 단계; 상기 제6 단계 수행 결과, 상기 임의의 제2 기준 전압이 상기 제2 전압보다 작으면 해당 제2 기준 전압을 기억하는 제8 단계; 및 상기 제1 및 제2 기준 전압으로부터 중간값을 계산하여 상기 최적 기준 전압으로 발생하는 제9 단계를 포함한다.The present invention provides a reference voltage generator and a method of generating the same for generating an optimal reference voltage corresponding to V0 and V1 changed by the environment and history of the main memory cell in the ferroelectric memory device. In a ferroelectric memory device in which a plurality of main memory cells are arrayed, in response to a first or second voltage excited on a bit line according to data stored in each main memory cell, a read operation of data stored in each main memory cell is performed. A reference voltage generation method for generating an optimum reference voltage of intermediate level values of the first and second voltages, the method comprising: a first step of storing data of a first level in an arbitrary sample cell in response to a reference voltage optimization signal; Applying an arbitrary first reference voltage smaller than the first voltage by a predetermined voltage level to compare the first first voltage excited with the first reference voltage and the first voltage excited from the sample cell in which the first level data is stored; Second step; A third step of repeating the second step while increasing the arbitrary first reference voltage by a predetermined level or more when the first voltage is greater than the arbitrary first reference voltage as a result of the comparison; A fourth step of storing the first reference voltage when the first voltage is less than the first reference voltage as a result of performing the third step; A fifth step of storing a second level of data in the sample cell; Applying an arbitrary second reference voltage smaller than the second voltage by a predetermined voltage level to compare the second reference voltage with the second voltage excited from the sample cell in which the data of the second level is stored; Sixth step; A seventh step of repeating the sixth step while increasing the second random reference voltage by a predetermined level or more when the second voltage is greater than the second random reference voltage as a result of the comparison; An eighth step of storing the second reference voltage when the second voltage is less than the second reference voltage as a result of performing the sixth step; And a ninth step of calculating an intermediate value from the first and second reference voltages to generate the optimal reference voltage, and the present invention further includes storing the memory in each main memory cell in a ferroelectric memory device in which a plurality of main memory cells are arranged. In response to the first or second voltage excited on the bit line according to the data, the optimal reference voltage of the intermediate level value of the first and second voltages is read during a read operation on the data stored in each of the main memory cells. A method of generating a reference voltage, the method comprising: a first step of storing data of a first level in an arbitrary sample cell in response to a reference voltage optimization signal; A second reference voltage that is greater than the first voltage by a predetermined voltage level, and compares the first reference voltage with the first voltage excited from the sample cell in which the data of the first level is stored; step; A third step of repeating the second step while reducing the arbitrary first reference voltage by a predetermined level or more when the first random reference voltage is greater than the first voltage as a result of the comparison; A fourth step of storing the first reference voltage when the first reference voltage is smaller than the first voltage as a result of performing the third step; A fifth step of storing a second level of data in the sample cell; Applying a second reference voltage greater than the second voltage by a predetermined voltage level, and comparing the second reference voltage with the second voltage excited from the sample cell in which the data of the second level is stored; Sixth step; A seventh step of repeating the sixth step while reducing the predetermined second reference voltage by a predetermined level when the second reference voltage is greater than the second voltage as a result of the comparison; An eighth step of storing the second reference voltage when the second reference voltage is smaller than the second voltage as a result of performing the sixth step; And a ninth step of calculating an intermediate value from the first and second reference voltages and generating the optimal reference voltage.
Description
본 발명은 강유전체 커패시터 메모리셀을 사용하는 강유전체 메모리 장치에 관한 것으로서, 특히 감지 증폭기를 사용하여 강유전 기억 소자에 씌여진 정보를 판독할 때 필요한 기준 전압을 생성하는 장치 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric memory device using ferroelectric capacitor memory cells, and more particularly, to an apparatus and method for generating a reference voltage required for reading information written on a ferroelectric memory element using a sense amplifier.
먼저, 강유전체 커패시터의 특성을 살펴보면, 도 1은 강유전체 커패시터의 기호와 강유전체 커패시터 단자 A, B 사이의 전압에 따른 관계를 도식화한 것으로서, 강유전체 물질을 유전체로 사용하는 커패시터 양단의 전압과 유기된 전하량 사이에 히스테리시스 관계가 있음을 보여준다. 강유전체 커패시터는 양단의 전압이 '0'V일 때 유기된 전하량이 P1, P2 두가지 상태로 존재하여 전원의 공급이 없어도 2진형태의 데이터를 저장할 수 있다. 이러한 특성을 이용하여 강유전체 커패시터는 비휘발성 메모리 소자의 기억수단으로 이용된다. 또한, 강유전체 커패시터의 양단에 인가되는 전압의 크기에 따라 강유전체 내의 분극상태가 변화하여 커패시터에 저장된 전하량이 변화하는 데, 'P1'상태의 분극을 유지하고 있는 강유전체 커패시터에 -3V이하의 충분히 큰 음의 전압을 인가하면 도 1의 히스테리시스 곡선을 따라 커패시터가 스위칭되면서 'P3' 방향으로 분극 상태가 변화하며 이 음의 전압을 제거하여 커패시터 양단의 전압을 '0V'로 만들면 'P2' 상태로 이동하게 된다. 즉, 강유전체 커패시터는 전압에 따라 화살표 방향으로 전하량 상태가 변화하고, 강유전체 커패시터에 저장된 정보는 커패시터 양단에 전압 인가시 유기되는 전하량의 변화 정도를 감지하여 데이터화한다. 강유전체 기억 소자의 분극 상태를 양에서 음 또는 음에서 양으로 스위칭 횟수를 증가시킴에 따라 강유전체 커패시터는 노화하게 된다.First, referring to the characteristics of the ferroelectric capacitor, Figure 1 is a diagram showing the relationship between the symbol of the ferroelectric capacitor and the voltage between the ferroelectric capacitor terminals A, B, between the voltage across the capacitor and the amount of induced charge using the ferroelectric material as a dielectric Shows a hysteresis relationship. In the ferroelectric capacitor, when the voltage at both ends is' 0'V, the amount of induced charge exists in two states, P1 and P2, so that binary data can be stored without supply of power. By utilizing these characteristics, the ferroelectric capacitor is used as a storage means of the nonvolatile memory device. In addition, the polarization state in the ferroelectric is changed according to the magnitude of the voltage applied across the ferroelectric capacitor, and the amount of charge stored in the capacitor is changed, and a sufficiently large negative value of -3V or less for the ferroelectric capacitor maintaining the polarization in the 'P1' state When the voltage is applied, the capacitor is switched along the hysteresis curve of FIG. 1 and the polarization state changes in the 'P3' direction. If the negative voltage is removed to make the voltage across the capacitor to '0V', it moves to the 'P2' state. do. That is, in the ferroelectric capacitor, the state of the charge amount changes in the direction of the arrow according to the voltage, and the information stored in the ferroelectric capacitor detects the degree of change in the charge amount induced when the voltage is applied across the capacitor and makes data. As the number of switching of the polarization state of the ferroelectric memory device increases from positive to negative or negative to positive, the ferroelectric capacitors age.
이러한 강유전 기억 소자에 저장된 정보를 읽는 과정에서, 워드라인(wordline, 이하 WL이라 함)이 열리면 셀에 저장된 정보('0' 또는 '1')에 따라 정비트라인(bitline, 이하 BL이라 함)은 서로 다른 전압값 V0 또는 V1을 갖게 된다. 편의상 두 전압 중 작은 것을 V0, 큰 것을 V1이라 부르며, V0과 V1에 해당하는 정보를 각각 '0'와 '1'이라고 한다. 이 전압 V0, V1은 소신호이기 때문에 감지 증폭기를 이용하여 증폭시켜 주어야 하는데, 이를 위해서는 V0과 V1 사이의 값을갖는 기준전압(reference voltage, 이하 Vref라 함)이 부비트라인(이하, /BL이라 함)에 인가되어야 한다. 즉, /BL에 인가된 Vref에 비하여 BL의 전압(V0 또는 V1)이 더 낮은지 혹은 더 높은 지를 감지 증폭기에서 감지 증폭하여 셀에 저장된 정보가 '0'인지 '1'인지를 판별하게 된다. 그러므로 기준 전압 Vref는 항상 V0과 V1 사이의 값을 갖도록 만들어 주어야 한다.In the process of reading the information stored in the ferroelectric memory device, when a word line (hereinafter referred to as WL) is opened, a bitline (hereinafter referred to as BL) according to the information ('0' or '1') stored in the cell is opened. Has different voltage values V0 or V1. For convenience, the smaller of the two voltages is called V0 and the larger of them is called V1, and the information corresponding to V0 and V1 is called '0' and '1', respectively. Since the voltages V0 and V1 are small signals, they must be amplified using a sense amplifier. For this purpose, a reference voltage having a value between V0 and V1 (hereinafter referred to as Vref) is a bit line (hereinafter, / BL). Must be authorized). That is, the sense amplifier senses and amplifies whether the voltage V0 or V1 of BL is lower than or higher than Vref applied to / BL to determine whether the information stored in the cell is '0' or '1'. Therefore, the reference voltage Vref should always be made to have a value between V0 and V1.
그런데 강유전 기억 소자의 사용 횟수가 누적되거나 동작온도가 높아지면, 상술한 바와 같은 강유전 기억 소자의 특성상 강유전 커패시터 자체가 서서히 열화되어 BL에 인가되는 V0 및 V1 값이 변화하게 된다. 이때, Vref가 일정한 값으로 고정되어 있으면, 기억 소자의 열화로 인해 변화하는 V0 나 V1 사이의 값을 벗어나게 될 수 있으며, 이로 인해 읽기 동작시 셀에 씌어진 정보를 그릇되게 판독하게되는 문제가 발생한다.However, when the number of times of use of the ferroelectric memory element accumulates or the operating temperature increases, the ferroelectric capacitor itself gradually deteriorates due to the characteristics of the ferroelectric memory element as described above, thereby changing the values of V0 and V1 applied to the BL. At this time, if Vref is fixed to a constant value, the value of V0 or V1 may be out of change due to deterioration of the memory device, which causes a problem of incorrectly reading information written in a cell during a read operation. .
종래에는 이러한 문제점을 극복하기 위해 V0과 V1이 변화할 때 이들의 변화 양상에 맞추어 Vref 자체를 적절히 변화시키는 방법(미국 특허 No. 5,218,566, 5,424,975, 5,541,872)이 제안되었는데, 도 2에 도시된 종래의 기준 전압 생성 장치는 먼저, 주기억 셀과 동일한 두 개의 레퍼런스 셀(더미셀 RS0과 RS1)에 각각 '1'과 '0'을 저장한다. 그리고, 주기억 셀에 저장된 데이터를 읽을 때 주기억 셀을 읽는 것과 동일한 방식으로 이 두 개의 레퍼런스 셀에 따르는 스위칭 트랜지스터(RT0, RT1)를 턴온시키면 각각 V0ref와 V1ref의 전압이 여기된다. 이때, 여기된 두 전압 V0ref와 V1ref를 전기적으로 연결시켜 V0ref와 V1ref의 중간 전압을 생성한 후 감지 증폭에 필요한 /BL의 기준 전압 Vref로 사용한다.Conventionally, in order to overcome such a problem, a method of appropriately changing Vref itself according to the change pattern when V0 and V1 changes (US Patent Nos. 5,218,566, 5,424,975, 5,541,872) has been proposed. The reference voltage generator first stores '1' and '0' in two reference cells (the dummy cells RS0 and RS1) that are the same as the main memory cell. When the data stored in the main memory cell is read, when the switching transistors RT0 and RT1 corresponding to the two reference cells are turned on in the same manner as reading the main memory cell, the voltages of V0ref and V1ref are excited. At this time, two excited voltages V0ref and V1ref are electrically connected to generate an intermediate voltage between V0ref and V1ref, and then used as a reference voltage Vref of / BL for sense amplification.
이와같이 생성된 Vref는 항상 레퍼런스 셀 두 개가 만들어내는 두 전압 V0ref와 V1ref의 중간값을 가지므로 주기억 셀과 레퍼런스 셀의 상태가 동일하다면, 즉 V0ref 와 V0, 그리고 V1ref 와 V1이 동일하다면 이때의 Vref는 가장 완벽한 기준 전압이 될 수 있다.The generated Vref always has an intermediate value between two voltages V0ref and V1ref generated by two reference cells, so if the state of the main memory cell and the reference cell is the same, that is, if V0ref and V0 and V1ref and V1 are the same, then Vref is the same. It can be the most complete reference voltage.
그러나 종래의 이러한 기술은 메모리 셀이 다수 어레이된 BL에 하나의 기준전압 생성 장치를 사용하기 때문에, 레퍼런스 셀의 사용 횟수가 메모리 셀의 어레이 개수만큼 많아진다. 예를들어, 256개의 셀이 달려있다고 가정하면 256개의 셀 중에서 어느 하나라도 읽게되면 레퍼런스 셀도 한 번 읽혀져야 한다. 즉, 레퍼런스 셀은 주기억 셀보다 평균 256배나 많은 횟수로 읽혀져야 하며 이는 레퍼런스 셀의 강유전 커패시터가 256배나 빠르게 열화함을 의미한다. 그러므로, V0ref와 V1ref는 각각 V0과 V1값으로부터 점차 멀어지며, 소자의 사용횟수가 증가할수록 레퍼런스 셀이 만들어내는 /BL의 전압(Vref)은 주기억 셀이 만들어내는 BL 전압 V0과 V1의 중간값에서 점차 멀어져 결국 읽기 동작에서 오류를 낳게 된다.However, this conventional technique uses one reference voltage generator for a BL in which memory cells are arrayed, so that the number of use of the reference cell is increased by the number of arrays of memory cells. For example, suppose there are 256 cells. If any one of 256 cells is read, the reference cell must be read once. That is, the reference cell should be read an average of 256 times more times than the main memory cell, which means that the ferroelectric capacitor of the reference cell deteriorates 256 times faster. Therefore, V0ref and V1ref gradually move away from the values of V0 and V1, respectively, and as the number of times the device is used increases, the voltage (Vref) of / BL produced by the reference cell is at the intermediate value of BL voltages V0 and V1 produced by the main memory cell. Gradually away, eventually leading to errors in read operations.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 강유전체 메모리 장치에서 주기억 셀이 처하는 환경 및 이력에 의해 변화되는 V0 및 V1에 맞는 최적의 기준전압을 생성하기 위한 기준 전압 생성 장치 및 그 생성 방법을 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and a reference voltage generator for generating an optimum reference voltage for V0 and V1 changed by the environment and history of a main memory cell in a ferroelectric memory device and its generation The purpose is to provide a method.
도 1은 강유전체 커패시터의 기호와 강유전체 커패시터 단자 A, B 사이의 전압에 따른 관계를 도식화한 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a diagram showing the relationship between the symbols of ferroelectric capacitors and the voltages between ferroelectric capacitor terminals A and B.
도 2는 종래의 기준 전압 생성 장치에 대한 회로도.2 is a circuit diagram of a conventional reference voltage generator.
도 3a는 본 발명의 일실시예에 따른 기준 전압 생성부를 포함하는 강유전체 메모리 장치의 회로도.3A is a circuit diagram of a ferroelectric memory device including a reference voltage generator according to an embodiment of the present invention.
도 3b는 본 발명에 따른 상기 도 3a의 강유전체 메모리 장치의 타이밍도.3B is a timing diagram of the ferroelectric memory device of FIG. 3A in accordance with the present invention.
도 4는 커패시턴스 Cref 조절을 통해 최적의 Vref 생성하는 기준 전압 생성부의 동작을 개념적으로 도시한 순서도.4 is a flowchart conceptually illustrating an operation of a reference voltage generator that generates an optimal Vref through capacitance Cref adjustment.
도 5는 본 발명의 일실시예에 따른 기준 전압 생성부의 Vref 최적화부에 대한 일실시 회로도.5 is an exemplary circuit diagram of a Vref optimizer of a reference voltage generator according to an embodiment of the present invention.
도 6은 본 발명의 일실시예에 따른 기준 전압 생성부의 Vref 최적화 판단부에 대한 일실시 회로도.6 is an exemplary circuit diagram of a Vref optimization determiner of a reference voltage generator according to an embodiment of the present invention.
도 7 및 도 8은 본 발명의 일실시예에 따른 기준 전압 생성부의 동작을 설명하기 위한 신호 파형도.7 and 8 are signal waveform diagrams for explaining the operation of the reference voltage generator according to an embodiment of the present invention.
도 9는 본 발명의 다른 일실시예에 따른 기준 전압 생성부를 포함하는 강유전체 메모리 장치의 회로도.9 is a circuit diagram of a ferroelectric memory device including a reference voltage generator according to another embodiment of the present invention.
도 10은 본 발명의 다른 일실시예에 따른 기준 전압 생성부의 Vref 최적화부에 대한 내부 회로도.10 is an internal circuit diagram of a Vref optimizer of a reference voltage generator according to another exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing
200 : 카운팅부 201 내지 203 : 플립플롭200: counting unit 201 to 203: flip-flop
210, 211, 212, 213, 214, 215 : 래치210, 211, 212, 213, 214, 215: latch
Cd0, C0, 2C0, 4C0, Cd1, C1, 2C1, 4C1 : 커패시터Cd0, C0, 2C0, 4C0, Cd1, C1, 2C1, 4C1: Capacitor
220 : Cref0 조절부 230 : Cref1 조절부220: Cref0 control unit 230: Cref1 control unit
상기 목적을 달성하기 위한 본 발명은, 다수의 주기억 셀이 어레이된 강유전체 메모리 장치에서 각 주기억 셀에 저장되어 있는 데이터에 따라 비트라인에 여기되는 제1 또는 제2 전압에 응답하여, 상기 각 주기억 셀에 저장되어 있는 데이터에 대한 읽기 동작 시 상기 제1 및 제2 전압의 중간 레벨값의 최적 기준 전압을 생성하는 기준 전압 생성 방법에 있어서, 기준 전압 최적화 신호에 응답하여 임의의 한 샘플셀에 제1 레벨의 데이터를 저장하는 제1 단계; 상기 제1 전압보다 소정의 전압 레벨만큼 작은 임의의 제1 기준 전압을 인가하여, 상기 임의의 제1 기준 전압과 상기 제1 레벨의 데이터가 저장된 상기 샘플셀로부터 여기되는 상기 제1 전압을 비교하는 제2 단계; 상기 비교 결과, 상기 제1 전압이 상기 임의의 제1 기준 전압보다 크면 상기 임의의 제1 기준 전압을 소정 레벨 이상 증가시키면서 상기 제2 단계를 반복 수행하는 제3 단계; 상기 제3 단계 수행 결과, 상기 제1 전압이 상기 제1 기준 전압보다 작으면 해당 제1 기준 전압을 기억하는 제4 단계; 상기 샘플셀에 제2 레벨의 데이터를 저장하는 제5 단계; 상기 제2 전압보다 소정의 전압 레벨만큼 작은 임의의 제2 기준 전압을 인가하여, 상기 임의의 제2 기준 전압과 상기 제2 레벨의 데이터가 저장된 상기 샘플셀로부터 여기되는 상기 제2 전압을 비교하는 제6 단계; 상기 비교 결과, 상기 제2 전압이 상기 임의의 제2 기준 전압보다 크면 상기 임의의 제2 기준 전압을 소정 레벨 이상 증가시키면서 상기 제6 단계를 반복 수행하는 제7 단계; 상기 제6 단계 수행 결과, 상기 제2 전압이 상기 제2 기준 전압보다 작으면 해당 제2 기준 전압을 기억하는 제8 단계; 및 상기 제1 및 제2 기준 전압으로부터 중간값을 계산하여 상기 최적 기준 전압으로 발생하는 제9 단계를 포함하여 이루어진다.In accordance with an aspect of the present invention, in a ferroelectric memory device in which a plurality of main memory cells are arrayed, each main memory cell is responsive to a first or second voltage excited on a bit line according to data stored in each main memory cell. A reference voltage generation method for generating an optimum reference voltage of intermediate level values of the first and second voltages during a read operation on data stored in a first voltage, wherein the first voltage is applied to any one sample cell in response to a reference voltage optimization signal. A first step of storing data of a level; Applying an arbitrary first reference voltage smaller than the first voltage by a predetermined voltage level to compare the first first voltage excited with the first reference voltage and the first voltage excited from the sample cell in which the first level data is stored; Second step; A third step of repeating the second step while increasing the arbitrary first reference voltage by a predetermined level or more when the first voltage is greater than the arbitrary first reference voltage as a result of the comparison; A fourth step of storing the first reference voltage when the first voltage is less than the first reference voltage as a result of performing the third step; A fifth step of storing a second level of data in the sample cell; Applying an arbitrary second reference voltage smaller than the second voltage by a predetermined voltage level to compare the second reference voltage with the second voltage excited from the sample cell in which the data of the second level is stored; Sixth step; A seventh step of repeating the sixth step while increasing the second random reference voltage by a predetermined level or more when the second voltage is greater than the second random reference voltage as a result of the comparison; An eighth step of storing the second reference voltage when the second voltage is less than the second reference voltage as a result of performing the sixth step; And a ninth step of calculating an intermediate value from the first and second reference voltages and generating the optimal reference voltage.
또한, 본 발명은 다수의 주기억 셀이 어레이된 강유전체 메모리 장치에서 각 주기억 셀에 저장되어 있는 데이터에 따라 비트라인에 여기되는 제1 또는 제2 전압에 응답하여, 상기 각 주기억 셀에 저장되어 있는 데이터에 대한 읽기 동작 시 상기 제1 및 제2 전압의 중간 레벨값의 최적 기준 전압을 생성하는 기준 전압 생성 방법에 있어서, 기준 전압 최적화 신호에 응답하여 임의의 한 샘플셀에 제1 레벨의 데이터를 저장하는 제1 단계; 상기 제1 전압보다 소정의 전압 레벨만큼 큰 임의의 제1 기준 전압을 인가하여, 상기 제1 기준 전압과 상기 제1 레벨의 데이터가 저장된 상기 샘플셀로부터 여기되는 상기 제1 전압을 비교하는 제2 단계; 상기 비교 결과, 상기 임의의 제1 기준 전압이 상기 제1 전압보다 크면 상기 임의의 제1 기준 전압을 소정 레벨 이상 감소시키면서 상기 제2 단계를 반복 수행하는 제3 단계; 상기 제3 단계 수행 결과, 상기 임의의 제1 기준 전압이 상기 제1 전압보다 작으면 해당 제1 기준 전압을 기억하는 제4 단계; 상기 샘플셀에 제2 레벨의 데이터를 저장하는 제5 단계; 상기 제2 전압보다 소정의 전압 레벨만큼 큰 임의의 제2 기준 전압을 인가하여, 상기 임의의 제2 기준 전압과 상기 제2 레벨의 데이터가 저장된 상기 샘플셀로부터 여기되는 상기 제2 전압을 비교하는 제6 단계; 상기 비교 결과, 상기 임의의 제2 기준 전압이 상기 제2 전압보다 크면 상기 임의의 제2 기준 전압을 소정 레벨 감소시키면서 상기 제6 단계를 반복 수행하는 제7 단계; 상기 제6 단계 수행 결과, 상기 임의의 제2 기준 전압이 상기 제2 전압보다 작으면 해당 제2기준 전압을 기억하는 제8 단계; 및 상기 제1 및 제2 기준 전압으로부터 중간값을 계산하여 상기 최적 기준 전압으로 발생하는 제9 단계를 포함하여 이루어진다.In addition, in the ferroelectric memory device in which a plurality of main memory cells are arrayed, the data stored in each main memory cell in response to a first or second voltage excited on a bit line according to data stored in each main memory cell A reference voltage generation method for generating an optimum reference voltage of intermediate level values of the first and second voltages during a read operation, wherein the first level data is stored in any one sample cell in response to a reference voltage optimization signal. A first step of making; A second reference voltage that is greater than the first voltage by a predetermined voltage level, and compares the first reference voltage with the first voltage excited from the sample cell in which the data of the first level is stored; step; A third step of repeating the second step while reducing the arbitrary first reference voltage by a predetermined level or more when the first random reference voltage is greater than the first voltage as a result of the comparison; A fourth step of storing the first reference voltage when the first reference voltage is smaller than the first voltage as a result of performing the third step; A fifth step of storing a second level of data in the sample cell; Applying a second reference voltage greater than the second voltage by a predetermined voltage level, and comparing the second reference voltage with the second voltage excited from the sample cell in which the data of the second level is stored; Sixth step; A seventh step of repeating the sixth step while reducing the predetermined second reference voltage by a predetermined level when the second reference voltage is greater than the second voltage as a result of the comparison; An eighth step of storing the second reference voltage when the second reference voltage is smaller than the second voltage as a result of performing the sixth step; And a ninth step of calculating an intermediate value from the first and second reference voltages and generating the optimal reference voltage.
그리고, 본 발명은 다수의 주기억 셀이 어레이된 강유전체 메모리 장치에서 각 주기억 셀에 저장되어 있는 데이터에 따라 비트라인에 여기되는 제1 또는 제2 전압에 응답하여, 상기 데이터에 대한 읽기 동작 시 상기 제1 및 제2 전압의 중간 레벨값의 최적 기준 전압을 생성하기 위한 기준 전압 생성 장치에 있어서, 상기 제1 전압에 해당하는 제1 커패시턴스 및 상기 제2 전압에 해당하는 제2 커패시턴스를 다단계로 변화시켜 상기 최적 기준 전압을 출력하는 기준 전압 최적화 수단; 및 임의의 한 샘플셀을 구비하여 상기 샘플셀에 '1' 또는 '0'을 저장하고 상기 기준 전압 최적화 수단으로부터 출력되는 상기 제1 커패시턴스 또는 상기 제2 커패시턴스에 의한 전압을 기준 전압으로 하여 상기 샘플셀에 대한 읽기 동작을 수행하고, 상기 기준 전압 최적화 수단으로부터의 전압에 대한 최적화 여부를 판단하는 기준 전압 최적화 판단 수단을 포함하여 이루어진다.In addition, in the ferroelectric memory device in which a plurality of main memory cells are arrayed, in response to a first or second voltage excited on a bit line according to data stored in each main memory cell, the present invention may be used to read the data. A reference voltage generator for generating an optimum reference voltage of intermediate level values of first and second voltages, the apparatus comprising: varying a first capacitance corresponding to the first voltage and a second capacitance corresponding to the second voltage in multiple stages; Reference voltage optimization means for outputting the optimum reference voltage; And a sample cell having any one sample cell storing '1' or '0' in the sample cell and outputting the voltage from the first capacitance or the second capacitance output from the reference voltage optimizing means as the reference voltage. And reference voltage optimization determining means for performing a read operation on the cell and determining whether to optimize the voltage from the reference voltage optimization means.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 간략히 요약하면 아래와 같다.First, briefly summarize the technical principles of the present invention.
본 발명의 기준 전압 생성 장치는 먼저, 샘플셀에 '0'값을 저장하고, 샘플셀의 스위칭 트랜지스터를 열어 BL에 V0을 여기하고, 그와 동시에 상대적으로 가장 낮은 전압 레벨의 Vref을 /BL에 인가하여 감지 증폭기를 통해 읽기 동작을 수행한다. 이때, Vref값이 V0과 V1 사이의 값을 가져야만 저장된 정보가 옳게 읽혀지는 데, 이 경우에는 Vref값이 V0보다 작으므로 샘플셀에 저장된 값이 '0' 임에도 불구하고 1'의 값이 읽혀진다. 따라서, 샘플셀에는 다시 '0'값을 저장하고, 다시 이 값을 읽는 동작을 반복하되, 그때마다 Vref 값을 한단계씩 증가시켜 읽기 동작을 반복 수행한다. Vref 값을 단계적으로 증가하여 V0보다 큰 값을 갖게 되면, 비로소 그 시점에서 샘플셀에 저장된 '0'값이 올바르게 읽혀지게 되며, 최초로 '0'이 읽혀질 때의 Vref 값이 V0 값에 가장 가까우므로, 그때의 Vref 값을 Vref0값으로 기억한다. 다음으로, 샘플셀에 '1'값을 저장하고 샘플셀의 스위칭 트랜지스터를 열어 BL에 V1을 여기하여 앞선 동작과 마찬가지로 Vref을 한단계씩 증가시켜 가며 읽기 동작을 반복한다. 동작 초기에는 Vref가 V1보다 작으므로 저장된 '1'이 옳게 읽혀지지만, 읽기 동작이 반복되어짐에 따라 Vref가 단계적으로 증가하다가 어느 시점에서 V1보다 더 커지게 되어 샘플셀에서 '0' 값이 읽혀지게 되며, 이 시점에서의 Vref 값을 Vref1 값으로 기억한다.The reference voltage generator according to the present invention first stores a value of '0' in a sample cell, opens a switching transistor of the sample cell to excite V0 to BL, and at the same time, Vref of a relatively lowest voltage level to / BL. Is applied to perform a read operation through the sense amplifier. At this time, the stored information is read correctly only when the Vref value has a value between V0 and V1. In this case, since the Vref value is smaller than V0, the value of 1 is read even though the value stored in the sample cell is '0'. Lose. Therefore, the '0' value is again stored in the sample cell, and the operation of reading this value is repeated, but the reading operation is repeated by increasing the Vref value by one step. If the Vref value is increased step by step to have a value greater than V0, the '0' value stored in the sample cell is read correctly at that point, and the Vref value when the '0' is first read is closest to the V0 value. , The Vref value at that time is stored as the Vref0 value. Next, the '1' value is stored in the sample cell, the switching transistor of the sample cell is opened to excite V1 in the BL, and the read operation is repeated by increasing Vref by one step as in the previous operation. Initially, Vref is smaller than V1, so the stored '1' is read correctly, but as the read operation is repeated, Vref increases step by step and at some point becomes larger than V1, so that '0' is read from the sample cell. The Vref value at this point is stored as the Vref1 value.
이때, Vref 값을 한단계씩 증가시키기 위해 클럭 신호에 응답하여 카운팅하는 카운터와, 카운터의 결과 신호에 응답하여 스위칭 동작하는 스위칭부에 의해 각각 스위칭되는, 소정의 전하량을 저장하고 있는 다수의 커패시터를 이용하여 전체 커패시턴스(Cref) 조절하여 Vref 값을 결정한다. 이때 Vref의 조절 가능 범위가 주기억 셀이 처하는 환경과 이력에 따라서 예상할 수 있는 V0의 최소값과 V1의 최대값을 포함할 수 있도록 Cref 범위를 정해야 한다.At this time, a counter counting in response to the clock signal to increase the Vref value step by step and a plurality of capacitors each storing a predetermined amount of charge, which are switched by the switching unit which switches in response to the counter signal, are used. Vref value is determined by adjusting the total capacitance (Cref). At this time, the Cref range should be defined so that the adjustable range of Vref can include the minimum value of V0 and the maximum value of V1 that can be expected according to the environment and history of the main memory cell.
또한, Vref 값을 한단계씩 증가시키기 위해 본 발명의 다른 일실시예에서는 다수의 저항을 이용하여 전압 디바이딩 동작으로 해당 Vref 값을 조정하기도 한다.In addition, in order to increase the Vref value by one step, another embodiment of the present invention may adjust the Vref value by a voltage dividing operation using a plurality of resistors.
도 3a는 본 발명의 일실시예에 따른 기준 전압 생성부를 포함하는 강유전체메모리 장치의 회로도이고, 도 3b는 본 발명에 따른 상기 도 3a의 강유전체 메모리 장치의 타이밍도이다.3A is a circuit diagram of a ferroelectric memory device including a reference voltage generator according to an embodiment of the present invention, and FIG. 3B is a timing diagram of the ferroelectric memory device of FIG. 3A according to the present invention.
도 3a 및 도 3b를 참조하여, 강유전체 기억 소자(F0, F1)에 '0', '1'이 각각 저장되어 있을 경우를 일례로하여 데이터 읽기 동작을 살펴본다.3A and 3B, a data read operation will be described by taking an example where '0' and '1' are stored in the ferroelectric memory elements F0 and F1, respectively.
먼저, 대기 상태에서 BL 및 /BL을 접지레벨(VSS)로 프리 차지한 후 워드라인 신호(WL0) 및 플레이트 라인 신호(PL)를 인에이블하여 강유전체 기억 소자(F0, F1)로부터의 V0, V1전압을 BL(N2, N4)에 유기한다. 그리고, 기준 전압 생성부(10)로부터의 최적 Vref를 /BL(N1, N3)에 인가하여 BL(N2, N4) 및 /BL(N1, N3) 각각에 대한 감지 증폭을 수행하여, '0'의 값을 저장한 강유전체 기억 소자(F0)로부터 BL(N2)은 '0'의 값을 가지게 되고, '1'의 값을 저장한 강유전체 기억 소자(F1)로부터 BL(N4)은 '1'의 값을 가지게 된다. 여기서, Vref는 /BL와 기준 전압 생성부(10) 사이에 위치하며, 제어 신호(BBS)에 응답하여 동작하는 스위칭 트랜지스터(12)에 의해 /BL으로 인가된다.First, in the standby state, BL and / BL are precharged to the ground level VSS, and then the word line signal WL0 and the plate line signal PL are enabled to enable the voltages V0 and V1 from the ferroelectric memory elements F0 and F1. Is organic to BL (N2, N4). Then, the optimum Vref from the reference voltage generator 10 is applied to / BL (N1, N3) to perform a sense amplification for each of BL (N2, N4) and / BL (N1, N3), and '0'. BL (N2) has a value of '0' from the ferroelectric memory device F0 storing the value of and BL (N4) has a value of '1' from the ferroelectric memory device F1 storing the value of '1'. It will have a value. Here, Vref is positioned between / BL and the reference voltage generator 10 and is applied to / BL by the switching transistor 12 that operates in response to the control signal BBS.
이때, 본 발명의 일실시예에 따른 기준 전압 생성부(10)는 커패시터의 커패시턴스 Cref를 조절하여 /BL에 방전함으로써 조절된 최적의 Vref를 /BL에 인가하게 되는 데, 이에 대해 구체적으로 살펴보면 아래와 같다.At this time, the reference voltage generator 10 according to an embodiment of the present invention applies the optimal Vref adjusted to / BL by adjusting the capacitance Cref of the capacitor to / BL. same.
먼저, 기준 전압 생성부(10)의 동작을 도 4의 순서도를 통해 알아본 후 구체적인 회로 구성에 대해 살펴보도록 한다.First, the operation of the reference voltage generator 10 will be described with reference to the flowchart of FIG. 4, and then a detailed circuit configuration will be described.
도 4는 커패시턴스 Cref 조절을 통해 최적의 Vref 생성하는 기준 전압 생성부의 동작을 개념적으로 도시한 순서도이다.4 is a flowchart conceptually illustrating an operation of a reference voltage generator that generates an optimal Vref through capacitance Cref adjustment.
최초로 전원이 온된다든지, 일정 시간 간격이나 일정 동작 간격, 또는 사용자에 의한 외부 명령에 의거하여 인에이블되는 Vref 최적화 신호가 발생되면(100), 우선 V0에 해당하는 Cref0을 구하기 위해 Cref0을 최소 커패시턴스로 리셋한 후 주기억 셀 내의 임의의, 또는 특정한 셀, 또는 따로 준비한 샘플셀(sample cell)에 '0'을 쓰고(110), 그 샘플셀에 대한 읽기 동작을 수행한다(120). 이때, 실제 샘플셀에 저장된 데이터는 '0'이나 BL에 유기되는 V0이 /BL에 인가되는 최소 커패시턴스에 의한 Vref보다 크기 때문에 감지 증폭 후 저장된 데이터는 '1'로 잘못 읽혀진다. 따라서, 샘플셀에 다시 '0'을 쓰고, Cref0을 한단계 증가(130)하여 다시 샘플셀에 대한 읽기 동작을 수행한다(120). 이러한 읽기 동작을 반복하면서 Cref0을 단계적으로 증가하여 V0보다 Vref가 큰 값을 갖게 되면, 그 시점에서 처음으로 샘플셀에 저장된 '0'을 바르게 읽게 되고, 그때의 Cref0을 기억한다. 다음으로, V1에 해당하는 Cref1을 구하기 위해 Cref1을 최대 커패시턴스로 리셋한 후 샘플셀에 '1'을 쓰고(140), 그 샘플셀에 대한 읽기 동작을 수행한다(150). 이때, 실제 샘플셀에 저장된 데이터는 '1'이나 BL에 유기되는 V1이 /BL에 인가되는 최대 커패시턴스에 의한 Vref보다 작기 때문에 감지 증폭 후 저장된 데이터는 '0'으로 잘못 읽혀진다. 따라서, 샘플셀에 다시 '1'을 쓰고, Cref1을 한단계 감소(160)하여 다시 샘플셀에 대한 읽기 동작을 수행한다(150). 이러한 읽기 동작을 반복하면서 Cref1을 단계적으로 감소하여 V1보다 Vref가 작은 값을 갖게 되면, 그 시점에서 처음으로 샘플셀에 저장된 '1'을 바르게 읽게 되고, 그때의 Cref1을 기억한다.When power is turned on for the first time, or when a Vref optimization signal is enabled based on a predetermined time interval, a certain operation interval, or an external command by a user (100), first, the minimum capacitance of Cref0 is obtained to obtain Cref0 corresponding to V0. After resetting to, write '0' to an arbitrary or specific cell in the main memory cell or a separately prepared sample cell (110), and perform a read operation on the sample cell (120). At this time, since the data stored in the actual sample cell is '0' or V0 induced in the BL is larger than Vref due to the minimum capacitance applied to / BL, the data stored after the sense amplification is incorrectly read as '1'. Therefore, the process writes '0' to the sample cell again, increments Cref0 by one step 130, and performs a read operation on the sample cell again (120). If Cref0 is incrementally increased while the read operation is repeated, and Vref has a larger value than V0, '0' stored in the sample cell is correctly read for the first time at that time, and Cref0 is stored at that time. Next, in order to obtain Cref1 corresponding to V1, Cref1 is reset to the maximum capacitance, and then '1' is written to the sample cell (140), and a read operation is performed on the sample cell (150). At this time, since the data stored in the actual sample cell is '1' or V1 induced in the BL is smaller than Vref due to the maximum capacitance applied to / BL, the data stored after the sense amplification is incorrectly read as '0'. Therefore, '1' is written to the sample cell again, and Cref1 is reduced by one step 160 to perform a read operation on the sample cell again (150). If Cref1 is gradually decreased while the read operation is repeated, and Vref has a smaller value than V1, '1' stored in the sample cell is correctly read for the first time at that time, and Cref1 is stored at that time.
따라서, 기준 전압 생성부는 상기 도 4의 순서도에 따라 발생되는 이러한Cref0 및 Cref1로부터 최적의 Vref를 /BL에 인가한다.Therefore, the reference voltage generator applies an optimal Vref to / BL from Cref0 and Cref1 generated according to the flowchart of FIG. 4.
본 발명에 따른 기준 전압 생성부(10)는, V0에 해당하는 Cref0 값 및 V1에 해당하는 Cref1을 다단계로 변화시켜 최적의 Vref를 출력하는 Vref 최적화부와, 샘플셀을 구비하여 상기 샘플셀에 '1' 또는 '0'을 저장하고 상기 Vref 최적화부로부터 출력되는 Cref0 또는 Cref1에 의한 전압을 기준 전압으로 하여 상기 샘플셀에 대한 읽기 동작을 수행함으로써 상기 Vref 최적화부로부터의 전압에 대한 최적화 여부를 판단하는 Vref 최적화 판단부로 이루어진다. 이때, Vref 출력부는 Vref 최적화 판단부로부터 Cref0에 대한 Vref0과 Cref1에 대한 Vref1의 최적화 완료 신호가 출력되면 그때의 Cref0과 Cref1의 값을 저장하고 Cref0과 Cref1을 병렬로 연결하여 V0과 V1의 중간값인 Vref를 /BL으로 출력한다.The reference voltage generator 10 according to the present invention includes a Vref optimizer for outputting an optimal Vref by varying a Cref0 value corresponding to V0 and a Cref1 corresponding to V1 in multiple steps, and a sample cell in the sample cell. Whether to optimize the voltage from the Vref optimizer by storing '1' or '0' and performing a read operation on the sample cell using the voltage of Cref0 or Cref1 output from the Vref optimizer as a reference voltage It is made of a Vref optimization determination unit to determine. At this time, when the Vref output unit outputs the optimization completion signal of Vref0 for Cref0 and Vref1 for Cref1 from the Vref optimization determination unit, it stores the values of Cref0 and Cref1 at that time and connects Cref0 and Cref1 in parallel to intermediate values of V0 and V1. Outputs Vref as / BL.
도 5는 본 발명에 따른 기준 전압 생성부의 Vref 최적화부에 대한 일실시 회로도이다.5 is a circuit diagram illustrating a Vref optimizer of a reference voltage generator according to the present invention.
도면에 도시된 바와 같이, Vref 최적화부는 클럭 신호(Clock)에 응답하여 카운팅 동작을 수행하는 3개의 플립플롭(F/F, 201 내지 203)으로 구성된 카운팅부(200), V0에 해당하는 Cref0 값을 조절하기 위하여 상기 카운팅부(200)의 각 플립플롭(201 내지 203)으로부터 출력되는 카운팅 신호를 래치하는 3개의 래치(210, 211, 212)로 구성된 제1 래치부, V1에 해당하는 Cref1 값을 조절하기 위하여 상기 카운팅부(200)의 각 플립플롭(201 내지 203)으로부터 출력되는 카운팅 신호를 래치하는 3개의 래치(213, 214, 215)로 구성된 제2 래치부, 프로세싱 신호(Processing) 및 Vref 최적화 판단부로부터 출력되는 플래그 신호(Flag)에 응답하여 상기 카운팅부(200)의 각 플립플롭(201 내지 203)으로부터 출력되는 카운팅 신호를 제1 래치부 또는 제2 래치부로 스위칭하는 다수의 NMOS 트랜지스터(NM1, NM2, NM3, NM4, NM5, NM6, NM7, NM8, NM9), 4개의 커패시터(Cd0, C0, 2C0, 4C0)를 구비하여 상기 카운팅부(200)의 각 플립플롭(201 내지 203)으로부터 출력되는 카운팅 신호에 응답하여 V0에 해당하는 Cref0 값을 다단계로 조절하고, 프로세싱 신호(Processing) 및 플래그 신호(Flag)에 응답하여 조절된 Cref0에 의한 전압을 상기 Vref 최적화 판단부로 출력하는 Cref0 조절부(220) 및 4개의 커패시터(Cd1, C1, 2C1, 4C1)를 구비하여 상기 카운팅부(200)의 각 플립플롭(201 내지 203)으로부터 출력되는 카운팅 신호에 응답하여 V1에 해당하는 Cref1 값을 다단계로 조절하고, 프로세싱 신호(Processing) 및 플래그 신호(Flag)에 응답하여 조절된 Cref1에 의한 전압을 상기 Vref 최적화 판단부로 출력하는 Cref1 조절부(230)를 포함하되, 상기 Cref0 조절부(220) 및 Cref1 조절부(230)는 서로 병렬 연결되어 상기 Vref 최적화 판단부에 의해 Vref의 최적화 동작이 완료되었을 때 Cref0 및 Cref1에 의한 전압으로부터 최적의 Vref를 출력한다. 또한, Cref0 조절부(220)에 구비된 커패시터(Cd0)는 V0에 대한 Cref0을 결정하기 위한 초기 동작 시의 커패시턴스를 보장하며, Cref1 조절부(230)에 구비된 커패시터(Cd1)는 V1에 대한 Cref1을 결정하기 위한 초기 동작 시의 커패시턴스를 보장하도록 연결 구성된다.As shown in the figure, the Vref optimizer includes a counting unit 200 consisting of three flip-flops (F / F) 201 to 203 performing a counting operation in response to a clock signal (Clock), and a Cref0 value corresponding to V0. Cref1 value corresponding to the first latch unit V1 composed of three latches 210, 211, and 212 latching a counting signal output from each flip-flop 201 to 203 of the counting unit 200 to adjust the The second latch unit consisting of three latches (213, 214, 215) for latching the counting signal output from each of the flip-flops (201 to 203) of the counting unit 200, the processing signal (Processing) and A plurality of NMOS switches the counting signal output from each of the flip-flops 201 to 203 of the counting unit 200 to the first latch unit or the second latch unit in response to the flag signal Flag output from the Vref optimization determination unit. Transistors (NM1, NM2, NM3, N M4, NM5, NM6, NM7, NM8, NM9 and four capacitors Cd0, C0, 2C0, 4C0 are provided to respond to the counting signal output from each flip-flop 201 to 203 of the counting unit 200. By adjusting the Cref0 value corresponding to V0 in multiple stages, the Cref0 control unit 220 and four Cref0 control unit for outputting the voltage by the adjusted Cref0 in response to the processing signal (Flag) and the flag signal (Flag) to the Vref optimization determination unit and four Capacitors Cd1, C1, 2C1, and 4C1 are provided to adjust the Cref1 value corresponding to V1 in multiple steps in response to a counting signal output from each flip-flop 201 to 203 of the counting unit 200, and a processing signal And a Cref1 controller 230 for outputting the voltage by Cref1 adjusted in response to the processing and the flag signal Flag to the Vref optimization determination unit, wherein the Cref0 controller 220 and the Cref1 controller 230 are output. Are connected in parallel to each other and the Solution When the optimization operation of Vref is completed, the optimum Vref is output from the voltages of Cref0 and Cref1. In addition, the capacitor Cd0 included in the Cref0 controller 220 guarantees the capacitance during initial operation for determining Cref0 with respect to V0, and the capacitor Cd1 included in the Cref1 controller 230 is equal to V1. The connection is configured to ensure the capacitance during initial operation to determine Cref1.
도 6은 본 발명에 따른 기준 전압 생성부의 Vref 최적화 판단부에 대한 일실시 회로도이다.6 is an exemplary circuit diagram of a Vref optimization determiner of a reference voltage generator according to the present invention.
도면에 도시된 바와 같이, Vref 최적화 판단부는 샘플셀(Sample1)을 구비하여, Vref 최적화 신호(opti)가 인에이블될 때 Vref 최적화부로부터 출력되는 조절된 Cref0에 의한 전압 또는 조절된 Cref1에 의한 전압을 샘플셀(Sample1)의 읽기 동작 시 기준 전압으로 사용하여 해당 전압의 최적화 여부를 판단하도록 구성된 것으로서, Cref0 또는 Cref1에 의한 전압의 최적화 여부를 판단한 후 천이되는 플래그 신호(Flag)를 출력한다. 구체적으로, Vref 최적화 판단부는 BL에 연결되는 샘플셀(Sample1), BL 및 /BL을 프리차지하는 프리차지부(300), BL 및 /BL의 전위차를 증폭하는 감지 증폭기(310), 상기 샘플셀(Sample1)에 '0' 또는 '1'의 값을 쓰기 위한 쓰기 제어부(320) 및 제어신호(BBSr)에 응답하여 Vref 최적화부로부터 출력되는 조절된 Cref0에 의한 전압 또는 조절된 Cref1에 의한 전압을 /BL에 전달하는 NMOS 트랜지스터(NM15)로 이루어진다.As shown in the figure, the Vref optimization determination unit includes a sample cell Sample1, and the voltage by the adjusted Cref0 or the voltage by the adjusted Cref1 output from the Vref optimization unit when the Vref optimization signal opti is enabled. It is configured to determine whether to optimize the voltage using the reference voltage during the read operation of the sample cell (Sample1), and determines whether or not to optimize the voltage by Cref0 or Cref1 and outputs a flag signal (Flag). In detail, the Vref optimization determination unit includes a sample cell Sample1 connected to the BL, a precharge unit 300 for precharging the BL and / BL, a sense amplifier 310 for amplifying the potential difference between the BL and / BL, and the sample cell ( In response to the write control unit 320 and the control signal BBSr for writing a value of '0' or '1' to Sample1), the voltage by the adjusted Cref0 or the voltage by the adjusted Cref1 output from the Vref optimizer / It consists of an NMOS transistor NM15 which transfers to BL.
한편, 상기 Vref 최적화부에서 플래그 신호(Flag)는 Cref0을 조절하는 동안에 '로우' 레벨을 유지하고, Cref1을 조절하는 동안에는 '하이' 레벨을 유지하며, 프로세싱 신호(Processing)는 Vref 최적화 과정 동안에 '하이'가 되어 N6을 통해 Vref 최적화 판단부로 보내져 샘플셀(Sample1)의 /BL에 연결되고, 최적화 과정이 완료되면 '로우'로 천이되어 N5를 통해 도 3a의 N5에 연결되어 Cref0 및 Cref1로부터 최적화된 Vref를 주기억 셀의 기준 전압으로 공급하게 된다. 참고로, 도 6에서 샘플셀(Sample1)이 주기억 셀과 떨어져 있는 것으로 도시되어 있으나 실제 주기억 셀 중의 하나를 샘플셀로 하여 구성할 수도 있다.Meanwhile, in the Vref optimizer, the flag signal Flag maintains a 'low' level while adjusting Cref0, maintains a 'high' level while adjusting Cref1, and the processing signal 'Processing' 'High' is sent to the Vref optimization determination unit through N6, connected to / BL of the sample cell (Sample1), and when the optimization process is completed, transition to 'low' and connected to N5 of Figure 3a through N5 to optimize from Cref0 and Cref1 The supplied Vref is supplied as the reference voltage of the main memory cell. For reference, although the sample cell Sample1 is shown as being separated from the main memory cell in FIG. 6, one of the actual main memory cells may be configured as the sample cell.
도 7 및 도 8은 본 발명의 일실시예에 따른 기준 전압 생성부의 동작을 설명하기 위한 신호 파형도로서, 특히 도 7은 최초 Vref 최적화 신호(opti)가 인에이블된 후 1사이클 동안의 신호 파형을 도시한 것이다. 이러한 1사이클의 신호 파형은 Vref 최적화 과정이 종료될 때까지 계속 반복된다.7 and 8 are signal waveform diagrams for explaining the operation of the reference voltage generator according to an embodiment of the present invention. In particular, FIG. 7 is a signal waveform for one cycle after the initial Vref optimization signal opti is enabled. It is shown. This one cycle of signal waveform is repeated until the end of the Vref optimization process.
도 7에 도시된 바와 같이, Vref 최적화 신호(opti)가 '하이'로 인에이블되면 레퍼런스플레이트라인신호(PLr) 및 레퍼런스비트라인프리차지신호(BLPr)가 '하이'로 인에이블되어 V0에 대한 Cref0을 결정하기 위해 샘플셀(Sample1)에 '0'을 쓰게 되고, 소정 시간 후에 레퍼런스비트라인프리차지신호(BLPr)가 '로우'로 떨어지면서 1사이클이 시작된다.As shown in FIG. 7, when the Vref optimization signal opti is enabled as 'high', the reference play line signal PLr and the reference bit line precharge signal BLPr are enabled as 'high' and thus, the Vref optimization signal opti is enabled. In order to determine Cref0, '0' is written to the sample cell Sample1. After a predetermined time, one cycle starts as the reference bit line precharge signal BLPr drops to 'low'.
이때, Vref 최적화부에서는 도 8에 도시된 바와 같이 '하이'의 Vref 최적화 신호(opti)에 응답하여 인에이블되는 '하이'의 리셋 신호(reset)로부터 플립플롭들(201 내지 203)이 리셋되며, '하이'의 Vref 최적화(opti)에 응답하여 인에이블되는 '하이'의 프로세싱 신호(Processing) 및 '로우'의 플래그 신호(Flag)에 의해 NMOS 트랜지스터(NM1, NM2, NM3, NM4, NM5, NM6)가 온되고, NMOS 트랜지스터(NM7, NM8, NM9)가 오프됨으로써 클럭 신호(Clock)에 응답하여 플립플롭들(201 내지 203)로부터 출력되는 카운팅 신호가 제1 래치부의 각 래치(210, 211, 212)에 각각 저장된다. 결국, 플립플롭들(201 내지 203)로부터 출력되는 카운팅 신호에 응답하여 Cref0 조절부(220)에서 Cref0 값의 조절이 시작된다. 이때, 조절된 Cref0 값의 전압이 N6을 통해 Vref 최적화 판단부로 보내져 샘플셀(Sample1)에 대한 읽기 시 기준 전압으로 사용된다.At this time, the Vref optimizer resets the flip-flops 201 to 203 from the reset signal of the 'high' which is enabled in response to the 'high' Vref optimization signal opti as shown in FIG. 8. NMOS transistors (NM1, NM2, NM3, NM4, NM5, NM1, NM2, NM3, NM5, NM1, NM1, NM2, NM2, When the NM6 is turned on and the NMOS transistors NM7, NM8, and NM9 are turned off, the counting signals output from the flip-flops 201 to 203 in response to the clock signal Clock are each latched 210, 211. , 212, respectively. As a result, in response to the counting signal output from the flip-flops 201 to 203, the adjustment of the Cref0 value is started by the Cref0 adjusting unit 220. At this time, the voltage of the adjusted Cref0 value is sent to the Vref optimization determiner through N6 and used as a reference voltage when reading the sample cell Sample1.
한편, 1사이클마다 클럭신호(Clock)가 발생되고, 그때마다 샘플셀(Sample1)로부터 어떤 값이 읽혀지느냐에 따라서 플래그 신호(Flag)가 결정되게 된다.On the other hand, the clock signal Clock is generated every cycle, and the flag signal Flag is determined according to what value is read from the sample cell Sample1 every time.
샘플셀(Sample1)로부터 '1'값이 읽혀지는 동안에 플래그 신호(Flag)는 '로우' 레벨을 유지하게 되고, 플래그 신호(Flag)가 '로우'인 동안에는 '1'값을 샘플셀(Sample1)에 쓰기 동작하라는 쓰기 신호(Write1)가 무의미하여 계속 샘플셀(Sample1)에는 '0'값이 씌어진다.The flag signal Flag maintains the 'low' level while the '1' value is read from the sample cell Sample1. The '1' value is set to the sample cell Sample1 while the flag signal Flag is 'low'. Since the write signal Write1 to write to is insignificant, the value '0' is written to the sample cell Sample1.
계속해서, 클럭 신호(Clock)에 응답하여 Vref 최적화부의 카운팅부(200)에서 카운팅 동작을 수행하고, Cref0 조절부(200)에서는 카운팅 결과 신호에 응답하여 Cref0을 단계적으로 증가시키게 되며, Vref 최적화 판단부에서는 단계적으로 조절된 Cref0의 전압에 응답하여 샘플셀(Sample1)을 읽게 된다.Subsequently, the counting unit 200 performs a counting operation in response to the clock signal Clock, and the Cref0 control unit 200 incrementally increases Cref0 in response to the counting result signal, and determines the Vref optimization. The negative unit reads the sample cell Sample1 in response to the stepped voltage of Cref0.
도 7에서 감지증폭인에이블신호(SAr)가 '로우' 레벨로 천이하면서, 이 신호에 영향을 받아 레퍼런스비트라인프리차지신호(BLPr)가 '하이'로 천이되는 데, 만약 이때 플래그 신호(Flag)가 '로우'일 경우 ①로 표시된 실선의 타이밍 특성과 같이 샘플셀(Sample1)에 자동으로 '0'이 씌어지지만, 플래그 신호(Flag)가 '하이'일 경우에는 ②로 표시된 점선의 타이밍 특성으로 쓰기 신호(Write1)에 의해 샘플셀(Sample1)에 '1'값이 쓰여지게 된다.In FIG. 7, the detection amplification enable signal SAr transitions to a 'low' level, and the reference bit line precharge signal BLPr transitions to a 'high' under the influence of the signal. If ')' is 'low', '0' is automatically written on the sample cell (Sample1) like the timing characteristic of solid line indicated by ①, but when the flag signal (Flag) is 'high', the timing characteristic of dotted line indicated by ② The '1' value is written to the sample cell Sample1 by the write signal Write1.
도 7에 도시된 타이밍으로 다수 사이클이 진행되다가 샘플셀(Sample1)에서 최초로 샘플셀(Sample1)에 저장된 '0'의 값이 올바로 읽혀진다면, 도 8에 도시된 것처럼 플래그 신호(Flag)가 '하이'로 천이되고, V1에 대한 Cref1을 결정하기 위해 쓰기 신호(Write1)에 응답하여 샘플셀(Sample1)에 '1'값이 씌여진다.When a plurality of cycles are performed at the timing shown in FIG. 7 and the value of '0' stored in the sample cell Sample1 is correctly read in the sample cell Sample1 for the first time, as shown in FIG. 8, the flag signal Flag is 'high'. '1' is written to the sample cell Sample1 in response to the write signal Write1 to determine Cref1 for V1.
또한, Vref 최적화부에서는 리셋 신호(reset)에 의해 플립플롭들(201 내지 203)이 리셋되며 플립플롭들(201 내지 203)로부터 출력되는 카운팅 신호의 출력 경로가 NMOS 트랜지스터의 스위칭 동작으로 변화되어 Cref0값은 제1 래치부에 고정되어 저장되고, Cref1 값이 카운팅 신호에 응답하여 단계적으로 조절되기 시작한다.In addition, in the Vref optimizer, the flip-flops 201 to 203 are reset by the reset signal, and the output path of the counting signal output from the flip-flops 201 to 203 is changed to the switching operation of the NMOS transistor, thereby providing Cref0. The value is fixedly stored in the first latch portion, and the Cref1 value begins to be adjusted step by step in response to the counting signal.
계속해서, 상술한 V0에 대한 Cref0의 결정 과정과 동일하게 매 사이클마다 클럭신호(Clock)가 발생하여 Cpre1 값을 점차 줄여나가다가 최초로 샘플셀(Sample1)로부터 '1'이 읽혀지면 플래그 신호(Flag)가 '로우'로 천이되고, 최적화 과정이 완료된다. 최적화 과정이 완료되면, 프로세싱 신호(Processing)가 '로우'로 천이하여 도 5에서 플립플롭들(201 내지 203)과 제1 및 제2 래치부 사이의 연결을 끊어 다음번 Vref 최적화 신호(opti)가 인에이블될 때까지 제1 및 제2 래치부에 각각 저장된 Cref0 및 Cref1을 유지하게 된다.Subsequently, the clock signal Clock is generated every cycle in the same manner as the process of determining Cref0 with respect to V0 described above, and gradually decreases the value of Cpre1. Then, when '1' is first read from the sample cell Sample1, the flag signal Flag is flagged. ) Transitions to 'low' and the optimization process is completed. When the optimization process is completed, the processing signal transitions to 'low' to disconnect the flip-flops 201 to 203 and the first and second latch units in FIG. 5 to generate the next Vref optimization signal opti. Until enabled, Cref0 and Cref1 stored in the first and second latch units are retained, respectively.
그리고, 최적화 과정이 완료되었으므로 주기억 셀에서의 정상적인 읽기 및 쓰기 동작이 가능해졌음을 알리는 Vref 최적화 완료 신호(done)를 인에이블한다. 즉, Vref 최적화 신호(opti)가 인에이블되어 Vref 최적화 완료 신호(done)가 발생하기 전까지가 Vref 최적화 과정이며, 이 기간 동안에 주기억 셀에 대한 읽기 및 쓰기 동작은 제한한다.Since the optimization process is completed, the Vref optimization completion signal (done) indicating that normal read and write operations in the main memory cell is enabled is enabled. That is, the Vref optimization process is performed until the Vref optimization signal opti is enabled and the Vref optimization completion signal (done) is generated. During this period, read and write operations for the main memory cells are limited.
최적화 과정이 완료되면, Cref0 및 Cref1이 전기적으로 병렬 연결되어 N5를 통해 최적화된 Vref가 BL에 인가되고, 주기억 셀에 대한 정상적인 읽기 및 쓰기 동작이 가능해진다.When the optimization process is completed, Cref0 and Cref1 are electrically connected in parallel, and the optimized Vref through N5 is applied to the BL, and normal read and write operations for the main memory cell are possible.
도 9는 다수의 저항을 구비하여 전압 디바이딩 동작으로 최적의 Vref를 생성하는, 본 발명의 다른 일실시예에 따른 기준 전압 생성부(20)를 포함하는 강유전체 메모리 장치의 회로도이다.9 is a circuit diagram of a ferroelectric memory device including a reference voltage generator 20 according to another embodiment of the present invention, which includes a plurality of resistors to generate an optimal Vref by a voltage dividing operation.
상기 도 9의 기준 전압 생성부(20)는 상술한 바와 같은 상기 도 3a의 기준 전압 생성부(10)와 동일하게 Vref 최적화부와, 상기 Vref 최적화부로부터의 전압에 대한 최적화 여부를 판단하는 Vref 최적화 판단부로 이루어지되, Vref 최적화부에서 상기 도 5에 도시된 것과 달리 다수의 저항을 이용하여 구성된다.The reference voltage generator 20 of FIG. 9 is the same as the reference voltage generator 10 of FIG. 3A as described above. The Vref optimizer and Vref determine whether to optimize the voltage from the Vref optimizer. It is made of an optimization determiner, but is configured by using a plurality of resistors in the Vref optimizer, unlike that shown in FIG.
도 10은 Vref 최적화부에 대한 내부 회로도로서, 소정의 저항값을 가지는 다수의 저항(R, 2R, 4R)을 구비하고, 3개의 플립플롭으로부터 출력되는 카운팅 신호에 응답하여 서로 다른 전압 디바이딩 동작으로 단계적으로 조절되는 Vpre를 생성하도록 구성된다.FIG. 10 is an internal circuit diagram of the Vref optimizer and includes a plurality of resistors R, 2R, and 4R having predetermined resistance values, and different voltage dividing operations in response to counting signals output from three flip-flops. It is configured to generate Vpre which is adjusted step by step.
이와 같이 구성되는 본 발명의 다른 일실시예에 따른 기준 전압 생성부(20)는 상술한 기준 전압 생성부(20)의 동작과 동일하므로, 구체적인 동작 설명은 여기서 생략한다.Since the reference voltage generator 20 according to another embodiment configured as described above is the same as the operation of the reference voltage generator 20 described above, a detailed description of the operation is omitted here.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은, 강유전체 메모리 장치의 주기억 셀에 저장되어 있는 '0' 또는 '1'에 따라 비트라인에 각각 여기되는 V0 또는 V1이 공정 조건의 차이, 온도 등을 비롯한 주변환경 및 셀의 사용 횟수 등에 의해 변화됨에 따라 그 변화에 맞는 최적의 기준 전압을 생성함으로써 강유전체 메모리 장치의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.According to the present invention made as described above, V0 or V1 excited to the bit line according to '0' or '1' stored in the main memory cell of the ferroelectric memory device, respectively, the surrounding environment and the cell including the difference in process conditions, temperature, etc. As the number of times of use changes, the optimum reference voltage corresponding to the change may be generated, thereby improving operation reliability of the ferroelectric memory device.
Claims (5)
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