KR100329615B1 - Electrostatic Discharge Protection Device - Google Patents

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Abstract

본 발명은 정전방전 보호 장치에 있어서, 패드와 연결되는 액티브 영역과, 소자분리막에 의해 이격되어 형성되고, Vss와 연결되는 액티브 영역과, 상기 패드에 연결되는 액티브 영역의 채널 영역과는 동일거리로 이격되는 가장자리 지점에 Vss와 연결되는 웰 픽-업 영역을 포함한다. 그로 인하여 상기 웰 픽-업 지점과 가까운 소자분리막의 하부의 웰 지점에서 국부적으로 전류가 지나치게 몰리게 되는 현상을 방지하여 ESD(Electrostatic Discharge) 페일을 최소화 할 수가 있다.The present invention provides an electrostatic discharge protection apparatus, comprising: an active region connected to a pad, an active region spaced apart by an isolation layer, connected to a Vss, and a channel region of an active region connected to the pad. A well pick-up area connected to Vss at the spaced edge point. As a result, it is possible to minimize the electrostatic discharge (ESD) failure by preventing excessive current from being locally driven at the well point of the lower portion of the device isolation layer close to the well pick-up point.

Description

정전방전 보호 장치Electrostatic discharge protection device

본 발명은 정전방전(Electrostatic Discharge : ESD) 보호 장치에 관한 것으로, 특히, 두꺼운 게이트 산화막 트랜지스터와 웰 픽-업(well pick-up) 영역을 일정하게 유지하는 정전방전 보호장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge (ESD) protection device, and more particularly, to an electrostatic discharge protection device that maintains a thick gate oxide transistor and a well pick-up area constant.

종래에는 ESD 보호 장치로 패드에 연결되는 한쌍의 필드 트랜지스터를 구비하고, 상기 필드 트랜지스터에 의해 패드로부터 입력되는 차아지를 Vss 또는 Vcc 로 빠지도록 하여 반도체 칩에는 아무런 영향을 미치지 않도록 하고 있다.Conventionally, an ESD protection device is provided with a pair of field transistors connected to pads, and the charges input from the pads by the field transistors are taken out to Vss or Vcc so as not to affect the semiconductor chip.

도 1은 일반적인 ESD 보호 회로를 도시한 것으로, 패드에 공통 접속된 필드 트랜지스터(Q1, Q2)와 상기 필드 트랜지스터(Q1, Q2)는 각각 Vcc와 Vss에 연결되며, 저항 R1을 거쳐 Vss에 연결된 필드 트랜지스터(Q3)와 입력 버퍼에 연결된다.1 illustrates a typical ESD protection circuit, in which field transistors Q1 and Q2 and field transistors Q1 and Q2 commonly connected to a pad are connected to Vcc and Vss, respectively, and connected to Vss via a resistor R1. It is connected to transistor Q3 and the input buffer.

상기 패드에 + 차아지가 입력되면 필드 트랜지스터(Q1)를 통하여 Vss로 빠지고, - 차아지가 입력되면 상기 필드 트랜지스터(Q2)를 통하여 Vcc로 빠져나가게 된다.If a positive charge is inputted to the pad, it is pulled out to Vss through the field transistor Q1, and if a negative charge is inputted, it is exited to Vcc through the field transistor Q2.

도 2는 상기 두꺼운 게이트 산화막을 갖는 필드 트랜지스터(Q1)의 레이 아웃을 도시한 것으로, 패드와 연결되는 n+ 영역(2)과 일정 간격 이격되어 형성되고, Vss와 연결되는 n+ 영역(4)이 배열되고, 상기 n+ 영역(2,4)의 주변에 P+ 웰 픽-업 영역(6)이 직사각형 형태로 배열된다.FIG. 2 illustrates a layout of the field transistor Q1 having the thick gate oxide layer, in which the n + region 4 connected to the pad is spaced apart from the n + region 2 at a predetermined interval, and the n + region 4 connected to Vss is arranged. P + well pick-up regions 6 are arranged in a rectangular shape around the n + regions 2 and 4.

도 3은 도 2의 Ⅰ-Ⅰ의 단면을 도시한 것으로서, P웰(10)에 소자분리막(12)을 형성하고, 상기 소자분리막(12)의 양측에 n+ 영역(14)을 형성하고, 상기 n+ 영역(14)과 일정 간격 이격되는 가장자리에 상기 Vss와 연결되는 웰 픽-업 영역(16)을 형성한 것을 도시한 것이다. 그리고, 일측에 있는 상기 n+ 영역(14)에는 패드가 연결되고, 타측에 있는 n+ 영역(14)에는 Vss 가 연결된다.3 is a cross-sectional view of the II of FIG. 2, in which a device isolation film 12 is formed in the P well 10, and n + regions 14 are formed on both sides of the device isolation film 12. The well pick-up region 16 connected to the Vss is formed at an edge spaced apart from the n + region 14 by a predetermined distance. A pad is connected to the n + region 14 on one side, and Vss is connected to the n + region 14 on the other side.

상기 정전방전 보호회로의 동작과정을 설명하면 다음과 같다. 상기 Vss를 접지로 놓고, 패드에 높은 전압이 인가하면 패드 쪽에서 N+/ P 접합이 역 방향이 되어 브레이크다운이 일어난다. 브레이크다운 발생후 처음에는 전류가 P웰(10)의 저항에 의하여 전압이 강하되는 현상이 발생하고, 소자분리막(12)의 하부의 전압이 0.7V 이상이 되면 Vss와 연결된 n+ 영역(14)과 P웰(10) 사이에 다이오드가 턴온되어 바이폴라 동작이 개시된다. 시간이 조금 더 경과하면 소자분리막 하부의 베이스(P웰)의 전압이 더욱 증대하여 더욱 많은 전류가 바이폴라 동작을 통하여 Vss로 빠져나가게 된다.The operation of the electrostatic discharge protection circuit will be described below. With Vss set to ground, when a high voltage is applied to the pad, the N + / P junction is reversed on the pad side resulting in breakdown. After the breakdown occurs, the current drops due to the resistance of the P well 10, and when the voltage of the lower portion of the device isolation layer 12 becomes 0.7 V or more, the n + region 14 connected to Vss The diode is turned on between the P wells 10 to initiate bipolar operation. After a little more time, the voltage of the base (P well) under the device isolation layer is further increased to allow more current to flow out to Vss through bipolar operation.

도 4는 도 3의 구조를 등가적으로 표현한 것으로, Vss와 연결된 n+ 영역(14)이 에미터, 패드와 연결된 n+ 영역(14)이 콜렉터, P웰(10)이 베이스로 각각 작용한다.4 is an equivalent representation of the structure of FIG. 3, in which an n + region 14 connected to Vss is an emitter, an n + region 14 connected to a pad, and a collector and a P well 10 serve as a base, respectively.

여기서, 상기 필드 트랜지스터의 가장자리에 있는 P웰 픽-업이 초기 브레이크다운 지점에 너무 가까이 있으면 초기 브레이크다운 전류가 특정 웰 픽-업으로 몰려가게 되고, 따라서 상기 웰 픽-업 지점과 가까운 소자분리막의 하부의 웰 지점만 전압이 높아져 바이폴라 동작이 국부적으로 발생하여 전류가 지나치게 몰리게 된다. 그러므로 그 지점에서 열 발생이 많아져 ESD 페일의 가능성이 높아지게 된다.Here, if the P well pick-up at the edge of the field transistor is too close to the initial breakdown point, the initial breakdown current is driven to a specific well pick-up, and thus the device isolation layer close to the well pick-up point Only the lower well points have higher voltages, causing bipolar operation locally, resulting in excessive current flow. Therefore, more heat is generated at that point, which increases the likelihood of ESD failure.

또한, 종래에는 ESD 보호 장치로 필드 트랜지스터를 사용하고 상기 필드 트랜지스터의 가장자리 둘레에 웰 픽-업 영역을 구비하게 되는데, 채널에서 웰 픽-업 영역까지의 거리가 달라 바이폴라 동작을 균일하게 하기 어렵다. 즉, 웰 픽-업에 가까운 부위에서 전류가 집중되는 현상이 발생하기 때문에 그 부분에서 페일(fail)이 발생한다.In addition, conventionally, a field transistor is used as an ESD protection device and a well pick-up area is provided around the edge of the field transistor. The distance from the channel to the well pick-up area is different, so that it is difficult to uniformize the bipolar operation. That is, since a phenomenon in which current is concentrated in a portion close to the well pick-up occurs, a failure occurs in that portion.

따라서, 본 발명은 상기한 문제점을 해결하기 위한 ESD 보호 장치를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide an ESD protection device for solving the above problem.

도 1은 종래의 일반적인 ESD 보호 회로를 도시한 것이다.1 illustrates a conventional general ESD protection circuit.

도 2는 상기 두꺼운 게이트 산화막을 갖는 필드 트랜지스터(Q1)의 레이 아웃을 도시한 것이다.2 shows the layout of the field transistor Q1 having the thick gate oxide film.

도 3은 도 2의 Ⅰ-Ⅰ의 단면을 도시한 것이다.3 is a cross-sectional view of II of FIG. 2.

도 4는 도 3의 구조를 등가적 회로도이다.4 is an equivalent circuit diagram of the structure of FIG. 3.

도 5는 본 발명에 의해 구현한 정전방전 보호 장치의 레이 아웃을 도시한 것이다.Figure 5 shows the layout of the electrostatic discharge protection device implemented by the present invention.

〈 도면의 조요부분에 대한 부호의 설명 〉<Description of the code | symbol about the rough part of drawing>

2, 4, 12, 14, 32, 34 : n+ 영역 6, 16 ,36 : 웰 픽-업 영역2, 4, 12, 14, 32, 34: n + region 6, 16, 36: well pick-up region

10 : P웰 12 : 소자분리막10: P well 12: device isolation film

상기한 목적을 달성하기 위한 본 발명은 정전방전 보호 장치에 있어서,In the present invention for achieving the above object, in the electrostatic discharge protection device,

패드와 연결되는 액티브 영역과,An active area connected to the pad,

소자분리막에 의해 이격되어 형성되고, Vss와 연결되는 액티브 영역과,An active region spaced apart by an isolation layer and connected to Vss;

상기 패드에 연결되는 액티브 영역의 채널 영역과는 동일거리로 이격되는 가장자리 지점에 Vss와 연결되는 웰 픽-업 영역을 포함하는 것을 특징으로 한다.And a well pick-up area connected to Vss at an edge point spaced at the same distance from the channel area of the active area connected to the pad.

상기 패드와 연결된 상기 액티브 영역의 채널 쪽 접합과 상기 웰 픽-업 영역 사이의 거리(A, B)가 거의 동일하도록 구현하며, 상기 패드와 연결되는 액티브 영역과 상기 웰 픽-업 영역 사이의 거리(C)가 3 - 10㎛ 되도록 하며, 상기 Vss 와 연결되는 액티브 영역과 상기 웰 픽-업 영역의 거리(D)는 최대한 가까이 구현하며, 상기 액티브 영역은 P형 또는 N 형인 것을 특징으로 한다.The distance (A, B) between the channel side junction of the active area connected to the pad and the well pick-up area is substantially the same, and the distance between the active area and the well pick-up area connected to the pad is approximately equal. (C) is 3 to 10㎛, the distance (D) between the active region and the well pick-up region connected to the Vss is implemented as close as possible, the active region is characterized in that the P-type or N-type.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명에 의해 구현한 정전방전 보호 장치의 레이 아웃을 도시한 것으로, 필드 트랜지스터(Q1)의 레이 아웃을 도시한 것으로, 패드와 연결되는 n+ 영역(32)와 일정 간격 이격되어 형성되고, Vss와 연결되는 n+ 영역(34)이 배열되고, 상기 n+ 영역(32, 34)의 주변에 상기 트랜지스터의 채널 영역과는 동일거리로 이격되는 가장자리 지점에 Vss와 연결되는 웰 픽-업 영역(36)이 배열되도록 상기 웰픽-업 영역(36)이 라운드 되도록 형성한다.FIG. 5 illustrates a layout of the electrostatic discharge protection device implemented by the present invention, and illustrates a layout of the field transistor Q1, and is formed spaced apart from the n + region 32 connected to the pad at a predetermined interval. And a well pick-up area 34 connected to Vss at an edge point spaced apart from the channel area of the transistor around the n + areas 32 and 34 by being arranged. The well pick-up region 36 is rounded so that the 36 is arranged.

즉, 패드와 연결된 상기 n+ 영역(32)의 채널 쪽 접합과 상기 웰 픽-업 영역 사이의 거리(A, B)가 거의 동일하도록 구현하며, 순방향 ESD 재핑(Zapping)시 전류 집중이 생기지 않도록 패드와 연결되는 n+ 영역(32)의 가장자리와 상기 웰 픽-업 영역(36)의 거리(C)가 3 - 10㎛ 되도록 한다. 그리고, 상기 Vss 와 연결되는 n+ 영역(34)과 상기 웰 픽-업 영역(36)의 거리(D)는 최대한 가까이 구비한다.That is, the distance A and B between the channel side junction of the n + region 32 connected to the pad and the well pick-up region are substantially the same, and the pad does not generate current concentration during forward ESD zapping. The distance C between the edge of the n + region 32 connected to the well pick-up region 36 is 3-10 μm. The distance D between the n + region 34 and the well pick-up region 36 connected to the Vss is as close as possible.

한편, n-웰과 웰 픽-업에 적용되는 ESD 보호 회로 중 전류를 가장 많이 뽑아주는 필드 트랜지스터의 웰 픽-업이 어떻게 되어 있는가는 아주 많은 전류가 흐를 때 특히 중요하다. 웰 픽-업은 필드 트랜지스터가 바이폴라 동작을 할 때 트랜지스터의 베이스 역할을 하여 얼마나 빨리, 그리고 많고 균일한 전류를 소모할 수 있느냐를 결정하는 중요한 요소이다.On the other hand, how well the pick-up of a field transistor that draws the most current among the ESD protection circuits applied to n-well and well pick-up is particularly important when a large amount of current flows. Well pick-up is an important factor in determining how fast a field transistor can act as the base of a transistor when it is bipolar, consuming much, even current.

바이폴라 트랜지스터 동작에서 에미터와 베이스 접합 부위의 전압이 균일하면 전류 집중(crowding) 현상이 없이 전류가 콜렉터로 흐른다. ESD 재핑(Zapping)시 보통 베이스-콜렉터 접합에서 브레이크 다운(breakdown)이 발생하여 베이스 전압이 상승하고 베이스-에미터 접합이 순방향이 되어 바이폴라 동작이 시작된다.In bipolar transistor operation, if the voltage across the emitter and base junctions is uniform, current flows into the collector without current crowding. During ESD zapping, a breakdown usually occurs at the base-collector junction, causing the base voltage to rise and the base-emitter junction to be forwarded to begin bipolar operation.

ESD 전류가 인입될 때 에미터와 베이스접합 부위의 전압이 비슷하도록 필드 트랜지스터의 채널에서 동일 거리에 웰 픽-업 영역을 위치시키면 액티브 영역인 n+ 영역의 가장자리의 라운딩된 부분으로 전류가 집중현상이 발생할 수 있으므로 일정 정도의 거리를 유지해야 한다.When the well pick-up region is located at the same distance from the channel of the field transistor so that the voltage of the emitter and the base junction region is similar when the ESD current is drawn, the current is concentrated in the rounded portion of the edge of the n + region, which is the active region. It should be kept a certain distance because it may occur.

전류 집중 현상은 접합에 순방향 전압이 걸리던지 역방향 전압이 걸리던지어느 경우든 발생할 수 있으므로 이의 예방을 위하여 웰 픽-업 레이아웃을 주의깊게 해야한다.Current concentration can occur in either the forward or reverse voltages of the junction, so the well pick-up layout must be carefully considered to prevent this.

상기한 본 발명은 N 형 필드 트랜지스터 대신에 P형 필드 트랜지스터에도 적용이 가능하다.The present invention described above can be applied to P-type field transistors instead of N-type field transistors.

상기한 본 발명에 의하면 패드와 연결된 상기 n+ 영역의 채널 쪽 접합과 상기 웰 픽-업 영역 사이의 거리(A, B)가 거의 동일하도록 구현하며, 순방향 ESD 재핑(Zapping)시 전류 집중이 생기지 않도록 패드와 연결되는 n+ 영역의 가장자리와 상기 웰 픽-업 영역(36)의 거리(C)가 3 - 10㎛ 되도록 하며, 그리고, 상기 Vss 와 연결되는 n+ 영역과 상기 웰 픽-업 영역의 거리(D)는 최대한 가까이 구비함으로써 상기 웰 픽-업 지점과 가까운 소자분리막의 하부의 웰 지점에서 국부적으로 전류가 지나치게 몰리게 되는 현상을 방지하여 ESD 페일을 최소화 할 수가 있다According to the present invention, the distance (A, B) between the channel side junction of the n + region connected to the pad and the well pick-up region is substantially the same, so that current concentration does not occur during forward ESD zapping. The distance C between the edge of the n + region connected to the pad and the well pick-up region 36 is 3 to 10 μm, and the distance between the n + region and the well pick-up region connected to the Vss ( D) can be minimized to minimize ESD failure by preventing current from being excessively driven at the well point of the lower portion of the device isolation layer close to the well pick-up point.

Claims (5)

정전방전 보호 장치에 있어서,In the electrostatic discharge protection device, 패드와 연결되는 액티브 영역과,An active area connected to the pad, 상기 액티브 영역과는 소자분리막에 의해 이격되어 형성되고, Vss와 연결되는 또다른 액티브 영역과,Another active region formed spaced apart from the active region by an isolation layer, and connected to Vss; 상기 패드에 연결되는 액티브 영역의 채널 영역과는 동일거리로 이격되는 가장자리 지점에 Vss와 연결되는 웰 픽-업 영역을 포함하는 것을 특징으로 하는 정전방전 보호 장치.And a well pick-up area connected to Vss at an edge point spaced at a distance from the channel area of the active area connected to the pad. 제 1 항에 있어서,The method of claim 1, 상기 패드와 연결된 상기 액티브 영역의 채널 쪽 접합과 상기 웰 픽-업 영역 사이의 거리(A, B)가 거의 동일 거리를 유지하도록 상기 액티브 영역을 라운드시키는 것을 특징으로 하는 정전방전 보호 장치.And electrostatic discharge protection device rounding the active area such that the distance (A, B) between the channel side junction of the active area and the well pick-up area connected to the pad is maintained at substantially the same distance. 제 1 항에 있어서,The method of claim 1, 상기 패드와 연결되는 액티브 영역과 상기 웰 픽-업 영역 사이의 거리(C)가 3 - 10㎛ 되도록 하는 것을 특징으로 하는 정전방전 보호 장치.And a distance (C) between the active area connected to the pad and the well pick-up area is 3-10 μm. 제 1 항에 있어서,The method of claim 1, 상기 Vss 와 연결되는 액티브 영역과 상기 웰 픽-업 영역의 거리(D)는 최대한 가까이 구현하는 것을 특징으로 하는 정전방전 보호 장치.And a distance (D) between the active area connected to the Vss and the well pick-up area is as close as possible. 제 1 항에 있어서,The method of claim 1, 상기 액티브 영역은 P형 또는 N 형인 것을 특징으로 하는 정전방전 보호 장치.And said active region is P type or N type.
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