KR100324299B1 - Successive Approximation Register Analog to Digital Converter - Google Patents
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Abstract
본 발명은 레더부와 디코더를 구성하는 소자의 수를 절반 가량 줄인 축차 비교형 아날로그-디지털 변환기에 관한 것이다.The present invention relates to a sequential comparison analog-to-digital converter in which the number of elements constituting the leather part and the decoder is reduced by about half.
이를 위해 본 발명은 홀딩 레지스터와; 홀딩 레지스터를 각 비트별로 순차적으로 제어하는 쉬프트 레지스터와; 홀딩 레지스터의 최상위 비트의 값에 따라 홀딩 레지스터의 최상위 비트와 최하위 비트를 제외한 나머지 비트를 반전 또는 비반전 출력하는 디코딩 레지스터와; 동일한 저항값의 저항 다수개가 직렬로 연결된 직렬 저항군(群)과 이 직렬 저항군의 전체 저항과 동일한 저항값을 갖는 단일저항이 직렬로 연결되고, 이 저항들이 서로 연결된 노드마다 스위칭소자를 구비하여 상기 각 노드의 전압을 출력하는 출력단을 형성한 레더부와; 홀딩 레지스터의 최상위 비트의 값에 따라 레더부로 인가되는 공급전압과 기준전압의 경로를 순전압 또는 역전압으로 공급하는 전원 제어부와; 디코딩 레지스터의 출력과 홀딩 레지스터의 최하위 비트를 입력받아 레더부의 스위칭소자를 선택적으로 턴 온시키는 디코더와; 레더부에서 출력한 전압과 변환하고자하는 아나로그신호의 전압의 대소를 비교하여 그 결과를 2진 논리값으로 출력하는 전압 비교기를 포함하여 이루어지며,To this end, the present invention is a holding register; A shift register for sequentially controlling the holding register for each bit; A decoding register for inverting or non-inverting the bits other than the most significant bit and the least significant bit of the holding register according to the value of the most significant bit of the holding register; A series resistor group in which a plurality of resistors having the same resistance value are connected in series and a single resistor having the same resistance value as the total resistance of the series resistance group are connected in series, and each switching node is provided with a switching element. A leather unit forming an output terminal for outputting a node voltage; A power supply controller for supplying a path of a supply voltage and a reference voltage applied to the ladder part in a forward voltage or a reverse voltage according to a value of the most significant bit of the holding register; A decoder configured to selectively turn on the switching element of the leather part by receiving the output of the decoding register and the least significant bit of the holding register; And a voltage comparator for comparing the magnitude of the voltage output from the leather part with the voltage of the analog signal to be converted and outputting the result as a binary logic value.
이에 따라, 레더부와 디코더를 구성하는 소자를 종래기술에 비하여 절반 가량만 사용하면서도 기존의 축차 비교형 아날로그-디지털 변환기와 동일한 기능을 수행할 수 있다.Accordingly, while using only about half of the elements constituting the leather unit and the decoder compared to the prior art, it is possible to perform the same function as the conventional comparable analog-to-digital converter.
Description
본 발명은 아날로그-디지털 변환기에 관한 것으로, 특히 종래의 아날로그-디지털 변환기와 동일한 기능을 가지면서, 레더부의 구성을 간략화한 축차 비교형 아날로그-디지털 변환기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog-to-digital converter, and more particularly to a sequential analog-to-digital converter that has the same function as a conventional analog-to-digital converter and simplifies the configuration of the leather portion.
일반적으로 아날로그-디지털 변환기(Analog to Digital Converter: A/D 변환기)는 아날로그 신호를 디지털 신호로 변환하기 위한 장치이다. 디지털 변환동작은 아날로그 신호를 샘플링하여 이에 비례하는 크기의 디지털 2진 신호로 발생시키므로써 이루어진다. 이와 같은 A/D 변환기 가운데 축차 비교형 A/D 변환기는 연속근사레지스터(Successive Approximate Register:SAR)를 구비한 A/D 변환기로서, 증가 또는 감소하는 소정의 디지털 신호를 순차적으로 발생시켜서 이를 아날로그 신호로 변환하여 비교신호로 이용하는 A/D 변환기이다.In general, an analog-to-digital converter (A / D converter) is a device for converting an analog signal into a digital signal. Digital conversion is performed by sampling an analog signal and generating it as a digital binary signal of proportional magnitude. Among the A / D converters, the A / D converter is a A / D converter having a Successive Approximate Register (SAR), which sequentially generates a predetermined digital signal that increases or decreases and converts it into an analog signal. It is an A / D converter which converts to and uses as comparison signal.
이는 마치 미지의 숫자를 알아낼 때 어느 값보다 큰가 작은가를 물어 숫자의 범위를 좁혀가면서 그 숫자를 알아내는 방식과 유사하며, 이러한 축차 비교형 A/D 변환기(이하 SAR A/D 변환기라 약칭함)의 기본 구성을 첨부한 도1에 도시하였다.It is similar to the method of finding the number by narrowing down the number by asking which value is larger or smaller when determining the unknown number. This sequential comparison type A / D converter (hereinafter abbreviated as SAR A / D converter) The basic configuration of the is shown in Figure 1 attached.
종래의 SAR A/D 변환기는 전압 비교기(1)와 SAR블럭(2)과 디지털-아날로그 변환부(D/A 변환부)(3)로 구성되며, SAR 블록(2)은 n비트의 홀딩 레지스터(Holding Register:HR)(2b)와 이 홀딩 레지스터(HR)(2b)를 각 비트별로 순차적으로 제어하는 쉬프트 레지스터(Shift Register:SR)(2a)로 이루어진다.The conventional SAR A / D converter is composed of a voltage comparator (1), a SAR block (2), and a digital-to-analog converter (D / A converter) (3), and the SAR block (2) is an n-bit holding register. (Holding Register: HR) 2b and a Shift Register (SR) 2a that sequentially controls the holding register (HR) 2b for each bit.
먼저, 초기에 HR(2b)의 값이 '0000...'으로 클리어(clear)된 상태에서 SR(2a)는 HR(2b)의 최상위 비트(MSB)를 '1'로 셋(set)시킨다(HR='1000...'). HR(2b)에 저장된 '1000...'의 디지털 신호는 D/A 변환부(3)로 입력된다.First, SR 2a sets the most significant bit MSB of HR 2b to '1' while the value of HR 2b is initially cleared to '0000 ...'. (HR = '1000 ...'). The digital signal of '1000 ...' stored in the HR 2b is input to the D / A converter 3.
D/A 변환부(3)는 HR(2b)로부터 입력되는 디지털 값에 대응하는 양자화된 전압레벨의 아날로그 신호를 출력한다. 이 때, 디지털 값 '1000...'에 대응하는 아날로그 신호는 D/A 변환부(3)의 출력전압범위(Vref~VSS)의 1/2의 값을 갖도록 설정하는 것이 일반적이다. D/A 변환부(3)에서 출력한 아날로그 신호는 비교신호(Vcomp)로서 비교기(1)의 일단으로 입력된다.The D / A converter 3 outputs an analog signal of quantized voltage level corresponding to the digital value input from the HR 2b. At this time, the analog signal corresponding to the digital value '1000 ...' is generally set to have a value of 1/2 of the output voltage range V ref to V SS of the D / A converter 3. The analog signal output from the D / A converter 3 is input to one end of the comparator 1 as a comparison signal V comp .
비교기(1)는 그 타단으로 디지털 신호로 변환하고자하는 아날로그 신호의 샘플링한 값(VA)을 입력받아, 비교신호(Vcomp)와 대소를 비교하여 그 결과를 출력한다. 이 때, Vcomp보다 VA이 클 경우는 논리값 '1'을 출력하고, Vcomp보다 VA이 작을 경우는 논리값 '0'을 출력한다. 이와 같은 비교기(1)의 출력값은 다시 HR(2b)로 입력된다.The comparator 1 receives the sampled value V A of the analog signal to be converted into a digital signal at the other end, compares the comparison signal V comp with the magnitude, and outputs the result. At this time, when the V A is greater than V comp is the case outputs the logic value "1" and smaller, V comp than V A, and outputs the logical value "0". The output value of this comparator 1 is again input to HR 2b.
HR(2b)에 입력된 '1' 또는 '0'의 비교기(1) 출력신호는 HR(2b)의 최상위 비트에 저장된다. 이 때, HR(2b)에 입력되는 비교기 출력신호가 HR(2b)의 어느 비트에 저장될 것인가는 SR(2a)에 의해 제어된다. 즉, SR(2a)는 HR(2b)의 각 비트를 순차적으로 활성화시켜 입력되는 비교기 출력신호를 각 비트에 차례차례로 저장시키고, 저장하도록 활성화시킨 비트의 다음 비트를 강제 셋(set)시키도록 동작한다. 즉, 비교기의 출력신호가 '1'이라면 HR(2b)의 값은 '1100...'이 되고, 이 HR(2b)의 값을 다시 입력받은 D/A 변환부(3)는 이 값에 해당하는 전압레벨의 Vcomp를 출력하여 VA와 대소를 비교하는 상기 과정을 반복하므로써, 범위를 점차 좁혀가며 VA의 디지털 변환값을 HR(2b)에 기록하게된다.The comparator 1 output signal of '1' or '0' input to the HR 2b is stored in the most significant bit of the HR 2b. At this time, which bit of the HR 2b is stored in the comparator output signal input to the HR 2b is controlled by the SR 2a. That is, the SR 2a sequentially operates each bit of the HR 2b to sequentially store the input comparator output signal in each bit, and forcibly sets the next bit of the activated bit to be stored. do. That is, if the output signal of the comparator is '1', the value of HR (2b) becomes '1100 ...', and the D / A converter 3 which inputs the value of HR (2b) again returns to this value. and outputting V comp of the voltage level by repeating the process of comparing the V a and case, and is gradually narrowed gamyeo recording the digital conversion value of V a to HR (2b) of range.
이와 같은 SAR A/D 변환기에 사용되는 D/A 변환부(3)는 일반적으로, 동일한 저항값을 갖는 다수의 저항이 직렬로 연결되고 각각의 저항이 연결된 노드마다 트랜스미션 게이트(Transmission Gate)를 통과하는 경로(pass)를 형성한 레더부(3b)와; HR(2b)에서 출력된 디지털 값에 따라 각각의 상기 트랜스미션 게이트를 선택적으로 인에이블시키는 디코더(3a)로 구성된다.The D / A converter 3 used for such a SAR A / D converter generally has a plurality of resistors having the same resistance value connected in series, and passes through a transmission gate for each node to which the resistor is connected. A leather part 3b having a pass formed therein; And a decoder 3a for selectively enabling each of the transmission gates according to the digital value output from the HR 2b.
이와 같은 종래의 SAR A/D 변환기의 일 실시예의 구성을 도2에 나타내었다.The configuration of one embodiment of such a conventional SAR A / D converter is shown in FIG.
도2는 종래의 SAR A/D 변환기의 회로도로서, 종래의 기술사상을 간결하고 명료하게 설명하기 위해 5비트의 SAR A/D 변환기를 예로 도시하였으며, 이하 구체적인 동작을 설명한다.FIG. 2 is a circuit diagram of a conventional SAR A / D converter, and a 5-bit SAR A / D converter is illustrated as an example in order to succinctly and clearly describe the conventional technical concept, and a detailed operation thereof will be described below.
동일한 16개의 저항들이 직렬로 연결된 레더부(3b)에는 16V의 전압 Vref가 인가되어 이 레더부(3b)는 Vref와 GND(0V)사이의 전압을 동일한 전압 간격으로 양자화(quantize)한 전압레벨을 비교전압(Vcomp)으로서 출력하게 되며, 5비트 디코더(3a)는 HR(2b)로부터 출력된 5비트의 디지털 값을 디코딩하여, 레더부의 각 저항 사이의 노드(N16 내지 N0)에 연결된 스위치(SW16 내지 SW0)를 선택적으로 단락 시키도록 구성되어있다. 이 때, 스위치(SW16 내지 SW0)로 도시된 소자는 트랜스미션 게이트를 인에이블시켜 이용하는 것이 일반적이다.A voltage V ref of 16 V is applied to the leather part 3b in which the same 16 resistors are connected in series, and the leather part 3b quantizes the voltage between V ref and GND (0 V) at the same voltage interval. The level is output as the comparison voltage V comp , and the 5-bit decoder 3a decodes the 5-bit digital value output from the HR 2b and is connected to the nodes N16 to N0 between the respective resistors of the leather part. It is configured to selectively short the switches SW16 to SW0. In this case, the elements shown by the switches SW16 to SW0 are generally used by enabling the transmission gate.
예로서, 변환하고자하는 아날로그 신호의 샘플링된 전압(VA)이 2.3V라면, 이 신호의 디지털 변환과정은 다음과 같다.For example, if the sampled voltage V A of the analog signal to be converted is 2.3V, the digital conversion process of the signal is as follows.
먼저, /RESET신호가 입력되어 HR(2b)는 '00000'으로 클리어되고 SR(2a)는 '100000'으로 초기화된다. 초기화된 SR(2a)는 한 비트 쉬프트(shift)되어(SR='010000'), HR(2b)의 최상위 비트 HR<4>를 '1'로 셋시킨다. '10000'이 된 HR(2b)의 값은 디코더(3a)로 입력되어 N8노드에 연결된 스위치(SW8)를 단락시킨다. 따라서, 레더부(3b)는 N8노드의 전압을 비교기(10)로 출력한다. 비교기(1)는 2.3V인 VA와 8V인 Vcomp를 비교하여 VA가 더 작으므로 '0'을 출력한다. 비교기(1)에서 출력된 '0'은 HR(2b)의 최상위 비트 HR<4>에 기록되고 SR(2a)는 다시 한 비트 쉬프트되어(SR='001000'), HR(2b)의 두 번째 상위비트 HR<3>를 '1'로 셋시킨다.First, the / RESET signal is input and the HR 2b is cleared to '00000' and the SR 2a is initialized to '100000'. The initialized SR 2a is shifted one bit (SR = '010000') to set the most significant bit HR <4> of HR 2b to '1'. The value of HR 2b which becomes '10000' is inputted to the decoder 3a to short the switch SW8 connected to the N8 node. Accordingly, the leather unit 3b outputs the voltage of the N8 node to the comparator 10. The comparator 1 compares V A of 2.3 V and V comp of 8 V and outputs '0' because V A is smaller. '0' output from the comparator 1 is written to the most significant bit HR <4> of HR (2b) and SR (2a) is again shifted one bit (SR = '001000'), so that the second of HR (2b) Set the upper bit HR <3> to '1'.
HR(2b)의 값이 '01000'이므로 디코더(3a)는 스위치(SW4)를 단락시켜 4V의 N4노드 전압을 비교전압(Vcomp)으로 출력하도록 동작한다. Vcomp가 4V이고 VA가 2.3V이므로 비교기는 '0'을 출력한다. 이 비교기의 출력신호는 HR<3>에 기록되고 그 다음 비트 HR<2>는 '1'로 셋된다.Since the value of HR 2b is '01000', the decoder 3a operates to short-circuit the switch SW4 and output a 4V N4 node voltage as the comparison voltage V comp . Since V comp is 4V and V A is 2.3V, the comparator outputs '0'. The output signal of this comparator is written to HR <3> and the next bit HR <2> is set to '1'.
HR(2b)의 값이 '00100'이 되고 디코더(3a)는 N2노드의 전압을 Vcomp로 출력하도록 동작한다. Vcomp는 2V이고 VA는 Vcomp보다 크므로 비교기(1)는 '1'을 출력한다. 이 비교기의 출력신호는 HR(2b)의 세번째 상위비트 HR<2>에 기록되고, 그 다음 비트 HR<1>는 '1'로 셋된다.The value of HR 2b becomes '00100' and the decoder 3a operates to output the voltage of the N2 node to V comp . Since V comp is 2V and V A is greater than V comp , the comparator 1 outputs '1'. The output signal of this comparator is written to the third upper bit HR <2> of HR 2b, and the next bit HR <1> is set to '1'.
따라서, HR(2b)의 값이 '00110'이 되고 디코더(3a)는 N3노드의 전압을 Vcomp로 출력하도록 동작한다. Vcomp가 3V이므로 비교기(1)는 '0'을 출력한다. 이 비교기의 출력신호는 HR<1>에 기록되고, HR(2b)의 최하위 비트인 HR<0>는 '1'로 셋된다.Accordingly, the value of HR 2b becomes '00110' and the decoder 3a operates to output the voltage of the N3 node to V comp . Since V comp is 3V, the comparator 1 outputs '0'. The output signal of this comparator is written to HR <1>, and HR <0>, which is the least significant bit of HR 2b, is set to '1'.
여기서, HR(2b)의 값은 '00101'이 되고, 이 때, 디코더(3a)는 스위치(SW2)와 스위치(SW3)를 동시에 단락시켜 2.5V의 비교신호(Vcomp)를 출력한다. 2.3V의 VA는 Vcomp보다 작으므로 비교기(1)는 '0'을 출력하고 이 값은 HR<0>에 기록된다.Here, the value of HR 2b is '00101', and at this time, the decoder 3a short-circuits the switch SW2 and the switch SW3 simultaneously and outputs a 2.5 V comparison signal V comp . Since V A of 2.3 V is smaller than V comp , the comparator 1 outputs '0' and this value is recorded in HR <0>.
이같은 과정을 통해 HR(2b)의 값은 '00100'이 되고, 이 값을 2.3V의 아날로그 입력신호(VA)에 대한 디지털 변환값으로서 출력한다.Through this process, the value of HR 2b becomes '00100', and this value is output as a digital conversion value for an analog input signal V A of 2.3V.
이하, 이와 같은 동작의 반복으로 아날로그 신호를 디지털 신호로 변환하게된다.The analog signal is converted into a digital signal by repeating the above operation.
그러나, 상술한 바와 같은 종래의 SAR A/D 변환기는, 홀딩 레지스터의 최상위 비트에 의한 첫번째 디코딩작업 후에는 레더부를 구성하는 소자(저항과 트랜스미션 게이트)들의 절반 가량은 사용되지 않는다. 그럼에도 불구하고 이 첫번째 비트의 디코딩 과정만을 위해, 레더부에 필요 이상의 많은 수의 소자를 구비해야만 하는 문제점이 있었다.However, in the conventional SAR A / D converter as described above, after the first decoding operation by the most significant bit of the holding register, about half of the elements (resistance and transmission gate) constituting the leather part are not used. Nevertheless, there is a problem that only the number of elements necessary for the ladder part must be provided for the decoding process of the first bit only.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 레더부를 구성하고있는 다수의 저항중 절반을 그와 동일한 저항값을 갖는 하나의 저항으로 대체하여 구성하므로써, 종래의 축차 비교형 A/D 변환기와 동일한 기능을 가지면서, 레더부의 구성을 간략화한 축차 비교형 A/D 변환기를 제공하는 것이 그 목적이다.Accordingly, the present invention has been made to solve the above problems, by replacing half of the plurality of resistors constituting the leather portion with one resistor having the same resistance value, the conventional sequential comparison type A It is an object of the present invention to provide a sequential comparison type A / D converter which has the same function as the / D converter and simplifies the configuration of the leather part.
이와 같은 목적을 달성하기 위한 본 발명의 기술적 수단은, n비트의 데이터를 저장하는 홀딩 레지스터와; 홀딩 레지스터를 각 비트별로 순차적으로 제어하는 쉬프트 레지스터와; 홀딩 레지스터의 최상위 비트의 논리값에 따라 홀딩 레지스터의 최상위 비트와 최하위 비트를 제외한 나머지 각 비트를 반전 또는 비반전 출력하는 디코딩 레지스터와; 동일한 저항값의 저항 다수개가 직렬로 연결된 직렬 저항군(群)과 이 직렬 저항군의 전체 저항과 동일한 저항값을 갖는 단일저항이 직렬로 연결되고, 이 저항들이 서로 연결된 노드마다 스위칭소자를 구비하여 상기 각 노드의 전압을 출력하는 출력단을 형성한 레더부와; 홀딩 레지스터의 최상위 비트의 논리값에 따라 레더부로 인가되는 공급전압과 기준전압의 경로를 순전압 또는 역전압으로 공급하는 전원 제어부와; 디코딩 레지스터의 출력과 홀딩 레지스터의 최하위 비트를 입력받아 레더부의 스위칭소자를 선택적으로 턴 온(Turn On)시키는 디코더와; 레더부에서 출력한 전압과 변환하고자하는 아날로그신호의 샘플링한 전압을 입력받아 대소를 비교하여 그 결과를 2진 논리값으로 출력하는 비교기를 포함하여 이루어진다.Technical means of the present invention for achieving the above object comprises a holding register for storing n-bit data; A shift register for sequentially controlling the holding register for each bit; A decoding register for inverting or non-inverting each of the bits except the most significant bit and least significant bit of the holding register according to a logic value of the most significant bit of the holding register; A series resistor group in which a plurality of resistors having the same resistance value are connected in series and a single resistor having the same resistance value as the total resistance of the series resistance group are connected in series, and each switching node is provided with a switching element. A leather unit forming an output terminal for outputting a node voltage; A power supply controller supplying a path of a supply voltage and a reference voltage applied to the ladder part in a forward voltage or a reverse voltage according to a logic value of the most significant bit of the holding register; A decoder configured to selectively turn on the switching element of the leather part by receiving the output of the decoding register and the least significant bit of the holding register; It includes a comparator that receives the voltage output from the leather unit and the sampled voltage of the analog signal to be converted, compares the magnitude and outputs the result as a binary logic value.
도 1 은 종래의 축차 비교형 A/D 변환기의 블럭 구성도.1 is a block diagram of a conventional sequential comparison type A / D converter.
도 2 는 종래의 축차 비교형 A/D 변환기의 일 실시예의 구성을 나타낸 회로도.Fig. 2 is a circuit diagram showing the construction of one embodiment of a conventional sequential comparison type A / D converter.
도 3 은 본 발명에 따른 축차 비교형 A/D 변환기의 블럭 구성도.3 is a block diagram of a sequential comparison type A / D converter according to the present invention;
도 4 는 본 발명의 전원 제어부의 실시예를 나타낸 회로도.4 is a circuit diagram showing an embodiment of a power control unit of the present invention.
도 5 는 본 발명의 디코딩 레지스터 단위 비트의 구성을 나타낸 회로도.5 is a circuit diagram showing a configuration of a decoding register unit bit of the present invention.
도 6 은 본 발명에 따른 축차 비교형 A/D 변환기의 일 실시예의 구성을 나타낸 회로도.6 is a circuit diagram showing the configuration of an embodiment of a sequential comparison type A / D converter according to the present invention;
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10. 전압 비교기 20a. 쉬프트레지스터(SR)10. Voltage comparator 20a. Shift register (SR)
20b. 홀딩 레지스터(HR) 20c. 디코딩 레지스터(DR)20b. Holding register (HR) 20c. Decoding Register (DR)
30a. 디코더 30b. 레더부30a. Decoder 30b. Leather part
30c. 레더(LADDER) 30d. 단일저항(R1)30c. LADDER 30d. Single resistance (R1)
40. 전원 제어부40. Power Control
이하, 상술한 목적을 이루고자 하는 본 발명을 첨부한 도3 내지 도6을 참조하여 설명한다.Hereinafter, with reference to Figures 3 to 6 attached to the present invention for achieving the above object.
도3은 본 발명에 의한 SAR A/D 변환기의 블록 구성도이다.3 is a block diagram of a SAR A / D converter according to the present invention.
본 발명은 n비트의 데이터를 저장하는 홀딩 레지스터(20b)와; 홀딩 레지스터(20b)를 각 비트별로 순차적으로 제어하는 쉬프트 레지스터(20a)와; 홀딩 레지스터(20b)의 최상위 비트의 논리값에 따라 홀딩 레지스터의 최상위 비트와 최하위 비트를 제외한 나머지 각 비트를 반전 또는 비반전 출력하는 디코딩 레지스터(20c)와; 동일한 저항값의 저항 다수개가 직렬로 연결된 직렬 저항군(群)과 이 직렬 저항군의 전체 저항과 동일한 저항값을 갖는 단일저항이 직렬로 연결되고, 이 저항들이 서로 연결된 노드마다 스위칭소자를 구비하여 상기 각 노드의 전압을 출력하는 출력단을 형성한 레더부(30b)와; 홀딩 레지스터의 최상위 비트의 논리값에 따라 레더부(30b)로 인가되는 공급전압(Vref)과 기준전압(VSS)의 경로를 순전압 또는 역전압으로 공급하는 전원 제어부(40)와; 디코딩 레지스터(20c)의 출력과 홀딩 레지스터(20b)의 최하위 비트를 입력받아 레더부(30b)의 스위칭소자를 선택적으로 턴 온(Turn On)시키는 디코더(30a)와; 레더부(30b)에서 출력한 전압과 변환하고자하는 아날로그신호의 샘플링한 전압을 입력받아 대소를 비교하여 그 결과를 2진 논리값으로 출력하는 비교기(10)를 포함하여 이루어진다.The present invention provides a holding register 20b for storing n bits of data; A shift register 20a for sequentially controlling the holding register 20b for each bit; A decoding register 20c for inverting or non-inverting output of each bit except the most significant bit and the least significant bit of the holding register according to the logic value of the most significant bit of the holding register 20b; A series resistor group in which a plurality of resistors having the same resistance value are connected in series and a single resistor having the same resistance value as the total resistance of the series resistance group are connected in series, and each switching node is provided with a switching element. A leather unit 30b having an output terminal for outputting a node voltage; A power supply controller 40 for supplying the paths of the supply voltage V ref and the reference voltage V SS applied to the ladder unit 30b according to the logic value of the most significant bit of the holding register as a forward voltage or a reverse voltage; A decoder 30a which receives the output of the decoding register 20c and the least significant bit of the holding register 20b and selectively turns on the switching element of the ladder unit 30b; And a comparator 10 for receiving the voltage output from the leather unit 30b and the sampled voltage of the analog signal to be converted, comparing the magnitude, and outputting the result as a binary logic value.
여기서, 본 발명과 도1에서 도시한 종래의 SAR A/D 변환기와의 기술적 구성의 상이점은 다음과 같다.Here, the difference between the technical configuration of the present invention and the conventional SAR A / D converter shown in FIG. 1 is as follows.
첫째, 레더부(30b)에 전압을 공급함에 있어서, HR(20b)의 최상위 비트 HR<n-1>의 값이 '1'인지 '0'인지에 따라 공급하는 전압의 경로를 바꾸어 주는 전원 제어부(40)와,First, in supplying the voltage to the leather unit 30b, the power control unit that changes the path of the supplied voltage depending on whether the value of the most significant bit HR <n-1> of the HR 20b is '1' or '0'. 40,
둘째, HR(20b)의 최상위 비트 HR<n-1>의 값이 '1'인지 '0'인지에 따라, HR(20b)의 최상위 비트와 최하위 비트를 제외한 나머지 비트 HR<n-2:1>를 그대로 또는 반전시켜 출력하는 디코딩 레지스터(DR)(20c)를 추가로 구비하여 이루어지며,Second, depending on whether the value of the most significant bit HR <n-1> of HR 20b is '1' or '0', the remaining bits HR <n-2: 1 except for the most significant bit and least significant bit of HR 20b. It further comprises a decoding register (DR) (20c) for outputting the> as it is or inverted,
셋째, 레더부(30b)의 저항소자 구성에 있어서, 본 발명의 레더부(30b)는 동일한 저항값의 저항 다수개가 직렬로 연결된 LADER(30c)와 이 직렬 연결된 저항들의 전체 저항과 동일한 저항값을 갖는 단일저항(R1)(30d)이 직렬로 연결되어 구성된다.Third, in the resistive element configuration of the leather part 30b, the leather part 30b of the present invention has the same resistance value as the total resistance of the LADER 30c in which a plurality of resistors having the same resistance value are connected in series and the resistors connected in series. The single resistor R1 having 30d is connected in series.
본 발명의 전원 제어부(40)는, 도4에 도시된 바와 같이, 기준전압(VSS)과 공급전압(Vref)을 입력받아 선택적으로 인가하는 스위칭부(40a,40b)를 한 쌍으로 형성하고, HR(20b)의 최상위 비트 HR<n-1>를 입력받아 이 두 개의 스위칭부(40a,40b)를 상보적으로 스위칭시키는 스위칭 제어신호로써 사용하도록 구성하므로써,As shown in FIG. 4, the power control unit 40 of the present invention includes a pair of switching units 40a and 40b for receiving and selectively applying a reference voltage V SS and a supply voltage V ref . By inputting the most significant bits HR <n-1> of HR 20b, the two switching units 40a and 40b are configured to be used as switching control signals for complementary switching.
HR<n-1>이 '1'인 경우는 A노드에 공급전압(Vref)을 인가하고 B노드에는 기준전압(VSS)을 인가하며, HR<n-1>이 '0'인 경우는 A노드에 기준전압(VSS)을 인가하고 B노드에는 공급전압(Vref)을 인가하도록 동작하여 HR<n-1>의 값에 따라 레더부에 공급되는 전압의 경로를 바꿀 수 있도록 구성된다.If HR <n-1> is '1', supply voltage (V ref ) is applied to node A, reference voltage (V SS ) is applied to node B, and HR <n-1> is '0'. Is configured to apply a reference voltage (V SS ) to node A and a supply voltage (V ref ) to node B to change the path of the voltage supplied to the leather part according to the value of HR <n-1>. do.
도5는 디코딩 레지스터(20c)의 k번째 임의의 한 비트의 구성을 도시한 회로도이다.Fig. 5 is a circuit diagram showing the configuration of the kth arbitrary one bit of the decoding register 20c.
이하, 도5를 참조하여 본 발명의 디코딩 레지스터(20c)의 구성 및 동작을 설명한다.Hereinafter, the configuration and operation of the decoding register 20c of the present invention will be described with reference to FIG.
디코딩 레지스터(20c)의 k번째 임의의 한 비트는, 쉬프트 레지스터(SR)(20a)의 k-1번째 비트의 출력 SR<k-1>과 HR<n-1>을 입력받아, SR<k-1>이 '1'이고 HR<n-1>이 '0'인 경우만 '0'값을 출력하는 입력단(201)과; 이 입력단의 출력값과 /RESET신호를 입력받아 임의의 논리값을 저장하는 레치부(202)와; 이 레치부(202)의 출력값이 '1'인지 '0'인지에 따라, 홀딩 레지스터(HR)(20b)의 k번째 비트의 출력값 HR<k>을 그대로 또는 반전시켜 출력하는 XOR게이트(203)로 이루어지며 그 동작은 다음과 같다.The kth arbitrary one bit of the decoding register 20c receives the output SR <k-1> and HR <n-1> of the k-1st bit of the shift register (SR) 20a, and receives SR <k. An input terminal 201 that outputs a value of '0' only when -1> is '1' and HR <n-1> is '0'; A latch unit 202 which receives an output value of the input terminal and a / RESET signal and stores an arbitrary logic value; The XOR gate 203 outputting the output value HR <k> of the k-th bit of the holding register (HR) 20b as it is or inverted according to whether the output value of the latch portion 202 is '1' or '0'. The operation is as follows.
먼저, /RESET신호가 'Low'레벨의 펄스를 1회 발생시켜 L노드의 논리값을 '1'로 만든다. 이 때, DR(20c)의 k번째 비트 출력신호 DR<k>는 HR<k>의 값이 된다.First, the / RESET signal generates a pulse of 'Low' level once to make the logic value of the L node '1'. At this time, the k-th bit output signal DR <k> of the DR 20c becomes a value of HR <k>.
HR<n-1>이 '1'이거나 또는 SR<k-1>이 '0'인 경우는 L노드의 값이 여전히 '1'이므로 DR(20c)의 k번째 비트의 출력은 HR<k>의 값이 된다.If HR <n-1> is '1' or SR <k-1> is '0', the value of the L node is still '1', so the output of the kth bit of DR (20c) is HR <k> Becomes the value of.
HR<n-1>이 '0'이고 동시에 SR<k-1>이 '1'인 경우에는 L노드의 값이 '0'이 되므로 DR(20c)의 k번째 비트는 HR<k>의 값을 반전시켜 출력한다.If HR <n-1> is '0' and SR <k-1> is '1', the value of L node becomes '0', so the kth bit of DR (20c) is the value of HR <k>. Invert the output.
일단, L노드의 값이 '0'이 된 후에는 HR<n-1>와 SR<k-1>의 값이 변화하더라도 L노드의 값이 '0'으로 고정되므로, /RESET신호가 다시 발생되기 전까지, DR(20c)의 k번째 비트는 반전된 HR<k>의 값을 계속 출력하게된다.Once the value of L node becomes '0', even though the values of HR <n-1> and SR <k-1> change, the value of L node is fixed as '0', so the / RESET signal is generated again. Until that time, the kth bit of DR 20c continues to output the inverted HR <k> value.
이와 같은 단위 비트를 n-2(<n-2:1>)개 구비하여 병렬로 구성하므로써 DR(20c)를 구현한다.DR (20c) is implemented by providing in parallel with n-2 (<n-2: 1>) such unit bits.
도6은 본 발명에 따른 SAR A/D 변환기의 일 실시예의 구성을 나타낸 회로도로서, 본 발명의 기술사상을 간결하고 명료하게 설명하기 위해 5비트의 SAR A/D 변환기를 도시하였으며, 이하 본 발명에 따른 SAR A/D 변환기의 구체적인 동작을 일 실시예를 통해 설명한다.Figure 6 is a circuit diagram showing the configuration of an embodiment of a SAR A / D converter according to the present invention, illustrating a 5 bit SAR A / D converter in order to explain the technical idea of the present invention concisely and clearly, below the present invention A specific operation of the SAR A / D converter according to the present invention will be described with reference to an embodiment.
동일한 8개의 저항들이 직렬로 연결되고, 그 일단에, 직렬 연결된 8개의 저항의 전체 저항과 동일한 저항값을 갖는 단일저항(R1)(30d)이 연결된 레더부(30b)에는 A노드와 B노드를 통하여 전원 제어부(40)로부터 전압을 인가 받는다.The same eight resistors are connected in series, and at one end thereof, A and B nodes are connected to the leather part 30b to which a single resistor (R1) 30d having the same resistance value as the total resistance of the eight resistors connected in series is connected. The voltage is applied from the power supply control unit 40 through.
예로서, 공급전압(Vref)이 16V로 인가되고, 변환하고자하는 아날로그 신호의 샘플링된 전압(VA)이 2.3V 라면, 이 신호의 디지털 변환과정은 다음과 같다.For example, if the supply voltage (V ref ) is applied to 16V, and the sampled voltage (V A ) of the analog signal to be converted is 2.3V, the digital conversion process of this signal is as follows.
먼저, /RESET신호가 입력되어 HR(20b)는 '00000'으로, DR(20c)는 '000'으로 클리어되고 쉬프트 레지스터 SR(20a)는 '100000'으로 초기화된다. 초기화된 SR(20a)는 한 비트 쉬프트되어(SR='010000'), HR(20b)의 최상위 비트 HR<4>를 '1'로 셋시킨다. '10000'이 된 HR<4:0>의 값 중에서 HR<3:1>의 값은 DR<3:1>로 입력된다. 이 때, HR(20b)이 최상위 비트 HR<4>가 '1'이고 SR<2:0>이 '000'이므로 DR<3:1>의 출력은 '000'이 된다. 그리고, HR<4>이 '1'이므로 전원 제어부(40)는 A노드에 16V의 Vref를 인가하고 B노드에 0V를 인가한다.First, the / RESET signal is input so that the HR 20b is cleared to '00000', the DR 20c is cleared to '000' and the shift register SR 20a is initialized to '100000'. The initialized SR 20a is shifted one bit (SR = '010000') to set the most significant bit HR <4> of the HR 20b to '1'. Among the values of HR <4: 0> that has become '10000', the value of HR <3: 1> is input to DR <3: 1>. At this time, since the most significant bit HR <4> is '1' and SR <2: 0> is '000' in HR 20b, the output of DR <3: 1> is '000'. Since HR <4> is '1', the power supply control unit 40 applies 16V of V ref to the A node and 0V to the B node.
DR<3:1>의 값 '000'과 HR<0>의 값 '0'을 입력받은 4비트 디코더(30a)는 N0노드에 연결된 스위치(SW0)를 단락시킨다. 따라서, 레더부(30b)는 N0노드의 전압을 비교기(10)로 출력시킨다.The 4-bit decoder 30a receiving the value '000' of DR <3: 1> and the value '0' of HR <0> shorts the switch SW0 connected to the node N0. Accordingly, the leather unit 30b outputs the voltage of the NO node to the comparator 10.
이 때, N0노드에는 8V의 전압이 인가되므로, 비교기(10)는 2.3V인 VA와 8V인 Vcomp을 비교하여 VA가 더 작으므로 '0'을 출력한다. 비교기(10)에서 출력된 '0'은 HR(20b)의 최상위 비트 HR<4>에 기록되고 SR(20a)는 다시 한 비트 쉬프트되어(SR='001000'), HR(20b)의 두 번째 상위비트 HR<3>를 '1'로 셋시킨다.At this time, since a voltage of 8V is applied to the N0 node, the comparator 10 compares V A , which is 2.3V, with V comp which is 8V, and outputs '0' because V A is smaller. '0' output from the comparator 10 is written to the most significant bit HR <4> of HR 20b and SR 20a is again shifted one bit (SR = '001000'), so that the second of HR 20b Set the upper bit HR <3> to '1'.
따라서, HR<4:0>은 '01000'이 되고, HR<4>가 '0'이지만 SR<2:0>이 '000'이므로 DR<3:1>의 출력은 HR<3:1>과 같이 '100'이 된다. 그리고, HR<4>이 '0'이므로 전원 제어부(40)는 A노드에 0V를 인가하고 B노드에 16V를 인가한다.Therefore, HR <4: 0> becomes '01000', and since HR <4> is '0' but SR <2: 0> is '000', the output of DR <3: 1> is HR <3: 1> It becomes '100' like this. Since HR <4> is '0', the power supply control unit 40 applies 0V to the A node and 16V to the B node.
DR<3:1>의 값 '100'과 HR<0>의 값 '0'을 입력받은 4비트 디코더(30a)는 N4노드에연결된 스위치(SW4)를 단락시켜, N4노드의 전압을 비교기(10)로 출력시킨다.The 4-bit decoder 30a receiving the value '100' of DR <3: 1> and the value '0' of HR <0> shorts the switch SW4 connected to the N4 node, and compares the voltage of the N4 node with a comparator ( Output to 10).
이 때, N4노드에는 4V의 전압이 인가되므로, 비교기(10)는 2.3V인 VA와 4V인 Vcomp을 비교하여 '0'을 출력한다. 비교기(10)에서 출력된 '0'은 HR(20b)의 HR<3>에 기록되고 SR(20a)는 다시 한 비트 쉬프트되어(SR='000100'), HR<2>를 '1'로 셋시킨다.At this time, since a voltage of 4V is applied to the N4 node, the comparator 10 compares V A of 2.3V and V comp of 4V and outputs '0'. '0' output from the comparator 10 is written to HR <3> of HR 20b, and SR 20a is again shifted one bit (SR = '000100'), so that HR <2> is set to '1'. Set it.
따라서, HR<4:0>은 '00100'이 되고, HR<4>가 '0'이고 SR<2:0>이 '100'이므로 DR<3:1>의 출력은 HR<3>만 반전되어 '110'이 된다.Therefore, HR <4: 0> becomes '00100', HR <4> is '0' and SR <2: 0> is '100', so the output of DR <3: 1> reverses only HR <3>. Becomes '110'.
DR<3:1>의 값 '110'과 HR<0>의 값 '0'을 입력받은 4비트 디코더(30a)는 N6노드에 연결된 스위치(SW6)를 단락시켜, N6노드의 전압을 비교기(10)로 출력시킨다.The 4-bit decoder 30a that receives the value '110' of DR <3: 1> and the value '0' of HR <0> shorts the switch SW6 connected to the N6 node, and compares the voltage of the N6 node with a comparator ( Output to 10).
이 때, N6노드에는 2V의 전압이 인가되므로, 비교기(10)는 2.3V인 VA와 2V인 Vcomp을 비교하여 VA가 더 크므로 '1'을 출력한다. 비교기(10)에서 출력된 '1'은 HR<2>에 기록되고 SR(20a)는 다시 한 비트 쉬프트되어(SR='000010'), HR<1>를 '1'로 셋시킨다.At this time, since a voltage of 2V is applied to the N6 node, the comparator 10 compares V A , which is 2.3V, with V comp which is 2V, and outputs '1' because V A is larger. '1' output from the comparator 10 is written to HR <2> and the SR 20a is again shifted one bit (SR = '000010') to set HR <1> to '1'.
따라서, HR<4:0>은 '00110'이 되고, HR<4>가 '0'이고 SR<2:0>이 '010'이므로 DR<3:1>의 출력은 HR<3:2>만 반전되어 '101'이 된다.Therefore, HR <4: 0> becomes '00110', HR <4> is '0' and SR <2: 0> is '010', so the output of DR <3: 1> is HR <3: 2> Only inverted to '101'.
DR<3:1>의 값 '101'과 HR<0>의 값 '0'을 입력받은 4비트 디코더(30a)는 N5노드에 연결된 스위치(SW5)를 단락시켜, 3V의 전압을 비교기(10)로 출력시킨다.The 4-bit decoder 30a receiving the value '101' of DR <3: 1> and the value '0' of HR <0> short-circuits the switch SW5 connected to the N5 node, and compares the voltage of 3V with the comparator 10 )
비교기(10)는 2.3V인 VA와 3V인 Vcomp을 비교하여 VA가 더 작으므로 '0'을 출력한다. 비교기(10)에서 출력된 '0'은 HR<1>에 기록되고 SR(20a)는 다시 한 비트 쉬프트되어(SR='000001'), HR<0>를 '1'로 셋시킨다.The comparator 10 compares V A of 2.3 V and V comp of 3 V, and outputs '0' since V A is smaller. '0' output from the comparator 10 is written to HR <1> and the SR 20a is again shifted one bit (SR = '000001') to set HR <0> to '1'.
따라서, HR<4:0>은 '00101'이 되고, HR<4>가 '0'이고 SR<2:0>이 '001'이므로 DR<3:1>의 출력은 HR<3:1>이 반전되어 '101'이 된다.Therefore, HR <4: 0> becomes '00101', HR <4> is '0' and SR <2: 0> is '001', so the output of DR <3: 1> is HR <3: 1> Is reversed to '101'.
DR<3:1>의 값 '101'과 HR<0>의 값 '1'을 입력받은 4비트 디코더(30a)는 N5노드와 N6노드에 연결된 SW5와 SW6을 단락시켜, 2.5V의 전압을 비교기(10)로 출력시킨다.The 4-bit decoder 30a, which receives the value '101' of DR <3: 1> and the value '1' of HR <0>, shorts SW5 and SW6 connected to the N5 and N6 nodes, thereby shortening the voltage of 2.5V. Output to the comparator 10.
이 때, 비교기(10)는 2.3V인 VA와 2.5V인 Vcomp을 비교하여 VA가 더 작으므로 '0'을 출력한다. 비교기(10)에서 출력된 '0'은 HR<0>에 기록된다.At this time, the comparator 10 compares V A which is 2.3V and V comp which is 2.5V, and outputs '0' since V A is smaller. '0' output from the comparator 10 is recorded in HR <0>.
이같은 과정을 통해 HR(20b)의 값은 '00100'이 되고, 이 값을 2.3V의 아나로그 입력신호(VA)에 대한 디지털 변환 값으로서 출력한다.Through this process, the value of HR 20b becomes '00100', and this value is output as a digital conversion value for the analog input signal V A of 2.3V.
이후, 이와 같은 동작을 반복적으로 수행하여 아날로그 신호를 디지털 신호로 변환하게된다.Thereafter, such an operation is repeatedly performed to convert an analog signal into a digital signal.
이상에서 설명한 바와 같이, 본 발명에 의한 축차 비교형 A/D 변환기는 레더부를 구성하는 다수 저항의 절반을 그 저항값과 동일한 단일저항으로 대체 구성하므로써, 종래의 축차 비교형 A/D 변환기에 비하여 레더부와 디코더의 구성을 간략화하여 회로의 레이아웃을 크게 줄이는 효과가 있다.As described above, the sequential comparison type A / D converter according to the present invention replaces half of the plurality of resistors constituting the leather part with a single resistance equal to the resistance value, compared with the conventional sequential comparison type A / D converters. The structure of the ladder unit and the decoder can be simplified to greatly reduce the layout of the circuit.
Claims (4)
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