KR100321736B1 - Semiconductor memory device for accomplishing high-speedy and stable write operation - Google Patents
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Abstract
본 발명은 반도체메모리 장치의 라이트 경로에 관한 것으로, 입력된 데이터를 얼라인하지 않고 글로벌버스라인으로 전달하고 라이트파이프래치를 이용함으로써 고주파에서 고속의 라이트 동작과 안정적인 라이트 동작을 수행하는 것이다. 이를 위하여 본 발명은 반도체메모리 장치에 있어서, 데이터스트로브 상승 펄스신호(dsrp4)에 제어받아 입력된 데이터를 버퍼링하기 위한 제1데이터입력버퍼; 데이터스트로브 하강 펄스신호(dsfp4)에 제어받아 입력된 데이터를 버퍼링하기 위한 제2데이터입력버퍼; 상기 제1데이터입력버퍼에서 상기 데이터스트로브 상승 펄스신호(dsrp4)에 얼라인된 데이터를 입력받아서 이븐데이터(Even Data)와 오드데이터(Odd Data)를 구분하기 위한 제1우선순위선택부; 상기 제2데이터입력버퍼에서 상기 데이터스트로브 하강 펄스신호(dsfp4) 에 얼라인된 데이터를 입력받아서 이븐데이터(Even Data)와 오드데이터(Odd Data)를 구분하기 위한 제2우선순위선택부; 상기 제1우선순위선택부에서 구분된 데이터를 글로벌 버스라인으로 드라이브하기 위한 제1글로벌버스라인드라이버; 상기 상기 제2우선순위선택부에서 구분된 데이터를 글로벌 버스라인으로 드라이브하기 위한 제2글로벌버스라인드라이버; 글로벌버스라인(gio)에 실린 데이터를 입력받아서 라이트파이프래치를 활성화하기 위한 라이트파이프제어부; 및 상기 라이트파이프제어부로부터의 출력 신호와 라이트활성화신호(bwen)와 글로벌버스라인(gio)의 데이터를 입력받아서 글로벌버스라인에 실린 데이터를 로컬버스라인으로 전달하기 위한 라이트파이프래치를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a write path of a semiconductor memory device, and transmits input data to a global bus line without aligning and uses a light pipe latch to perform high speed and high speed light operations. To this end, the present invention provides a semiconductor memory device, comprising: a first data input buffer for buffering input data controlled by a data strobe rising pulse signal dsrp4; A second data input buffer for buffering the input data under the control of the data strobe falling pulse signal dsfp4; A first priority selector configured to receive aligned data from the data strobe rising pulse signal dsrp4 in the first data input buffer to distinguish even data from odd data; A second priority selector configured to receive even data aligned with the data strobe falling pulse signal dsfp4 in the second data input buffer to distinguish even data from odd data; A first global bus line driver for driving the data classified by the first priority selector to a global bus line; A second global bus line driver for driving the data divided by the second priority selecting unit to a global bus line; A light pipe control unit configured to receive data loaded on a global bus line (gio) to activate a light pipe latch; And a light pipe latch for receiving the output signal, the light activation signal bwen, and the data of the global bus line from the light pipe controller and transferring the data on the global bus line to the local bus line.
Description
본 발명은 반도체메모리 장치에 관한 것으로, 특히 입력된 데이터를 셀에 라이트(Write)하는 라이트 경로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a write path for writing input data to a cell.
일반적으로 DDR(Double Data Rate) 동기식 메모리의 라이트 동작 특성을 보면, 라이트 명령 후에 데이타가 입력되는데 데이터 스트로브신호(uds, lds)의 상승과 하강 에지(Edge)에 동기되어 첫 데이타가 나온다. 데이터스트로브 버퍼에서 버퍼링되어 출력된 펄스 신호가 데이터입력버퍼를 제어하여 입력된 데이터를 얼라인(Align)하게 된다.In general, when the write operation characteristic of a DDR (Double Data Rate) synchronous memory, data is input after a write command, the first data is synchronized with rising and falling edges of the data strobe signals (uds and lds). The pulse signal buffered and output from the data strobe buffer controls the data input buffer to align the input data.
도1은 종래기술의 라이트 경로를 나타내는 블록도이다.1 is a block diagram showing a conventional light path.
상기 도1을 참조하면, 종래기술의 라이트 경로는 데이터스트로브 상승 펄스신호(dsrp4)에 제어받아 입력된 데이터를 버퍼링하기 위한 제1데이터입력버퍼(100)와, 상기 데이터스트로브 하강 펄스신호(dsfp4)에 제어받아 입력된 데이터를 버퍼링하기 위한 제2데이터입력버퍼(110)와, 상기 데이터스트로브 하강 펄스신호(dsfp4)를 입력받아 제1데이터입력버퍼(100)에서 상승 에지에 얼라인된 데이터를 다시 데이터스트로브신호의 하강 에지에 얼라인하기 위한 하강얼라인부(120)와, 상기 하강얼라인부(120)에서 출력된 데이터를 다시 클록신호(clkp6_din)에 얼라인시키는 제1클록얼라인부(130)와, 상기 제2데이터입력버퍼(110)에서 출력된 데이터를 다시 클록신호(clkp6_din)에 얼라인시키는 제2클록얼라인부(140)와, 상기 제1클록얼라인부(130)에서 클록에 얼라인된 데이터를 입력받아서 이븐데이터(Even Data)와 오드데이터(Odd Data)를 구분하기 위한 제1우선순위선택부(150)와, 상기 제2클록얼라인부(140)에서 클록에 얼라인된 데이터를 입력받아서 이븐데이터(Even Data)와 오드데이터(Odd Data)를 구분하기 위한 제2우선순위선택부(160)와, 상기 제1우선순위선택부(150)에서 구분된 데이터를 글로벌 버스라인으로 드라이브하기 위한 제1글로벌버스라인드라이버(170)와, 상기 상기 제2우선순위선택부(160)에서 구분된 데이터를 글로벌 버스라인으로 드라이브하기 위한 제2글로벌버스라인드라이버(180)와, 상기 제1글로벌버스라인드라이버(170)에서 글로벌버스라인에 실린 데이터를 로컬버스라인으로 드라이브하기 위한 제1라이트드라이버(190)와, 상기 제2글로벌버스라인드라이버(180)에서 글로벌버스라인에 실린 데이터를 로컬버스라인으로 드라이브하기 위한 제2라이트드라이버(200)를 구비한다.Referring to FIG. 1, the conventional write path includes a first data input buffer 100 for buffering data input under the control of the data strobe rising pulse signal dsrp4 and the data strobe falling pulse signal dsfp4. Receives a second data input buffer 110 for buffering the input data and the data strobe falling pulse signal dsfp4 and realigns the data aligned on the rising edge in the first data input buffer 100. A falling aligning unit 120 for aligning the falling edge of the data strobe signal, a first clock aligning unit 130 for aligning the data output from the falling aligning unit 120 with the clock signal clkp6_din again; The second clock align unit 140 aligns the data output from the second data input buffer 110 to the clock signal clkp6_din and the first clock align unit 130 is aligned with the clock. Input data The first priority selector 150 for distinguishing the Even Data and the Odd Data, and the second clock alignment unit 140 receive the data aligned to the clock to receive the Even Data. A second priority selector 160 for distinguishing the Even Data and the Odd Data, and a first bus for driving the data divided by the first priority selector 150 into a global bus line. A global bus line driver 170, a second global bus line driver 180 for driving the data divided by the second priority selecting unit 160 as a global bus line, and the first global bus line driver The first light driver 190 for driving the data loaded on the global bus line to the local bus line at 170 and the data loaded on the global bus line at the second global bus line driver 180 are driven to the local bus line. And a second light driver 200 for driving.
도2는 종래기술의 라이트 경로에 대한 타이밍도이다.2 is a timing diagram of a prior art write path.
상기 도2를 참조하면, 클록신호(CLK)가 연속적으로 토글(Toggle)하고 클록신호의 0.75 × tCLK(한 클록 사이클)에서 데이터스트로브신호(DS)가 활성화된다. 데이터스트로브신호(DS)의 라이징과 폴링 에지에 맞춰서 입력 데이터(Input Data)가 들어오고 상기 데이터스트로브 상승 및 하강 펄스신호(dsrp4, dsfp4)에 의해 들어온 데이터가 얼라인된다. 그 다음 클록신호(clkp6_din)가 뜨면 클록신호(clkp6_din)에 동기되어 다시 한번 데이터가 얼라인된다. 이렇게 얼라인된 데이터는 글로벌버스라인드라이버(170, 180)을 통해서 글로벌버스라인으로 실리게 되고 해당 뱅크의 라이트 정보를 갖고 있는 뱅크라이트활성화신호(bwen)에 동기되어 로컬버스라인드로 드라이브된다.Referring to FIG. 2, the clock signal CLK is continuously toggled and the data strobe signal DS is activated at 0.75 x tCLK (one clock cycle) of the clock signal. Input data is input in accordance with the rising and falling edges of the data strobe signal DS, and the data input by the data strobe rising and falling pulse signals dsrp4 and dsfp4 is aligned. Then, when the clock signal clkp6_din comes up, data is aligned once again in synchronization with the clock signal clkp6_din. The aligned data is loaded on the global bus line through the global bus line drivers 170 and 180 and is driven to the local bus line in synchronization with the bank light activation signal bwen having the write information of the corresponding bank.
종래 기술은 라이트 동작 시에 데이터스트로브신호(DS)에 맞춰서 들어온 입력 데이터를 먼저 데이터스트로브 하강 펄스신호(dsfp4)에 얼라인한 후 다시 클록신호(clkp6_din)에 얼라인시키며 시작 어드레스에 따라 데이터를 이븐데이터와 오드데이터로 구분한 후 글로벌버스라인(gio)에 실어주었다. 그리고 글로벌버스라인(gio)에 실린 데이터는 라이트드라이버(190, 200)에서 뱅크라이트활성화신호(bwen)이 뜨면 로컬버스라인(lio)에 실어주는 방식을 사용했다.The prior art aligns the input data inputted in accordance with the data strobe signal DS with the data strobe falling pulse signal dsfp4 and then again with the clock signal clkp6_din during the write operation. After dividing it into AUD data, it was put on the global bus line (gio). Data on the global bus line (gio) is used to load the local driver on the local bus line (lio) when the bank light activation signal (bwen) appears in the light driver (190, 200).
글로벌버스라인(gio)에 데이터를 실어줄때까지를 살펴보면, 데이터를 데이터스트로브 하강 에지에 얼라인시킨 후 다시 클록에 얼라인시키기때문에 데이터스트로브의 상승 에지에 동기되어 들어온 데이터는 데이터스트로브 하강 펄스신호(dsfp4)가 들어올 때까지 글로벌버스라인(gio)에 실리지 못하고 래치되어 대기하고 있어야 한다.When the data is loaded on the global bus line (gio), the data is aligned on the falling edge of the data strobe and then aligned on the clock again. It should not be loaded on the global bus line (gio) but latched and waited until dsfp4) comes in.
또한, 데이터스트로브 하강 에지에 얼라인된 데이터가 다시 클록신호(clkp6_din)에 얼라인되기 위한 마진(margin)과 얼라인 동작만큼의 시간 지연 후에 데이터가 글로벌버스라인(gio)으로 실리게 된다.In addition, after the margin for aligning the data aligned on the falling edge of the data strobe again with the clock signal clkp6_din and the time delay of the align operation, the data is loaded on the global bus line gio.
따라서 고주파에서 상기 뱅크라이트활성화신호(bwen)가 활성화되어서 글로벌버스라인의 데이터를 로컬버스라인으로 전달하고 있는 중에 새로운 라이트 데이터가 들어오게 되면 먼저 쓰고 있던 데이터가 없어지게 되는 문제점이 발생하게 된다.Therefore, when the bank light activation signal bwen is activated at high frequency and new data is input while the data of the global bus line is being transferred to the local bus line, the first write data is lost.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 입력된 데이터를 얼라인하지 않고 라이트 동작을 수행하여 고주파에서 초고속 동작을 하는 경우 빠르고 안정적인 라이트 동작을 수행하는 반도체메모리 장치를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems of the prior art, a semiconductor memory device that performs a fast and stable write operation when the ultra-fast operation at high frequency by performing a write operation without aligning the input data The purpose is to provide.
도1은 종래기술의 라이트 경로를 나타내는 블록도,1 is a block diagram showing a conventional light path;
도2는 종래기술의 라이트 경로의 신호 흐름을 나타내는 타이밍도,2 is a timing diagram showing a signal flow of a conventional light path;
도3는 본 발명의 라이트 경로를 나타내는 블록도,3 is a block diagram showing a light path of the present invention;
도4는 본 발명의 라이트 경로의 신호 흐름을 나타내는 타이밍도.4 is a timing diagram showing the signal flow of the write path of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
300 : 제1우선순위선택부 320 : 제1글로벌버스라인드라이버300: first priority selection unit 320: first global bus line driver
340 : 라이트파이프제어부 350 : 라이트파이프래치340: light pipe control unit 350: light pipe latch
상기 목적을 달성하기 위하여 본 발명의 라이트 경로는 반도체메모리 장치에 있어서, 데이터스트로브 상승 펄스신호(dsrp4)에 제어받아 입력된 데이터를 버퍼링하기 위한 제1데이터입력버퍼; 데이터스트로브 하강 펄스신호(dsfp4)에 제어받아 입력된 데이터를 버퍼링하기 위한 제2데이터입력버퍼; 상기 제1데이터입력버퍼에서 상기 데이터스트로브 상승 펄스신호(dsrp4)에 얼라인된 데이터를 입력받아서 이븐데이터(Even Data)와 오드데이터(Odd Data)를 구분하기 위한 제1우선순위선택부; 상기 제2데이터입력버퍼에서 상기 데이터스트로브 하강 펄스신호(dsfp4) 에 얼라인된 데이터를 입력받아서 이븐데이터(Even Data)와 오드데이터(Odd Data)를 구분하기 위한 제2우선순위선택부; 상기 제1우선순위선택부에서 구분된 데이터를 글로벌 버스라인으로 드라이브하기 위한 제1글로벌버스라인드라이버; 상기 상기 제2우선순위선택부에서 구분된 데이터를 글로벌 버스라인으로 드라이브하기 위한 제2글로벌버스라인드라이버; 라이트파이프제어부로부터의 출력신호와 뱅크라이트활성화신호(bwen)와 글로벌버스라인(gio)의 데이터를 입력받아서 글로벌버스라인에 실린 데이터를 로컬버스라인으로 전달하기 위한 라이트파이프래치, 및 글로벌버스라인(gio)에 실린 데이터를 입력받아서 라이트파이프래치를 활성화하기 위한 라이트파이프제어부를 포함하여 이루어진다.In accordance with one aspect of the present invention, a write path includes a first data input buffer configured to buffer data input under the control of a data strobe rising pulse signal dsrp4; A second data input buffer for buffering the input data under the control of the data strobe falling pulse signal dsfp4; A first priority selector configured to receive aligned data from the data strobe rising pulse signal dsrp4 in the first data input buffer to distinguish even data from odd data; A second priority selector configured to receive even data aligned with the data strobe falling pulse signal dsfp4 in the second data input buffer to distinguish even data from odd data; A first global bus line driver for driving the data classified by the first priority selector to a global bus line; A second global bus line driver for driving the data divided by the second priority selecting unit to a global bus line; The light pipe latch for receiving the output signal from the light pipe control unit, the bank light activation signal bwen and the data of the global bus line, and delivering the data on the global bus line to the local bus line, and the global bus line ( and a light pipe control unit for receiving the data contained in the gio) and activating the light pipe latch.
이와같이 본 발명은 입력된 데이터를 얼라인하지 않고 글로벌버스라인(gio)으로 실어준 후 파이프래치를 사용하여 입력된 데이터를 로컬버스라인(lio)으로 실어주는 방식을 사용하여 고주파에서 고속의 라이트 동작과 안정적인 라이트 동작을 달성할 수 있다.As described above, the present invention does not align the input data with the global bus line (gio), and then uses a pipe latch method to load the input data using the local bus line (lio) at high speed using high speed. And stable light operation can be achieved.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도3은 본 발명의 라이트 경로에 대한 블록도이다.3 is a block diagram of the write path of the present invention.
상기 도3을 참조하면, 본 발명의 라이트 경로는 데이터스트로브 상승 펄스신호(dsrp4)에 제어받아 입력된 데이터를 버퍼링하기 위한 제1데이터입력버퍼(100)와, 데이터스트로브 하강 펄스신호(dsfp4)에 제어받아 입력된 데이터를 버퍼링하기 위한 제2데이터입력버퍼(110)와, 상기 제1데이터입력버퍼(100)에서 상기 데이터스트로브 상승 펄스신호(dsrp4)에 얼라인된 데이터를 입력받아서 이븐데이터(Even Data)와 오드데이터(Odd Data)를 구분하기 위한 제1우선순위선택부(300)와, 상기 제2데이터입력버퍼(110)에서 상기 데이터스트로브 하강 펄스신호(dsfp4) 에 얼라인된 데이터를 입력받아서 이븐데이터(Even Data)와 오드데이터(Odd Data)를 구분하기 위한 제2우선순위선택부(310)와, 상기 제1우선순위선택부(300)에서 구분된 데이터를 글로벌 버스라인으로 드라이브하기 위한 제1글로벌버스라인드라이버(320)와, 상기 상기 제2우선순위선택부(310)에서 구분된 데이터를 글로벌 버스라인으로 드라이브하기 위한 제2글로벌버스라인드라이버(330)와, 라이트파이프제어부(340)으로부터의 출력과 뱅크라이트활성화신호(bwen)와 글로벌버스라인(gio)의 데이터를 입력받아서 글로벌버스라인에 실린 데이터를 로컬버스라인으로 전달하기 위한 라이트파이프래치(350)와, 글로벌버스라인(gio)에 실린 데이터를 입력받아서 라이트파이프래치를 활성화하기 위한 라이트파이프제어부(340)를 구비한다.Referring to FIG. 3, the write path of the present invention is controlled by the data strobe rising pulse signal dsrp4 and is applied to the first data input buffer 100 and the data strobe falling pulse signal dsfp4. The second data input buffer 110 for buffering the input data under control, and the first data input buffer 100 receive the data aligned with the data strobe rising pulse signal dsrp4 from the first data input buffer 100, and then the even data Even. A first priority selector 300 for distinguishing the data from the odd data, and data aligned with the data strobe falling pulse signal dsfp4 by the second data input buffer 110. The second priority selecting unit 310 for distinguishing Even Data and the Odd Data, and the data separated by the first priority selecting unit 300 are driven as a global bus line. First for From the global bus line driver 320, the second global bus line driver 330 for driving the data divided by the second priority selection unit 310 as a global bus line, and the light pipe controller 340. The light pipe latch 350 and the global bus line gio for receiving the output of the bank light activation signal bwen and the data of the global bus line gio and passing the data on the global bus line to the local bus line. The light pipe controller 340 is configured to receive the data contained in the and activate the light pipe latch.
도4는 본 발명의 라이트 경로의 신호 흐름을 나타내는 타이밍도이다.4 is a timing diagram showing the signal flow of the write path of the present invention.
상기 도4를 참조하면, 클록신호(CLK)가 연속적으로 토글(Toggle)하고 클록신호의 0.75 × tCLK(한 클록 사이클)에서 데이터스트로브신호(DS)가 활성화된다. 데이터스트로브신호(DS)의 라이징과 폴링 에지에 맞춰서 입력 데이터(Input Data)가 들어오고 상기 데이터스트로브 상승 및 하강 펄스신호(dsrp4, dsfp4)에 의해 들어온 데이터가 얼라인된다. 이렇게 얼라인된 데이터는 글로벌버스라인드라이버(170, 180)을 통해서 글로벌버스라인으로 실리게 되고 라이트 정보를 갖고 있는 뱅크라이트활성화신호(bwen)에 동기되어 로컬버스라인으로 드라이브된다.Referring to FIG. 4, the clock signal CLK is continuously toggled and the data strobe signal DS is activated at 0.75 x tCLK (one clock cycle) of the clock signal. Input data is input in accordance with the rising and falling edges of the data strobe signal DS, and the data input by the data strobe rising and falling pulse signals dsrp4 and dsfp4 is aligned. The aligned data is loaded onto the global bus line through the global bus line drivers 170 and 180 and is driven to the local bus line in synchronization with the bank light activation signal bwen having the write information.
상기의 본 발명의 라이트 경로에서는 입력으로 들어온 데이터를 따로 얼라인하지 않고 단순히 시작 어드레스만 가지고 데이터의 이븐(Even)과 오드(Odd)만 판별해서 글로벌버스라인(gio)에 실어주기 때문에 상기 데이터스트로브신호의 라이징 에지에 들어온 데이터의 경우 '0.5 × tCK(한 클록 사이클) + 데이터 얼라인 시에 소모되는 시간'만큼 빠르게 글로벌버스라인에 데이터를 실어줄 수가 있고 상기 데이터스트로브의 폴링 에지에서 들어온 데이터의 경우도 데이터를 얼라인하는데 소모되는 시간이 없기 때문에 그 만큼 빠르게 글로벌버스라인에 데이터를 실어줄 수가 있다. 그리고 이렇게 빠르게 실린 데이터는 라이트파이프래치(350)에 실려 있다가 상기 뱅크라이트활성화신호(bwen)이 뜨게 되면 상기 뱅크라이트활성화신호(bwen)의 클록 펄스에 해당하는 데이터가 로컬버스라인(lio)에 실리게 된다.In the above-described write path of the present invention, the data strobe is not aligned with the input data, but only the start address and the odd of the data are identified and loaded on the global bus line. In the case of data entering the rising edge of the signal, data can be loaded on the global bus line as fast as 0.5 × tCK (one clock cycle) + time spent aligning the data. In this case, since there is no time spent aligning data, the data can be loaded on the global bus line as quickly as possible. The data loaded in this way is loaded on the light pipe latch 350, and when the bank light activation signal bwen is displayed, data corresponding to the clock pulse of the bank light activation signal bwen is transmitted to the local bus line lio. Will be loaded.
상기와 같은 방식으로 라이트 동작이 수행되면 상기 라이트파이프래치(350)에서 글로벌버스라인에 실린 데이터를 래치하고 있다가 상기 뱅크라이트활성화신호(bwen)가 뜨면 로컬버스라인(lio)로 데이터를 실어줄 때 상기 글로벌버스라인(gio)의 데이터와 상기 뱅크라이트활성화신호(bwen)와의 펄스 신호의 마진을 없애주게되므로 라이트 동작이 빠르고 안전하게 이루어지게 된다.When the write operation is performed in the above manner, the light pipe latch 350 latches the data on the global bus line, and when the bank light activation signal bwen appears, the data is transferred to the local bus line lio. When the margin of the pulse signal between the data of the global bus line (gio) and the bank light activation signal bwen is eliminated, the write operation is performed quickly and safely.
또한, 종래의 라이트 방식은 글로벌버스라인(gio)에 데이터가 실려서 라이트드라이버(190, 200)에 도달한 이후에 상기 뱅크라이트활성화신호(bwen)이 활성화되므로 새로운 라이트 데이터가 들어오기 이전에 상기 뱅크라이트활성화신호(bwen)이 비활성화되어야 한다는 제약이 있었으나 본 발명의 경우에는 라이트파이프래치(350)을 이용해서 글로벌버스라인(gio)에 들어온 데이터와 상기 뱅크라이트활성화신호(bwen)이 서로 무관하게 동작하기 때문에 초고속으로 동작하는 동기식메모리에서 빠르고 안전하게 라이트 동작을 수행할 수 있다.In addition, in the conventional write method, since the bank light activation signal bwen is activated after the data is loaded on the global bus line gio and reaches the light drivers 190 and 200, the bank before the new write data is entered. Although the light activation signal bwen should be inactivated, in the present invention, the data entered into the global bus line gio using the light pipe latch 350 and the bank light activation signal bwen operate independently of each other. Therefore, the write operation can be performed quickly and safely in the synchronous memory operating at high speed.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 본 발명은 라이트 데이터를 얼라인하지 않고 라이트 동작을 수행하고, 라이트파이프래치에서 글로벌버스라인의 데이터를 저장하는 방식을 사용하므로써 고주파에서 빠르고 안전한 라이트 동작을 수행할 수 있도록 한다.As described above, the present invention enables a fast and safe light operation at a high frequency by using a method of performing a write operation without aligning the write data and storing the data of the global bus line in the light pipe.
Claims (5)
Priority Applications (1)
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|---|---|---|---|
| KR1019990063919A KR100321736B1 (en) | 1999-12-28 | 1999-12-28 | Semiconductor memory device for accomplishing high-speedy and stable write operation |
Applications Claiming Priority (1)
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| Publication Number | Publication Date |
|---|---|
| KR20010061425A KR20010061425A (en) | 2001-07-07 |
| KR100321736B1 true KR100321736B1 (en) | 2002-01-26 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422947B1 (en) * | 2001-11-22 | 2004-03-16 | 주식회사 하이닉스반도체 | Method and apparatus for outputting burst read data |
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| KR19990001990A (en) * | 1997-06-18 | 1999-01-15 | 김영환 | High speed action semiconductor memory device |
| KR19990006345A (en) * | 1997-06-04 | 1999-01-25 | 세키자와 다다시 | Semiconductor storage device |
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| KR19990086389A (en) * | 1998-05-27 | 1999-12-15 | 김영환 | Data input buffer of Didyric Synchronous DRAM |
-
1999
- 1999-12-28 KR KR1019990063919A patent/KR100321736B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010061425A (en) | 2001-07-07 |
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