KR100317319B1 - Low voltage driver circuit for memory device - Google Patents
Low voltage driver circuit for memory device Download PDFInfo
- Publication number
- KR100317319B1 KR100317319B1 KR1019990018101A KR19990018101A KR100317319B1 KR 100317319 B1 KR100317319 B1 KR 100317319B1 KR 1019990018101 A KR1019990018101 A KR 1019990018101A KR 19990018101 A KR19990018101 A KR 19990018101A KR 100317319 B1 KR100317319 B1 KR 100317319B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- hvc
- self
- refresh mode
- memory device
- Prior art date
Links
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- C—CHEMISTRY; METALLURGY
- C03—GLASS; MINERAL OR SLAG WOOL
- C03B—MANUFACTURE, SHAPING, OR SUPPLEMENTARY PROCESSES
- C03B35/00—Transporting of glass products during their manufacture, e.g. hot glass lenses, prisms
- C03B35/04—Transporting of hot hollow or semi-hollow glass products
- C03B35/06—Feeding of hot hollow glass products into annealing or heating kilns
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P40/00—Technologies relating to the processing of minerals
- Y02P40/50—Glass production, e.g. reusing waste heat during processing or shaping
- Y02P40/57—Improving the yield, e-g- reduction of reject rates
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Materials Engineering (AREA)
- Organic Chemistry (AREA)
- Dram (AREA)
Abstract
본 발명은 동작모드에 따라 Half-Vcc를 발생하는 메모리 소자의 저전력 구동 회로에 관한 것으로, 이를 위한 본 발명에 따른 메모리 소자의 저전력 구동 회로는 뱅크 액티브 상태 제어에 관한 신호를 출력하는 뱅크 액티브 상태 제어부를 포함하고 노말 모드/셀프 리프레쉬 모드의 동작을 하는 메모리 장치에 있어서, 상기 동작 모드에 따라 셀프 리프레쉬 모드 신호를 출력하는 셀프 리프레쉬 모드부, 상기 셀프 리프레쉬 모드 신호에 의해 내부 리프레쉬 주기 신호와 내부 HVC 구동신호를 출력하는 셀프 리프레쉬 오실레이터, 상기 내부 HVC 구동신호와 셀프 리프레쉬 모드 신호에 의해 HVC 인에이블 신호를 출력하는 HVC 인에이블 제어부, 상기 HVC 인에이블 신호를 게이트 입력으로 하는 NMOS 트랜지스터와 상기 HVC 인에이블 신호의 반전신호를 게이트 입력으로 하는 PMOS 트랜지스터에 직렬 연결되어 선택적으로 HVC를 발생시키는 HVC 제너레이터, 상기 뱅크 액티브 상태 신호와 셀프 리프레쉬 모드 신호에 의해 어드레스엔드 신호를 출력하는 프리/액티브부, 상기 어드레스엔드 신호에 의해 비트라인 이퀄라이즈를 제어하는 비트라인 이퀄라이저를 포함하여 이루어지는 것을 특징으로 한다.The present invention relates to a low power driving circuit of a memory device generating Half-Vcc according to an operation mode, and the low power driving circuit of the memory device according to the present invention for outputting a signal related to bank active state control. A memory device including a normal mode and a self refresh mode, the memory device comprising: a self refresh mode unit configured to output a self refresh mode signal according to the operation mode; and an internal refresh cycle signal and an internal HVC drive by the self refresh mode signal A self-refresh oscillator for outputting a signal, an HVC enable control unit for outputting an HVC enable signal according to the internal HVC drive signal and a self-refresh mode signal, an NMOS transistor having the HVC enable signal as a gate input, and the HVC enable signal To the gate input Is an HVC generator connected in series with a PMOS transistor to selectively generate HVC, a pre / active section for outputting an address end signal by the bank active state signal and a self refresh mode signal, and bit line equalization by the address end signal. And a bit line equalizer for controlling.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 전력 소모를 감소시키는데 적당한 메모리 소자의 저전력 구동 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices and to low power drive circuits in memory devices suitable for reducing power consumption.
일반적으로 Half-Vcc전압은 메모리 셀 캐패시터전극의 전압(Vcp)으로서 신호 전하량을 결정하는데 사용하거나 비트라인의 프리차지(Precharge) 전압에 이용되어 신호 검출의 기준을 결정하는 전압이다.In general, the Half-Vcc voltage is a voltage Vcp of a memory cell capacitor electrode that is used to determine a signal charge amount or a precharge voltage of a bit line to determine a reference for signal detection.
따라서 전압의 정밀도와 외부 전원 전압의 변동이나 부하 변동등에 대한 신속한 응답 특성이 필요하다.Therefore, there is a need for rapid response characteristics against voltage accuracy and external power supply voltage fluctuations or load fluctuations.
그리고 메모리 소자의 리프레쉬 동작은 /RAS신호가 외부로부터 인가되고 컨트롤 클럭의 상태에 따라 리프레쉬 어드레스(Refresh address)를 외부로부터 받아들이거나 또는 내부에서 생성하거나 하는 펄스드 리프레쉬(Pulsed refresh) 방식을 널리 이용한다.The refresh operation of the memory device widely uses a pulsed refresh method in which a / RAS signal is applied from the outside and a refresh address is received from the outside or generated internally according to a control clock state.
최근에는 리프레쉬 동기 신호로 사용되던 /RAS신호마저도 디램 내부에서 발생시키는 동작 모드가 저전력 또는 배터리 백업등의 목적을 위해 사용되고 있다.Recently, even the / RAS signal, which is used as a refresh sync signal, generates an internal operation mode of the DRAM, and is used for the purpose of low power or battery backup.
이하 첨부도면을 참조하여 종래 기술에 따른 메모리 소자의 저전력 구동 회로에 대해 설명하면 다음과 같다.Hereinafter, a low power driving circuit of a memory device according to the related art will be described with reference to the accompanying drawings.
도 1은 종래기술에 따른 메모리 소자의 저전력 구동회로를 나타낸 구성 블록도로서, 명령어를 조합하는 명령어 디코더(command decoder)(11)와, 상기 명령어디코더(11)의 출력신호인 오토 리프레쉬 신호(AUTO_REF)와 셀프 리프레쉬 신호 (SELF_REF)를 입력받아 셀프 리프레쉬 모드(self-refresh mode)를 선택하는 셀프 리프레쉬 모드부(12)와, 상기 셀프 리프레쉬 모드부(12)의 셀프 리프레쉬 모드 신호(SRF)를 입력받아 내부 리프레쉬 주기 신호(PSRF)를 발생시키는 셀프 리프레쉬 오실레이터(self-refresh oscillator)(13)와, 상기 명령어 디코더(11)의 출력신호 (ACT,PRE)와 내부리프레쉬 주기 신호(PSRF)에 의해 뱅크 상태(bank state)를 제어하는 뱅크 액티브 상태 제어부(bank active state)(14)와, 상기 뱅크 액티브 상태 제어부(14)의 뱅크 액티브 상태 신호(BA0)와 버퍼링되어 프리디코드(predecode)된 X 어드레스를 입력받아 워드라인을 선택하는 코어 X-디코더(core X-decoder)(15)와, 상기 코어 X-디코더(15)의 워드라인 선택 신호(WL_SEL)에 의해 선택된 메모리 셀 어레이(16)에 전력을 공급하는 Half-Vcc 제너레이터(17)로 구성된다.FIG. 1 is a block diagram illustrating a low-power driving circuit of a memory device according to the prior art, and includes a command decoder 11 for combining instructions and an auto refresh signal AUTO_REF which is an output signal of the command decoder 11. ) And the self refresh mode 12 to select the self refresh mode (self-refresh mode) and the self refresh mode signal SRF of the self refresh mode 12. A self-refresh oscillator 13 which receives the internal refresh cycle signal PSRF, and outputs the signals ACT and PRE of the command decoder 11 and the internal refresh cycle signal PSRF. X which is buffered and predecoded with a bank active state controller 14 for controlling a bank state and a bank active state signal BA0 of the bank active state controller 14. A core X-decoder 15 that receives an address and selects a word line, and a memory cell array 16 selected by a word line select signal WL_SEL of the core X-decoder 15. It consists of a Half-Vcc generator 17 which supplies electric power.
상기와 같이 구성된 종래기술에 따른 메모리 소자의 저전력 구동회로를 설명하면 명령어 디코더(11)의 출력 명령어(AUTO_REF/SELF_REF)를 입력받아 메모리 셀 어레이(16)는 노말 모드(Normal mode)와 리프레쉬 모드(Refresh mode)를 선택적으로 수행한다.Referring to the low-power driving circuit of the conventional memory device configured as described above, the memory cell array 16 receives the output command AUTO_REF / SELF_REF of the command decoder 11 in the normal mode and the refresh mode ( Refresh mode) is optionally performed.
여기서 리프레쉬 동작은 클럭 인에이블 신호(CKE)와의 조합에 따라 오토 리프레쉬(Auto Refresh)와 셀프 리프레쉬(Self Refresh)로 각각 동작한다.The refresh operation may be performed by auto refresh and self refresh, respectively, in combination with the clock enable signal CKE.
이어 셀프 리프레쉬 동작을 수행하면 상기 셀프 리프레쉬 명령어(SELF_REF)와 클럭 인에이블 신호(CKE)의 조합에 의해 셀프 리프레쉬 모드 신호(SRF)를 출력하고, 상기 셀프 리프레쉬 모드 신호(SRF)를 입력받은 셀프 리프레쉬 오실레이터(Self-refresh oscillator)(13)는 내부 리프레쉬 주기 신호(PSRF)를 출력한다.Subsequently, when the self refresh operation is performed, the self refresh mode signal SRF is output by the combination of the self refresh command SELF_REF and the clock enable signal CKE, and the self refresh mode SRF is received. The self-refresh oscillator 13 outputs an internal refresh cycle signal PSRF.
이어 상기 내부 리프레쉬 주기 신호(PSRF)는 셀프 리프레쉬가 엔트리(entry)되어 EXIT될 때까지 내부적으로 일정한 주기로 발생되어 리프레쉬 동작을 수행한다.Subsequently, the internal refresh period signal PSRF is generated internally at a constant cycle until the self refresh is entered and is exited to perform a refresh operation.
한편 노말 모드에서 상기 내부 리프레쉬 주기 신호(PSRF)는 발생된 명령어 (ACT,PRE)와 동일하게 뱅크 액티브 상태(bank active state)를 제어하는 입력신호로 사용된다.In the normal mode, the internal refresh period signal PSRF is used as an input signal for controlling a bank active state in the same manner as the generated commands ACT and PRE.
이 때 뱅크 액티브 상태 신호(BA0)는 외부에서 입력된 어드레스(X-address)와 조합하여 워드라인 선택 신호(word line select;WL_SEL)로 이용된다.In this case, the bank active state signal BA0 is used as a word line select signal WL_SEL in combination with an externally input address X-address.
그리고 Half-Vcc 제너레이터(17)는 메모리 셀 어레이(16)에 계속적으로 전력을 공급한다.The Half-Vcc generator 17 continuously supplies power to the memory cell array 16.
그러나 상기와 같은 종래 기술의 메모리 소자의 저전력 구동 회로는 셀프 리프레쉬와 같이 전력을 소모하지 않아도 되는 동작시에도 Half-Vcc 제너레이터가 계속 동작하기 때문에 전력의 소모가 많은 문제점이 있다.However, the low-power driving circuit of the memory device of the prior art as described above has a problem in that power consumption is high because the Half-Vcc generator continues to operate even when the power does not need to be consumed, such as self refresh.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 동작 모드에 따라 Half-Vcc 제너레이터를 선택적으로 구동하는데 적당한 메모리 소자의 저전력 구동회로를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object thereof is to provide a low power driving circuit of a memory device suitable for selectively driving a Half-Vcc generator according to an operation mode.
도 1은 종래기술에 따른 메모리 소자의 저전력 구동 회로를 나타낸 구성 블록도1 is a block diagram illustrating a low power driving circuit of a memory device according to the prior art;
도 2는 본 발명에 따른 메모리 소자의 저전력 구동 회로를 나타낸 구성 블록도2 is a block diagram illustrating a low power driving circuit of a memory device according to the present invention.
도 3은 도 2의 HVC 인에이블 제어부를 나타낸 회로도FIG. 3 is a circuit diagram illustrating the HVC enable controller of FIG. 2. FIG.
도 4는 도 2의 비트라인 이퀄라이저를 나타낸 회로도4 is a circuit diagram illustrating a bit line equalizer of FIG. 2.
도 5는 본 발명에 따른 메모리 소자의 저전력 구동 회로의 동작 타이밍도5 is an operation timing diagram of a low power driving circuit of a memory device according to the present invention.
도 6은 본 발명에 따른 저전력 셀프모드 동작 타이밍도6 is a timing diagram of a low power self-mode operation according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of drawings
31 : 명령어 디코더 32 : 셀프 리프레쉬 모드부31: command decoder 32: self refresh mode
33 : 셀프 리프레쉬 오실레이터 34 : 뱅크 액티브 상태 제어부33: self refresh oscillator 34: bank active state control unit
35 : 코어 X-디코더 36 : 메모리 셀 어레이35 core X-decoder 36 memory cell array
37 : 프리/액티브부 38 : 비트라인 이퀄라이저37: pre / active part 38: beat line equalizer
39 : HVC 인에이블 제어부 40 : HVC 제너레이터39: HVC enable control unit 40: HVC generator
상기의 목적을 달성하기 위한 본 발명에 따른 메모리 소자의 저전력 구동회로는 뱅크 액티브 상태 제어에 관한 신호를 출력하는 뱅크 액티브 상태 제어부를 포함하고 노말 모드/셀프 리프레쉬 모드의 동작을 하는 메모리 장치에 있어서, 상기 동작 모드에 따라 셀프 리프레쉬 모드 신호를 출력하는 셀프 리프레쉬 모드부, 상기 셀프 리프레쉬 모드 신호에 의해 내부 리프레쉬 주기 신호와 내부 HVC 구동신호를 출력하는 셀프 리프레쉬 오실레이터, 상기 내부 HVC 구동신호와 셀프 리프레쉬 모드 신호에 의해 HVC 인에이블 신호를 출력하는 HVC 인에이블 제어부, 상기 HVC 인에이블 신호를 게이트 입력으로 하는 NMOS 트랜지스터와 상기 HVC 인에이블 신호의 반전신호를 게이트 입력으로 하는 PMOS 트랜지스터에 직렬 연결되어 선택적으로 HVC를 발생시키는 HVC 제너레이터, 상기 뱅크 액티브 상태 신호와 셀프 리프레쉬 모드 신호에 의해 어드레스엔드 신호를 출력하는 프리/액티브부, 상기 어드레스엔드 신호에 의해 비트라인 이퀄라이즈를 제어하는 비트라인 이퀄라이저를 포함하여 이루어지는 것을 특징으로 한다.A low power driving circuit of a memory device according to the present invention for achieving the above object comprises a bank active state control unit for outputting a signal relating to the bank active state control, the memory device for operating in the normal mode / self refresh mode, A self refresh mode unit for outputting a self refresh mode signal according to the operation mode, a self refresh oscillator for outputting an internal refresh cycle signal and an internal HVC drive signal according to the self refresh mode signal, the internal HVC drive signal and a self refresh mode signal An HVC enable control unit for outputting an HVC enable signal by connecting an NMOS transistor having the HVC enable signal as a gate input and a PMOS transistor having the inverted signal of the HVC enable signal as a gate input to selectively HVC Generating HVC Genres And a pre / active unit for outputting an address end signal by the bank active state signal and the self refresh mode signal, and a bit line equalizer for controlling bit line equalization by the address end signal.
이하 첨부도면을 참조하여 본 발명에 따른 메모리 소자에 대해 설명하면 다음과 같다.Hereinafter, a memory device according to the present invention will be described with reference to the accompanying drawings.
도 2는 본 발명에 따른 메모리 소자의 저전력 구동회로를 나타낸 구성 블록도이고, 도 3은 도 2의 HVC 인에이블 제어부를 나타낸 회로도이며, 도 4는 도 2의 비트라인 이퀄라이저를 나타낸 회로도이다.FIG. 2 is a block diagram illustrating a low power driving circuit of a memory device according to the present invention, FIG. 3 is a circuit diagram illustrating an HVC enable controller of FIG. 2, and FIG. 4 is a circuit diagram illustrating a bit line equalizer of FIG. 2.
그리고 도 5는 본 발명에 따른 메모리 소자의 저전력 구동회로의 동작 타이밍도이고 도 6은 본 발명에 따른 저전력 셀프모드 동작 타이밍도이다.5 is an operation timing diagram of a low power driving circuit of a memory device according to the present invention, and FIG. 6 is a timing diagram of a low power self mode operation according to the present invention.
도 2에 도시된 바와 같이, 본 발명에 따른 메모리 소자의 저전력 구동회로는뱅크 액티브 상태 제어에 관한 신호(BA0)를 출력하는 뱅크 액티브 상태 제어부(34)를 포함하고 노말 모드(normal mode)/셀프 리프레쉬 모드(self refresh mode)의 동작을 하는 메모리 장치에 있어서, 상기 동작 모드에 따라 셀프 리프레쉬 모드 신호 (SRF)를 출력하는 셀프 리프레쉬 모드부(32), 상기 셀프 리프레쉬 모드 신호에 의해 내부 리프레쉬 주기 신호(PSRF)와 내부 HVC 구동신호(PSRF_HVE)를 출력하는 셀프 리프레쉬 오실레이터(33), 상기 내부 HVC 구동신호(PSRF_HVE)와 셀프 리프레쉬 모드 신호(SRF)를 입력받아 HVC 인에이블 신호(HVE)를 출력하는 HVC 인에이블 제어부(39), 상기 HVC 인에이블 신호를 게이트 입력으로 하는 NMOS 트랜지스터(MN10)와 상기 HVC 인에이블 신호의 반전신호를 게이트 입력으로 하는 PMOS 트랜지스터(MP10)에 직렬 연결되어 선택적으로 HVC를 발생시키는 HVC 제너레이터(40), 상기 뱅크 액티브 상태 신호(BA0)와 셀프 리프레쉬 모드 신호(SRF)에 의해 어드레스엔드 신호(ADD_END)를 출력하는 프리/액티브(PRE/ACT)부(37), 상기 어드레스엔드 신호(ADD_END)를 입력받아 비트라인 이쿼라이즈를 제어하는 비트라인 이퀄라이저(bitline equalizer)(38)로 구성된다.이상과 같이 구성된 본 발명에 따른 메모리 소자의 동작에 대해 상세히 설명하면 다음과 같다.As shown in FIG. 2, the low power driving circuit of the memory device according to the present invention includes a bank active state control unit 34 for outputting a signal BA0 relating to bank active state control, and is in normal mode / self-refresh. A memory device operating in a self refresh mode, comprising: a self refresh mode unit 32 that outputs a self refresh mode signal SRF according to the operation mode, and an internal refresh cycle signal according to the self refresh mode signal Self-refreshing oscillator 33 which outputs PSRF and internal HVC driving signal PSRF_HVE, and HVC which outputs HVC enable signal HVE by receiving the internal HVC driving signal PSRF_HVE and self-refresh mode signal SRF. The enable control unit 39 sets an NMOS transistor MN10 that uses the HVC enable signal as a gate input and an inverted signal of the HVC enable signal as a gate input. Pre-outputs an address end signal ADD_END by an HVC generator 40 connected in series with a PMOS transistor MP10 to selectively generate HVC, the bank active state signal BA0 and a self refresh mode signal SRF. And an active (PRE / ACT) unit 37 and a bitline equalizer 38 that receives the address end signal ADD_END and controls bitline equalization. Hereinafter, the operation of the memory device will be described in detail.
즉 본 발명은 셀프 리프레쉬 모드(Self refresh mode)시 셀프 리프레쉬 오실레이터(33)에서 발생되는 내부 리프레쉬 신호(SRF)외에 내부 HVC 구동 신호(PSRF_ HVE)를 발생시켜 HVC 제너레이터(40)를 제어한다.That is, the present invention controls the HVC generator 40 by generating the internal HVC driving signal PSRF_HVE in addition to the internal refresh signal SRF generated by the self refresh oscillator 33 in the self refresh mode.
먼저 명령어 디코더(31)의 출력 명령어(AUTO_REF/SELF_REF)를 입력받아 메모리 셀 어레이(36)는 노말 모드(Normal mode)와 리프레쉬 모드(Refresh mode)를 선택적으로 수행한다.First, the output command AUTO_REF / SELF_REF of the command decoder 31 is input, and the memory cell array 36 selectively performs a normal mode and a refresh mode.
여기서 리프레쉬 동작은 클럭 인에이블 신호(CKE)와의 조합에 따라 오토 리프레쉬(Auto Refresh)와 셀프 리프레쉬(Self Refresh)로 각각 동작한다.The refresh operation may be performed by auto refresh and self refresh, respectively, in combination with the clock enable signal CKE.
이어 셀프 리프레쉬 동작을 수행하면 상기 셀프리프레쉬 명령어(SELF_REF)와 클럭 인에이블 신호(CKE)의 조합에 의해 셀프 리프레쉬 모드 신호(SRF)를 출력하고, 상기 셀프 리프레쉬 모드 신호(SRF)를 입력받은 셀프 리프레쉬 오실레이터 (Self-refresh oscillator)(33)는 내부 리프레쉬 주기 신호(PSRF)와 내부 HVC 구동 신호(PSRF_HVE)를 출력한다.Subsequently, when the self refresh operation is performed, the self refresh mode signal SRF is output by the combination of the cell refresh command SELF_REF and the clock enable signal CKE, and the self refresh mode SRF is received. The self-refresh oscillator 33 outputs an internal refresh cycle signal PSRF and an internal HVC driving signal PSRF_HVE.
이어 상기 내부 리프레쉬 주기 신호(PSRF)는 셀프 리프레쉬가 엔트리(entry)되어 동작을 끝낼(exit) 때까지 내부적으로 일정한 주기로 발생되어 리프레쉬 동작을 수행한다.Subsequently, the internal refresh period signal PSRF is generated at a predetermined period internally until the self refresh is entered to terminate the operation, thereby performing the refresh operation.
한편 노말 모드에서 상기 내부 리프레쉬 주기 신호(PSRF)는 발생된 명령어 (ACT,PRE)와 동일하게 뱅크 액티브 상태(bank active state)를 제어하는 입력신호로 사용된다.In the normal mode, the internal refresh period signal PSRF is used as an input signal for controlling a bank active state in the same manner as the generated commands ACT and PRE.
이 때 뱅크 액티브 상태 신호(BA0)는 외부에서 입력된 어드레스(X-address)와 조합하여 워드라인 선택 신호(word line select;WL_SEL)로 이용된다.In this case, the bank active state signal BA0 is used as a word line select signal WL_SEL in combination with an externally input address X-address.
이어 셀프 리프레쉬 동작이 선택되면 HVC 인에이블 신호(HVE)는 셀프 리프레쉬 모드 신호(SRF)가 하이상태인 구간에서 내부 HVC 인에이블 신호(PSRF_HVE)와 듀티 사이클만 다른 신호를 발생시킨다.Subsequently, when the self refresh operation is selected, the HVC enable signal HVE generates a signal that differs only in the duty cycle from the internal HVC enable signal PSRF_HVE in a section where the self refresh mode signal SRF is high.
이어 셀프 리프레쉬 동작 구간에서 HVC인에이블 신호(HVE)가 로우상태인 구간에서는 상기 HVC 제너레이터(40)의 동작을 정지시킨다.Subsequently, the operation of the HVC generator 40 is stopped in the section where the HVC enable signal HVE is low in the self refresh operation section.
여기서 상기 HVC 인에이블 신호(HVE)가 하이일 때 NMOS 트랜지스터(MN10)는 턴온되고 PMOS 트랜지스터(MP10)도 턴온되어 상기 HVC 제너레이터(40)는 Half-Vcc를 발생시킨다.Here, when the HVC enable signal HVE is high, the NMOS transistor MN10 is turned on and the PMOS transistor MP10 is also turned on so that the HVC generator 40 generates Half-Vcc.
그러나 상기 HVC 인에이블 신호(HVE)가 로우일 때 NMOS 트랜지스터(MN10)와 PMOS 트랜지스터(MP10)는 모두 턴오프되어 상기 HVC 제너레이터(40)는 동작하지 않는다.However, when the HVC enable signal HVE is low, both the NMOS transistor MN10 and the PMOS transistor MP10 are turned off so that the HVC generator 40 does not operate.
이 때 뱅크 액티브 상태 신호(BA0)와 셀프 리프레쉬 모드 신호(SRF)가 프리/액티브부(37)에 입력되어 밸런스 신호(BALANCE)를 발생시킨다.At this time, the bank active state signal BA0 and the self refresh mode signal SRF are input to the pre / active unit 37 to generate a balance signal BALANCE.
여기서 상기 밸런스 신호(BALANCE)는 노말 모드(Normal mode)와 셀프 모드 (Self mode)일때 각각 다른 상태로 출력되어 노말 모드와 셀프 모드를 구분해준다.Here, the balance signal BALANCE is output in different states in the normal mode and the self mode to distinguish between the normal mode and the self mode.
이어 노말 모드일 때 밸런스 신호(BALANCE)는 뱅크 액티브 상태 신호(BA0)가 하이상태이고 셀프 리프레쉬 모드 신호(SRF)가 로우상태임에 따라 어드레스엔드 신호(ADD_END)의 반전상태로 있다.In the normal mode, the balance signal BALANCE is in the inverted state of the address end signal ADD_END as the bank active state signal BA0 is high and the self refresh mode signal SRF is low.
한편 셀프 모드일 때 즉 셀프 리프레쉬 모드 신호(SRF)가 하이일 경우, 뱅크 액티브 상태 신호(BA0)와 어드레스엔드 신호(ADD_END)의 제어를 받아 펄스로 작용하여 셀프 모드로 들어왔음을 알려주는 신호가 된다.On the other hand, in the self mode, that is, when the self refresh mode signal SRF is high, a signal indicating that the self mode is entered by acting as a pulse under the control of the bank active state signal BA0 and the address end signal ADD_END is generated. do.
따라서 상기 밸런스 신호(BALANCE)는 셀프 리프레쉬 모드로 들어가면 HVC 제너레이터(40)가 정지하는 동안 비트라인 이퀄라이즈를 제어해주는 역할을 한다.Therefore, when the balance signal BALANCE enters the self refresh mode, the balance signal BALANCE controls bit line equalization while the HVC generator 40 is stopped.
상기와 같은 본 발명에 따른 메모리 소자는 동작모드에 따라 HVC 제너레이터를 제어할수 있으므로 저전력을 필요로 하는 리프레쉬 동작시 HVC 제너레이터에 의한 전력소모를 감소시킬 수 있는 효과가 있다.As described above, the memory device according to the present invention can control the HVC generator according to the operation mode, thereby reducing power consumption by the HVC generator during the refresh operation requiring low power.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990018101A KR100317319B1 (en) | 1999-05-19 | 1999-05-19 | Low voltage driver circuit for memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990018101A KR100317319B1 (en) | 1999-05-19 | 1999-05-19 | Low voltage driver circuit for memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000074291A KR20000074291A (en) | 2000-12-15 |
| KR100317319B1 true KR100317319B1 (en) | 2001-12-22 |
Family
ID=19586594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990018101A KR100317319B1 (en) | 1999-05-19 | 1999-05-19 | Low voltage driver circuit for memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100317319B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206245B2 (en) * | 2005-04-28 | 2007-04-17 | Infineon Technologies Ag | Methods and apparatus for implementing standby mode in a random access memory |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943960A (en) * | 1988-07-19 | 1990-07-24 | Mitsubishi Denki Kabushiki Kaisha | Self-refreshing of dynamic random access memory device and operating method therefor |
| JPH05166368A (en) * | 1991-12-18 | 1993-07-02 | Sharp Corp | Pseudo sram |
| JPH0765574A (en) * | 1993-08-26 | 1995-03-10 | Nec Corp | Initial-stage circuit system of semiconductor memory |
| JPH07130167A (en) * | 1993-10-29 | 1995-05-19 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
| JPH07226075A (en) * | 1994-02-10 | 1995-08-22 | Toshiba Corp | Semiconductor storage device |
| KR19990029191A (en) * | 1997-09-04 | 1999-04-26 | 다니구찌 이찌로오, 기타오카 다카시 | Semiconductor integrated circuit device with improved low voltage operation |
-
1999
- 1999-05-19 KR KR1019990018101A patent/KR100317319B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943960A (en) * | 1988-07-19 | 1990-07-24 | Mitsubishi Denki Kabushiki Kaisha | Self-refreshing of dynamic random access memory device and operating method therefor |
| JPH05166368A (en) * | 1991-12-18 | 1993-07-02 | Sharp Corp | Pseudo sram |
| JPH0765574A (en) * | 1993-08-26 | 1995-03-10 | Nec Corp | Initial-stage circuit system of semiconductor memory |
| JPH07130167A (en) * | 1993-10-29 | 1995-05-19 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
| JPH07226075A (en) * | 1994-02-10 | 1995-08-22 | Toshiba Corp | Semiconductor storage device |
| KR19990029191A (en) * | 1997-09-04 | 1999-04-26 | 다니구찌 이찌로오, 기타오카 다카시 | Semiconductor integrated circuit device with improved low voltage operation |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000074291A (en) | 2000-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6137743A (en) | Semiconductor memory device with reduced consumption of standby current in refresh mode | |
| US6115319A (en) | Dynamic RAM having word line voltage intermittently boosted in synchronism with an external clock signal | |
| US6021082A (en) | Semiconductor memory device including an internal power supply circuit having standby and activation mode | |
| KR100781950B1 (en) | Internal supply voltage generating circuit in a semiconductor memory device and method for controlling the same | |
| US20020060943A1 (en) | Semiconductor device having early operation high voltage generator and high voltage supplying method therefore | |
| US6707745B2 (en) | Operation control according to temperature variation in integrated circuit | |
| KR100591759B1 (en) | Power Supply of Semiconductor Memory | |
| JPH06215568A (en) | Back-bias-voltage generation circuit of semiconductor memory device | |
| US6614707B2 (en) | Power supply circuit stably supplying power supply potential even to load consuming rapidly changing current and semiconductor memory device with same | |
| US4985869A (en) | Semiconductor memory device with an improved substrate back-bias arrangement | |
| US20040093461A1 (en) | Self-refresh device and method | |
| US5687128A (en) | Power supply voltage boosting circuit of semiconductor memory device | |
| US5412604A (en) | Semiconductor device using boosted signal | |
| US6291869B1 (en) | Semiconductor circuit device having hierarchical power supply structure | |
| US7492646B2 (en) | Internal voltage generator of semiconductor device | |
| US6172932B1 (en) | On-chip voltage generating device for semiconductor memory with reduced stand-by current | |
| JPH0785678A (en) | Semiconductor integrated circuit | |
| KR100317319B1 (en) | Low voltage driver circuit for memory device | |
| US7679981B2 (en) | Semiconductor device | |
| KR101026379B1 (en) | High Voltage Pumping Device | |
| US5805519A (en) | Semiconductor memory device | |
| JP4804609B2 (en) | Memory circuit that prevents cell array power supply from rising | |
| US5771198A (en) | Source voltage generating circuit in semiconductor memory | |
| US6232824B1 (en) | Semiconductor device capable of suppressing transient variation in level of internal power supply potential | |
| JP2000222878A (en) | Dynamic access memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091028 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |