KR100309166B1 - Reset control device - Google Patents
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Abstract
본 발명은 마이크로 컴퓨터 유닛의 리셋 제어장치에 관한 것으로, 롬의 메모리 영역에 다양한 리셋 프로그램을 저장하고, 중앙처리장치에는 리셋 프로그램의 인출을 제어하는 리셋 어드레스 제어로직을 구비하여 사용자 또는 시스템의 선택에 따라 다양한 리셋 프로그램의 수행이 가능하도록 하는데 그 목적이 있다. 이와 같은 목적의 본 발명은 기억장치와 중앙처리장치를 포함하여 이루어진다. 기억장치는 제 1 리셋 프로그램이 저장되는 제 1 메모리 영역과, 제 2 리셋 프로그램이 저장되는 제 2 메모리 영역을 갖는다. 중앙처리장치는 마이크로 컴퓨터 유닛의 정상 동작에 필요한 일반 프로그램이 인출되도록 하는 어드레스 제어로직과, 리셋모드 제어신호가 입력되고 리셋모드 제어신호가 논리 1일 때 제 1 리셋 프로그램이 인출되도록 하며 리셋모드 제어신호가 논리 0일 때 제 2 리셋 프로그램이 인출되도록 하는 리셋 어드레스 제어로직을 구비하고, 어드레스 제어 로직에 의해 인출된 일반 프로그램 또는 리셋 어드레스 제어 로직에 의해 인출된 제 1 및 제 2 리셋 프로그램을 수행하도록 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reset control device of a microcomputer unit, and includes a reset address control logic for storing various reset programs in a memory area of a ROM and controlling the withdrawal of a reset program in a central processing unit. Accordingly, the purpose is to enable the execution of various reset programs. The present invention for this purpose comprises a storage device and a central processing unit. The memory device has a first memory area in which a first reset program is stored, and a second memory area in which a second reset program is stored. The central processing unit has an address control logic to draw a general program required for normal operation of the microcomputer unit, and a first reset program to be drawn out when the reset mode control signal is input and the reset mode control signal is logic 1 and reset mode control. And a reset address control logic to cause the second reset program to be fetched when the signal is logic 0, to perform a general program fetched by the address control logic or a first and second reset program fetched by the reset address control logic. Is done.
Description
본 발명은 마이크로 컴퓨터 유닛의 리셋 제어장치에 관한 것으로 특히 마스크 롬을 구비한 마이크로 컴퓨터 유닛의 리셋 제어장치에 관한 것이다.The present invention relates to a reset control device for a microcomputer unit, and more particularly to a reset control device for a microcomputer unit having a mask ROM.
일반적으로 마이크로 컴퓨터 유닛은 파워 온시에 시스템이 초기화되거나, 별도의 리셋신호의 발생에 의해 시스템이 초기화된다. 시스템의 초기화는 동작 사이클이나 액세스하는 데이타의 길이 등을 설정하는 것을 포함한다.In general, the microcomputer unit is initialized when the system is powered on or by the generation of a separate reset signal. Initialization of the system includes setting an operation cycle, length of data to be accessed, and the like.
도 1은 종래의 마이크로 컴퓨터 유닛의 리셋 제어장치를 나타낸 블록도이다.1 is a block diagram showing a reset control apparatus of a conventional microcomputer unit.
중앙처리장치(CPU)(102)에는 어드레스 제어로직(104)이 구비되어 있다. 이 어드레스 제어로직(104)은 롬(106)으로부터 중앙처리장치(102)의 동작에 필요한 데이타(또는 명령어)를 인출한다. 롬(106)과 중앙처리장치(102)는 어드레스 버스 (ADD)와 데이타 버스(DATA)로 연결되어 있으며, 어드레스 제어로직(104)이 롬(106)의 메모리 영역에 저장되어 있는 데이타 또는 명령어를 인출하는 것이다.The central processing unit (CPU) 102 is provided with an address control logic 104. The address control logic 104 extracts data (or instructions) necessary for the operation of the central processing unit 102 from the ROM 106. The ROM 106 and the central processing unit 102 are connected by an address bus ADD and a data bus DATA, and the address control logic 104 stores data or instructions stored in a memory area of the ROM 106. To withdraw.
이와 같은 중앙처리장치(102)에 리셋신호(RST)가 입력되면 어드레스 제어로직(104)은 롬(106)의 해당 메모리 영역에서 리셋 프로그램을 인출하여 중앙처리장치(102)에 넘겨준다. 중앙처리장치(102)는 어드레스 제어로직(104)에 의해 제공된 리셋 프로그램을 수행하여 주변회로(108) 의 값을 초기화한다. 이때 초기화되는 레지스터(108)는 버스 콘트롤 레지스터(bus control register)와 메모리 콘트롤 레지스터(memory control register) 등이 있다.When the reset signal RST is input to the central processing unit 102, the address control logic 104 extracts the reset program from the corresponding memory area of the ROM 106 and passes it to the central processing unit 102. The central processing unit 102 performs the reset program provided by the address control logic 104 to initialize the value of the peripheral circuit 108. The register 108 initialized at this time includes a bus control register and a memory control register.
도 2는 상술한 종래의 마이크로 컴퓨터 유닛의 롬의 메모리 영역을 나타낸 도면이다. 도 2에 나타낸 바와 같이 롬(106)은 다수개의 메모리 영역으로 분할되어 있으며, 각각의 메모리 영역은 고유의 어드레스로 지정되어 있다.2 is a view showing a memory area of a ROM of the conventional microcomputer unit described above. As shown in Fig. 2, the ROM 106 is divided into a plurality of memory areas, each of which is assigned a unique address.
도 2에서 어드레스가 E0000001∼FFFFFFFF인 제 5 메모리 영역이 사용자 영역과 바이오스 영역으로 분할되어 있음을 알 수 있다. 바이오스 영역은 어드레스가 FFFFF801∼FFFFFFFF이다. 리셋 프로그램은 이 바이오스 영역에 저장되어 있다.It can be seen from FIG. 2 that the fifth memory area whose addresses are E0000001 to FFFFFFFF is divided into a user area and a BIOS area. The BIOS area has addresses of FFFFF801 to FFFFFFFF. The reset program is stored in this BIOS area.
그러나 이와 같은 종래의 마이크로 컴퓨터 유닛의 롬에 저장되어 있는 리셋 프로그램은 한번 코딩되면 이를 수정할 수 없기 때문에, 새로운 리셋 프로그램으로 업데이트하거나, 새로운 리셋 프로그램을 추가하여 기존의 리셋 프로그램과 혼용할 수 없는 단점이 있다.However, since the reset program stored in the ROM of the conventional microcomputer unit cannot be modified once coded, it is not possible to use the reset program by updating it with a new reset program or adding a new reset program. have.
따라서 본 발명은 롬의 메모리 영역에 다양한 리셋 프로그램을 저장하고, 중앙처리장치에는 리셋 프로그램의 인출을 제어하는 리셋 어드레스 제어로직을 구비하여 사용자 또는 시스템의 선택에 따라 다양한 리셋 프로그램의 수행이 가능하도록 하는데 그 목적이 있다.Therefore, the present invention stores various reset programs in the memory area of the ROM, and the central processing unit is provided with a reset address control logic for controlling the withdrawal of the reset program so that various reset programs can be executed according to a user or system selection. The purpose is.
이와 같은 목적의 본 발명은 기억장치와 중앙처리장치를 포함하여 이루어진다.The present invention for this purpose comprises a storage device and a central processing unit.
기억 장치는 제 1 리셋 프로그램이 저장되는 제 1 메모리 영역과, 제 2 리셋 프로그램이 저장되는 제 2 메모리 영역을 갖는다.The memory device has a first memory area in which a first reset program is stored, and a second memory area in which a second reset program is stored.
중앙처리장치는 마이크로 컴퓨터 유닛의 정상 동작에 필요한 일반 프로그램이 인출되도록 하는 어드레스 제어 로직과, 리셋모드 제어신호가 입력되고 리셋모드 제어 신호가 논리 1일 때 제 1 리셋 프로그램이 인출되도록 하며 리셋모드 제어신호가 논리 0일때, 제2리셋 프로그램이 인출되도록 하는 리셋 어드레스 제어로직을 구비하고, 어드레스 제어 로직에 의해 인출된 일반 프로그램 또는 리셋 어드레스 제어 로직에 의해 인출된 제 1 및 제 2 리셋 프로그램을 수행하도록 이루어진다.The central processing unit includes address control logic for drawing out a general program necessary for normal operation of the microcomputer unit, and a first reset program for drawing out when the reset mode control signal is input and the reset mode control signal is logic 1 and reset mode control. And a reset address control logic to cause the second reset program to be fetched when the signal is logic 0, to perform a general program fetched by the address control logic or a first and second reset program fetched by the reset address control logic. Is done.
도 1은 종래의 마이크로 컴퓨터 유닛의 리셋 제어장치를 나타낸 블록도.1 is a block diagram showing a reset control device of a conventional microcomputer unit.
도 2는 종래의 마이크로 컴퓨터 유닛의 롬의 메모리 영역을 나타낸 도면.2 shows a memory area of a ROM of a conventional microcomputer unit.
도 3은 본 발명에 따른 마이크로 컴퓨터 유닛의 리셋 제어장치를 나타낸 블록도.3 is a block diagram showing a reset control device for a microcomputer unit according to the present invention;
도 4는 본 발명에 따른 마이크로 컴퓨터 유닛의 롬의 메모리 영역을 나타낸 도면.4 shows a memory area of a ROM of a microcomputer unit according to the invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
102, 202 : 중앙처리장치 104, 204 : 어드레스 제어로직102, 202: central processing unit 104, 204: address control logic
106, 206 : 롬 108, 208 : 주변회로106, 206: Rom 108, 208: Peripheral circuit
210 : 리셋 어드레스 제어로직 ADD : 어드레스 버스210: reset address control logic ADD: address bus
DATA : 데이타 버스DATA: data bus
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 3과 도 4를 참조하여 설명하면 다음과 같다. 먼저 도 3은 본 발명에 따른 마이크로 컴퓨터 유닛의 리셋 제어장치를 나타낸 블록도이다.Referring to Figures 3 and 4 preferred embodiment of the present invention made as described above are as follows. 3 is a block diagram showing a reset control apparatus of a microcomputer unit according to the present invention.
중앙처리장치(CPU)(202)에는 어드레스 제어로직(204)과 리셋 어드레스 제어로직(210)이 함께 구비되어 있다. 어드레스 제어로직(204)은 롬(206)으로부터 시스템 리셋 이후의 일반적인 중앙처리장치(202)의 동작에 필요한 데이타 또는 명령어를 인출한다.The CPU 202 is provided with an address control logic 204 and a reset address control logic 210 together. The address control logic 204 fetches data or instructions necessary for the operation of the general CPU 202 after the system reset from the ROM 206.
리셋 어드레스 제어로직(210)은 리셋 신호(RST)와 리셋모드 제어신호(MODE)에 의해 동작하여 롬(206)의 메모리 영역으로부터 리셋 프로그램을 인출하도록 한다. 리셋 신호(RST)는 시스템 파워 온 도는 사용자에 의한 초기화 인터럽트 시에 발생하는 신호이며, 이 신호에 의해 시스템이 리셋 된다. 리셋모스 제어신호(MODE)는 사용자 또는 시스템에 의해 선택되는 신호로서, 롬(206)에 저장되어 있는 적어도 두 가지 이상의 서로 다른 리셋 프로그램 가운데 하나를 선택하도록 하는 신호이다. 즉, 리셋 어드레스 제어로직(210)은 이 리셋모드 제어신호(MODE)의 값에 해당하는 리셋 프로그램이 롬(206)으로부터 인출되도록 하는데, 예를 들면, 리셋모드 제어신호)가 논리 1일 대에는 제 1 리셋 프로그램이 기본 리셋 프로그램이 인출되도록 하고, 반대로 리셋모드 제어신호(MODE)가 논리 0일 때에는 사용자에 의해 추가된 제 2 리셋 프로그램인 추가 리셋 프로그램이 인출되도록 하는 것이다.The reset address control logic 210 operates by the reset signal RST and the reset mode control signal MODE to draw out the reset program from the memory area of the ROM 206. The reset signal RST is a signal generated when the system power temperature is initialized by the user, and the system is reset by this signal. The reset MOS control signal MODE is a signal selected by a user or a system and selects one of at least two different reset programs stored in the ROM 206. That is, the reset address control logic 210 causes the reset program corresponding to the value of the reset mode control signal MODE to be drawn out from the ROM 206. The first reset program causes the basic reset program to be drawn out. On the contrary, when the reset mode control signal MODE is logic 0, the additional reset program, which is the second reset program added by the user, is drawn out.
이와 같은 과정을 통하여 롬(206)에서 인출된 기본 리셋 프로그램 또는 추가 리셋 프로그램은 중앙처리장치(202)에 의해 실행되어 각각의 모드에 맞는 적절한 초기화가 이루어지는데, 그 예로는 마이크로 콘트롤 유닛에 구비된 버스 콘트롤 레지스터(bus control register)와 메모리 콘트롤 레지스터(memory control register)와 같은 다수의 레지스터(208)들이 값이 초기화되는 것을 들 수 있다.Through this process, the basic reset program or the additional reset program extracted from the ROM 206 is executed by the central processing unit 202 to perform proper initialization for each mode. For example, the micro control unit may be provided. A number of registers 208, such as a bus control register and a memory control register, may have their values initialized.
또 시스템이 기본 동작만을 위한 단순한 리셋 동작이 이루어지도록 하여 시스템의 초기화 시간이 단축되도록 하거나, 시스템의 전체 기능이 모두 수행될 수 있도록 완전한 리셋 동작이 이루어지도록 하여 비롯 초기화시간이 길어지더라도 시스템의 전 기능이 완전하게 실행될 수 있도록 하는 것도 가능하다.It also allows the system to perform a simple reset operation for the basic operation only to shorten the initialization time of the system, or to perform a complete reset operation so that the entire function of the system can be performed. It is also possible to make the function fully executable.
도 4는 본 발명에 따른 마이크로 컴퓨터 유닛의 롬의 메모리 영역을 나타낸 도면이다. 도 4에 나타낸 바와 같이 롬(206)은 다수개의 메모리 영역으로 분할되며, 각각의 메모리 영역은 고유의 어드레스로 지정된다.4 shows a memory area of a ROM of a microcomputer unit according to the present invention. As shown in Fig. 4, the ROM 206 is divided into a plurality of memory areas, each of which is assigned a unique address.
도 4에서 어드레스가 E0000001∼FFFFFFFF인 제 5 메모리 영역이 사용자 영역과 바이오스 영역으로 분할되고, 바이오스 영역은 다시 제 1 바이오스 영역과 제 2 바이오스 영역으로 분할된다. 제 1 바이오스 영역은 어드레스가 FFFFF801∼FFFFFF FF이며, 기본적인 리셋 프로그램이 저장된다. 추가 리셋 프로그램은 어드레스가 FFFF0001∼FFFFF799인 제 2 바이오스 영역에 저장된다.In FIG. 4, the fifth memory area whose addresses are E0000001 to FFFFFFFF is divided into a user area and a BIOS area, and the BIOS area is further divided into a first BIOS area and a second BIOS area. The first BIOS area has addresses FFFFF801 to FFFFFF FF, and a basic reset program is stored. The additional reset program is stored in the second BIOS area whose addresses are FFFF0001 to FFFFF799.
따라서, 사용자가 리셋모드 제어신호를 특정 값으로 설정하면, 이후 시스템 리셋 시에는 상술한 제 1 바이오스 영역의 기본 리셋 프로그램 또는 제 2 바이오스 영역의 추가 리셋 프로그램이 인출되어 수행됨으로써 사용자가 원하는 모드의 리셋 동작이 이루어진다.Therefore, if the user sets the reset mode control signal to a specific value, the system resets the desired mode by retrieving the basic reset program of the first BIOS area or the additional reset program of the second BIOS area. The operation is made.
본 발명에 따른 리셋 제어장치는 롬의 메모리 영역에 적어도 두 가지 이상의 서로 다른 리셋 프로그램이 저장되도록 하고, 중앙처리장치에 리셋 프로그램의 인출을 제어하는 리셋 어드레스 제어로직을 구비하여 사용자 또는 시스템의 선택에 따라 다양한 리셋 프로그램의 수행이 가능하도록 하는 효과를 제공한다.The reset control device according to the present invention allows at least two different reset programs to be stored in a memory area of a ROM, and has a reset address control logic for controlling the withdrawal of the reset program in a central processing unit, so as to select a user or a system. Accordingly, the present invention provides an effect of enabling various reset programs to be executed.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980039590A KR100309166B1 (en) | 1998-09-24 | 1998-09-24 | Reset control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980039590A KR100309166B1 (en) | 1998-09-24 | 1998-09-24 | Reset control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000020809A KR20000020809A (en) | 2000-04-15 |
| KR100309166B1 true KR100309166B1 (en) | 2001-12-17 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980039590A KR100309166B1 (en) | 1998-09-24 | 1998-09-24 | Reset control device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100309166B1 (en) |
-
1998
- 1998-09-24 KR KR1019980039590A patent/KR100309166B1/en not_active IP Right Cessation
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|---|---|
| KR20000020809A (en) | 2000-04-15 |
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