KR100307702B1 - Digital match filter for acquisition code - Google Patents

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KR100307702B1
KR100307702B1 KR1019980054894A KR19980054894A KR100307702B1 KR 100307702 B1 KR100307702 B1 KR 100307702B1 KR 1019980054894 A KR1019980054894 A KR 1019980054894A KR 19980054894 A KR19980054894 A KR 19980054894A KR 100307702 B1 KR100307702 B1 KR 100307702B1
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Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야1. TECHNICAL FIELD OF THE INVENTION

본 발명은 코드 획득을 위한 디지털 정합 필터에 관한 것임.The present invention relates to a digital matched filter for code acquisition.

2. 발명이 해결하고자하는 과제2. The problem to be solved by the invention

본 발명은, CDMA 시스템에서 코드 획득을 위한 디지털 정합 필터 뱅크(BANK)를 구현함에 있어, 정합 필터 뱅크의 계수들로부터 공통의 부표현(Sub-Expression)들을 추출해내고 그 부표현들을 구현하기 위한 가산 기능부를 공유시킴으로써, 하드웨어의 구성이 매우 간단한 정합필터 뱅크를 구현할 수 있도록 하는 디지털 정합필터를 제공하고자 함.The present invention, in implementing a digital matched filter bank (BANK) for code acquisition in a CDMA system, extracts common sub-expressions from the coefficients of the matched filter bank and adds to implement the sub-expressions. By sharing the functional units, we want to provide a digital matched filter that makes it possible to implement a matched filter bank with a very simple hardware configuration.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

본 발명은, 코드 획득을 위한 디지털 정합 필터에 있어서, 수신신호를 순차적으로 지연하기 위한 제 1 내지 제 4 지연수단; 상기 제 1 지연수단의 출력신호와 상기 수신신호를 가산하기 위한 제 1 가산수단; 상기 제 1 가산수단의 가산값과 상기 제 2 지연수단의 출력신호를 가산하기 위한 제 2 가산수단; 상기 제 2 가산수단의 가산값과 상기 제 3 지연수단의 출력신호를 가산하기 위한 제 3 가산수단; 상기 제 3 가산수단의 가산값과 상기 제 4 지연수단의 출력신호를 가산하여 제 1 상관값을 출력하는 제 4 가산수단; 상기 제 1 가산수단의 가산값과 상기 제 3 지연수단의 출력신호를 가산하기 위한 제 5 가산수단; 상기 제 2 및 제 4 지연수단의 출력신호들을 가산하기 위한 제 6 가산수단; 상기 제 3 가산수단의 가산값과 상기 제 4 지연수단의 출력신호를 가산하여 제 2 상관값을 출력하는 제 7 가산수단; 및 상기 제 5 및 제 6 가산수단의 가산값들을 가산하여 제 3 및 제 4 상관값을 각각 출력하는 제 8 및 제 9 가산수단을 포함하되, 정합 필터 뱅크의 계수들로부터 공통의 부표현(Sub-Expression)들을 추출해내고 그 부표현들을 구현하기 위한 가산기를 공유시켜 적은 하드웨어를 갖는 상기 정합 필터 뱅크를 구현하며, 상기 정합필터 뱅크를 사용해 병렬탐색 및 연속탐색 방식의 코드 획득을 위한 부분 상관기를 구현할 때 필요한 하드웨어 및 전력소모를 줄일 수 있도록 하는 것을 특징으로 함.A digital matched filter for code acquisition includes: first to fourth delay means for sequentially delaying a received signal; First adding means for adding the output signal of the first delay means and the received signal; Second adding means for adding an added value of said first adding means and an output signal of said second delay means; Third adding means for adding an added value of said second adding means and an output signal of said third delaying means; Fourth adding means for adding a value added by said third adding means and an output signal of said fourth delaying means to output a first correlation value; Fifth adding means for adding an added value of said first adding means and an output signal of said third delaying means; Sixth addition means for adding output signals of the second and fourth delay means; Seventh adding means for adding the added value of said third adding means and the output signal of said fourth delaying means to output a second correlation value; And eighth and ninth addition means for adding the addition values of the fifth and sixth adding means to output third and fourth correlation values, respectively, wherein the common subexpression is used from the coefficients of the matching filter bank. Extract the expressions and share the adder to implement the sub-expressions to implement the matched filter bank with less hardware, and use the matched filter bank to implement partial correlators for code acquisition in parallel and continuous search schemes. To reduce the hardware and power consumption required.

4. 발명의 중요한 용도4. Important uses of the invention

본 발명은 CDMA 시스템의 정합 필터 뱅크 등에 이용됨.The invention is used in matched filter banks and the like of CDMA systems.

Description

코드 획득을 위한 디지털 정합 필터{Digital match filter for acquisition code}Digital match filter for acquisition code

본 발명은 코드분할다중접속(CDMA : Code Division Multiple Access) 시스템에서 코드 획득을 위한 디지털 정합 필터에 관한 것이다.The present invention relates to a digital matched filter for code acquisition in a code division multiple access (CDMA) system.

일반적으로, CDMA 시스템의 수신단의 코드 생성기에서 생성하고 있는 의사잡음(PN : Pseudo-Noise) 코드와 송신단에서 대역확산을 위해 사용된 코드와의 동기를 맞추는 작업을 코드 획득(Code Acquisition)이라고 하며, CDMA 수신단에서 올바른 데이터를 수신하기 위해 반드시 필요한 과정이다.In general, synchronizing a Pseudo-Noise (PN) code generated by a code generator of a receiving end of a CDMA system with a code used for spreading at a transmitting end is called code acquisition. This is a necessary process for receiving correct data at the CDMA receiver.

이와 같은, 코드 획득을 위해서는 수신단에서 수신되고 있는 신호와 수신단의 PN 코드와의 부분 상관값(Partial Correlation)을 계산하고 그 값을 어떤 한계치(Threshold)와 비교해서, 그 한계치를 넘는 경우에 코드 획득이 되었다고 선언하게된다.In order to obtain the code, a partial correlation between the signal being received at the receiving end and the PN code at the receiving end is calculated, the value is compared with a certain threshold, and the code is acquired when the threshold is exceeded. Will be declared.

이때, 코드 획득 시스템에서 부분 상관값을 얻기 위한 방법으로는 주로 하드웨어 구현이 간단한 능동 상관기가 사용되어 왔으나, 현재 표준화 작업이 진행중인 차세대이동통신(International Mobile Telecommunication-2000) 시스템 등에서는 셀간 비동기 방식의 도입과 함께 보다 빠른 코드 획득을 위해 디지털 정합필터 방식의 수동 상관기를 사용하는 방안이 사용될 가능성이 크다.In this case, an active correlator with a simple hardware implementation has been used as a method for obtaining a partial correlation value in a code acquisition system, but in the next generation mobile telecommunication (International Mobile Telecommunication-2000) system where standardization is in progress, the introduction of an inter-cell asynchronous scheme is introduced. In addition, a method of using a digital matched filter passive correlator for faster code acquisition is likely to be used.

그리고, 정합필터를 사용한 코드 획득 시스템의 방식으로는 주로 한 개의 정합필터를 사용하는 연속탐색(Serial Search) 방식이 많이 연구되어 왔으며, 보다 빠른 코드 획득을 위해 여러 개의 정합필터를 필터 뱅크로 사용하여 빠른 코드 획득을 할 수 있는 병렬탐색(Parallel Search) 방식을 도입하는 방안도 제안되고 있다.In addition, as a method of a code acquisition system using a matched filter, a serial search method using a single matched filter has been studied a lot, and several matched filters are used as filter banks for faster code acquisition. A method of introducing a parallel search method for fast code acquisition has also been proposed.

이러한, 병렬탐색 방식에서 필터 뱅크의 각 필터들은 이진(즉, +1, -1) 계수만을 가지는 정합필터 뱅크이지만 그 길이(즉, 최소 64탭 이상임)가 매우 길기 때문에, 이를 여러 개 사용하는 것은 구현에 적지 않은 하드웨어를 필요로 하게 되며 따라서 많은 전력을 소모하는 문제점이 있었다.In the parallel search method, each filter of the filter bank is a matched filter bank having only binary (i.e., +1, -1) coefficients but its length (i.e., at least 64 taps or more) is very long. There is a problem in that it requires a lot of hardware and therefore consumes a lot of power.

도 1 은 일반적인 수동 상관기의 구성도로서, 수신신호를 순차적으로 지연시키기 위한 지연기(111 내지 11n)들과, 지연기(111 내지 11n)들의 출력단에 대응적으로 연결된 가산기(121 내지 12n)들로 구성된다.1 is a block diagram of a general passive correlator, which includes delayers 111 to 11n for sequentially delaying a received signal and adders 121 to 12n connected to output terminals of the delayers 111 to 11n. It consists of.

이와 같은 구조를 갖는 일반적인 수동 상관기는 L탭 길이의 정합필터 형태로 구성되며, 다음 [수학식 1]과 같은 시스템 함수 H(z)로 나타낼 수 있다.A general passive correlator having such a structure is configured in the form of a matched filter having an L tap length, and can be represented by a system function H (z) as shown in Equation 1 below.

여기서, ci는 생성 코드, z-i는 지연 시간을 결정하는 지연 계수이다.Here, c i is a generation code and z -i is a delay coefficient for determining a delay time.

이러한, 수동 상관기는 기저대역신호 y(n)이 수신될 때마다 하나의 부분 상관값 r(n)을 계산해 낼 수 있으므로 도 2에 도시된 능동 상관기에 비해 대략 L배 정도 빠르게 코드 획득을 할 수 있으나, 너무 많은 하드웨어를 필요로 하는 문제점이 있다.Since the passive correlator can calculate one partial correlation value r (n) each time the baseband signal y (n) is received, code acquisition can be performed approximately L-fold faster than the active correlator shown in FIG. However, there is a problem that requires too much hardware.

도 2 는 일반적인 능동 상관기의 구성도로서, 의사발생코드의 발생 타이밍을 제어하기 위한 제어부(210)와, 제어부(210)에 의해 제어되어 의사잡음코드를 발생하기 위한 의사잡음코드 발생부(220)와, 수신되는 기저대역신호 y(n)와 의사잡음코드 발생부(220)로부터 전달된 의사잡음코드를 승산하기 위한 승산기(230)와, 승산기(230)로부터 순차적으로 전달되는 승산값을 누산하기 위한 누산기(240)로 이루어진다.2 is a block diagram of a general active correlator, which includes a control unit 210 for controlling the timing of generation of a pseudo generation code, and a pseudo noise code generation unit 220 controlled by the control unit 210 to generate a pseudo noise code. And accumulating a multiplier 230 for multiplying the received baseband signal y (n) and the pseudo noise code transmitted from the pseudo noise code generator 220 and a multiplier value sequentially transmitted from the multiplier 230. It consists of an accumulator 240 for.

상기한 바와 같은 구조를 갖는 일반적인 능동 상관기는, 수신신호와 의사잡음코드 발생부에서 생성된 의사잡음코드를 승산하여, L샘플링 동안 더해 하나의 상관값을 구하므로 의사잡음코드 발생부와 승산기, 그 결과를 저장할 레지스터만으로 구성할 수 있으나, 도면에서와 같이 L개의 샘플링마다 하나의 부분 상관값을 구하게 되므로 코드 획득에 오랜 시간이 걸리게 되는 문제점이 있다.The general active correlator having the structure as described above multiplies the received signal with the pseudo noise code generated by the pseudo noise code generator and adds it during L sampling to obtain a correlation value, so that the pseudo noise code generator and multiplier, Although it is possible to configure only the register to store the result, there is a problem that it takes a long time to obtain the code because one partial correlation value is obtained for each L sampling as shown in the drawing.

도 3 은 종래의 디지털 정합 필터 뱅크(BANK)의 구성도로서, 수신신호를 순차적으로 지연시키기 위한 지연기(311 내지 31n)들과, 지연기(321 내지 32n)들의 출력단에 대응적으로 연결된 가산기(321 내지 32n, 331 내지 33n, ···, 3n1 내지 3nn)들로 구성된다.3 is a block diagram of a conventional digital matched filter bank BANK, which includes delayers 311 to 31n for sequentially delaying a received signal and adders corresponding to output terminals of the delayers 321 to 32n. (321 to 32n, 331 to 33n, ..., 3n1 to 3nn).

코드 획득에 걸리는 시간을 줄이기 위해 여러 개의 상관기를 병렬로 사용할 수 있으며, 이러한 경우에 수동 상관기를 사용하는 구조는 상기 도 3과 같은 종래의 정합필터 뱅크의 형태로 구현된다.In order to reduce the time required for code acquisition, several correlators may be used in parallel. In this case, a structure using a passive correlator may be implemented in the form of a conventional matched filter bank as shown in FIG.

L탭 길이의 정합필터 K개로 구성된 정합필터 뱅크의 경우, 하나의 수신신호가 수신될 때마다 K개의 부분 상관값을 구할 수 있으므로, 1개의 정합필터를 사용한 경우보다 약 K배 빨리 코드 획득을 할 수 있다.In the case of a matched filter bank consisting of K matched filters having L tap lengths, K partial correlation values can be obtained each time a received signal is received. Therefore, a code acquisition can be performed about K times faster than a single matched filter. Can be.

그러나, 상기한 바와 같은 종래의 정합필터 뱅크의 경우, 상기 능동 상관기를 이용하면 간단한 하드웨어로 구현이 가능하지만 상기 수동 상관기에 비해 하드웨어 코드 획득에 매우 오랜 시간이 걸리는 문제점이 있었고, 또한 상기 수동 상관기를 이용하면 빠른 코드 획득이 가능하지만 부분 상관값을 취하는 길이 L은 64이상이므로 구현에 매우 많은 하드웨어가 소요되는 문제점이 있었다.However, in the case of the conventional matched filter bank as described above, the active correlator can be implemented using simple hardware, but it has a problem that it takes a very long time to acquire a hardware code compared to the passive correlator. The code can be obtained quickly, but since the length L taking the partial correlation value is 64 or more, there is a problem that the implementation takes a lot of hardware.

또한, 디지털 정합필터를 여러 개 병렬로 사용하는 정합필터 뱅크의 경우, 정합필터 뱅크를 구현할 때에는 각 필터들을 독립적으로 구현하게 되므로 사용하는 필터의 수에 비례해 하드웨어 복잡도가 선형으로 증가하게 되는데, 즉 L탭 길이의 정합필터 K개를 구현하기 위해서는 L-1개의 지연 소자와 K×(L-1)개의 가산기가 필요하게 되므로, 실제 구현에는 많은 어려움이 있고 매우 많은 전력을 소모하게 되는 문제점이 있었다.In addition, in the case of a matched filter bank using several digital matched filters in parallel, each filter is independently implemented when the matched filter bank is implemented, so that the hardware complexity increases linearly in proportion to the number of filters used. In order to implement K L-tap length matching filters, L-1 delay elements and K × (L-1) adders are required. Therefore, there are many difficulties in actual implementation and very much power consumption. .

본 발명은, 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, CDMA 시스템에서 코드 획득을 위한 디지털 정합 필터 뱅크(BANK)를 구현함에 있어, 정합 필터 뱅크의 계수들로부터 공통의 부표현(Sub-Expression)들을 추출해내고 그 부표현들을 구현하기 위한 가산 기능부를 공유시킴으로써, 하드웨어의 구성이 매우 간단한 정합필터 뱅크를 구현할 수 있도록 하는 디지털 정합필터를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems, and in implementing a digital matched filter bank BANK for code acquisition in a CDMA system, a common sub-expression from the coefficients of the matched filter bank is shown. It is an object of the present invention to provide a digital matched filter that can implement a matched filter bank having a very simple hardware configuration by extracting expressions and sharing an addition function for implementing subexpressions.

도 1 은 일반적인 수동 상관기의 구성도.1 is a block diagram of a typical passive correlator.

도 2 는 일반적인 능동 상관기의 구성도.2 is a block diagram of a general active correlator.

도 3 은 종래의 디지털 정합 필터 뱅크의 구성도.3 is a block diagram of a conventional digital matched filter bank.

도 4 는 본 발명에 따른 코드 획득을 위한 디지털 정합 필터의 일실시예 구성도.4 is a block diagram of an embodiment of a digital matching filter for code acquisition according to the present invention;

도 5 내지 도 7 은 본 발명의 열 패턴 검색 과정에 대한 설명도.5 to 7 are explanatory diagrams of a thermal pattern search process of the present invention.

도 8 은 본 발명에 이용되는 가산 횟수를 나타내는 설명도.8 is an explanatory diagram showing the number of additions used in the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

411 내지 414: 지연기411 to 414: delay

415 내지 423: 가산기415 to 423: adder

상기 목적을 달성하기 위한 본 발명은, 코드 획득을 위한 디지털 정합 필터에 있어서, 수신신호를 순차적으로 지연하기 위한 제 1 내지 제 4 지연수단; 상기 제 1 지연수단의 출력신호와 상기 수신신호를 가산하기 위한 제 1 가산수단; 상기 제 1 가산수단의 가산값과 상기 제 2 지연수단의 출력신호를 가산하기 위한 제 2 가산수단; 상기 제 2 가산수단의 가산값과 상기 제 3 지연수단의 출력신호를 가산하기 위한 제 3 가산수단; 상기 제 3 가산수단의 가산값과 상기 제 4 지연수단의 출력신호를 가산하여 제 1 상관값을 출력하는 제 4 가산수단; 상기 제 1 가산수단의 가산값과 상기 제 3 지연수단의 출력신호를 가산하기 위한 제 5 가산수단; 상기 제 2 및 제 4 지연수단의 출력신호들을 가산하기 위한 제 6 가산수단; 상기 제 3 가산수단의 가산값과 상기 제 4 지연수단의 출력신호를 가산하여 제 2 상관값을 출력하는 제 7 가산수단; 및 상기 제 5 및 제 6 가산수단의 가산값들을 가산하여 제 3 및 제 4 상관값을 각각 출력하는 제 8 및 제 9 가산수단을 포함하되, 정합 필터 뱅크의 계수들로부터 공통의 부표현(Sub-Expression)들을 추출해내고 그 부표현들을 구현하기 위한 가산기를 공유시켜 적은 하드웨어를 갖는 상기 정합 필터 뱅크를 구현하며, 상기 정합필터 뱅크를 사용해 병렬탐색 및 연속탐색 방식의 코드 획득을 위한 부분 상관기를 구현할 때 필요한 하드웨어 및 전력소모를 줄일 수 있도록 하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a digital matched filter for code acquisition, comprising: first to fourth delay means for sequentially delaying a received signal; First adding means for adding the output signal of the first delay means and the received signal; Second adding means for adding an added value of said first adding means and an output signal of said second delay means; Third adding means for adding an added value of said second adding means and an output signal of said third delaying means; Fourth adding means for adding a value added by said third adding means and an output signal of said fourth delaying means to output a first correlation value; Fifth adding means for adding an added value of said first adding means and an output signal of said third delaying means; Sixth addition means for adding output signals of the second and fourth delay means; Seventh adding means for adding the added value of said third adding means and the output signal of said fourth delaying means to output a second correlation value; And eighth and ninth addition means for adding the addition values of the fifth and sixth adding means to output third and fourth correlation values, respectively, wherein the common subexpression is used from the coefficients of the matching filter bank. Extract the expressions and share the adder to implement the sub-expressions to implement the matched filter bank with less hardware, and use the matched filter bank to implement partial correlators for code acquisition in parallel and continuous search schemes. When it is necessary to reduce the hardware and power consumption is characterized by.

상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을통하여 보다 분명해질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.The above objects, features and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4 는 본 발명에 따른 코드 획득을 위한 디지털 정합 필터의 일실시예 구성도로서, 이는 4개의 정합 필터 이용하여 구성한 정합 필터 뱅크이다.4 is a block diagram of a digital matched filter for code acquisition according to an embodiment of the present invention, which is a matched filter bank configured using four matched filters.

도 4에 도시된 바와 같이, 본 발명의 코드 획득을 위한 디지털 정합 필터는,수신신호 r(n)를 순차적으로 지연하기 위한 지연기(411 내지 414)들과, 지연기(411)의 출력신호와 수신신호를 가산하기 위한 가산기(415)와, 가산기(415)의 가산값과 지연기(412)의 출력신호를 가산하기 위한 가산기(416)와, 가산기(416)의 가산값과 지연기(413)의 출력신호를 가산하기 위한 가산기(417)와, 가산기(417)의 가산값과 지연기(414)의 출력신호를 가산하여 상관값1을 출력하는 가산기(418)와, 가산기(415)의 가산값과 지연기(413)의 출력신호를 가산하기 위한 가산기(419)와, 지연기(412, 414)들의 출력신호를 가산하기 위한 가산기(420)와, 가산기(417)의 가산값과 지연기(414)의 출력신호를 가산하여 상관값2를 출력하는 가산기(421)와, 가산기(419, 420)들의 가산값을 가산하여 상관값3을 출력하는 가산기(422)와, 가산기(419, 420)들의 가산값을 가산하여 상관값4를 출력하는 가산기(423)를 구비한다.As shown in FIG. 4, the digital matched filter for code acquisition of the present invention includes delayers 411 to 414 for sequentially delaying the received signal r (n), and an output signal of the delayer 411. And an adder 415 for adding the received signal, an adder 416 for adding the adder 415, and an output signal of the delayer 412, and an adder and delayer for the adder 416. An adder 417 for adding the output signal of the 413, an adder 418 for adding the adder 417 and the output signal of the delayer 414, and outputting a correlation value 1, and an adder 415 An adder 419 for adding the output value of the delayer 413, an adder 420 for adding the output signals of the delayers 412, 414, and an adder value of the adder 417; An adder 421 for adding the output signal of the delayer 414 to output the correlation value 2, and adding the addition values of the adders 419 and 420 to output the correlation value 3; And a divider 422 and the adder an adder 423 for outputting a correlation value of 4 by adding the addition value of (419, 420).

상기 도 4에서와 같이 본 발명에 따른 정합 필터는 정합필터 뱅크의 계수들로부터 공통의 부표현(Sub-Expression)들을 추출해 내고 그 부표현들을 구현하기 위한 가산기를 공유시킴으로써, 적은 하드웨어를 갖는 정합필터 뱅크를 구현할 수 있도록 하고 있다.As shown in FIG. 4, the matched filter according to the present invention extracts common sub-expressions from the coefficients of the matched filter bank and shares an adder for implementing the sub-expressions. It allows you to implement banks.

L탭 길이의 정합필터 K개로 구성된 필터 뱅크의 i번째 필터의 시스템 함수는 다음 [수학식 2]와 같이 표현된다.The system function of the i-th filter of the filter bank composed of K matching filters of L-tap length is expressed by the following Equation 2.

본 발명의 정합필터 뱅크의 계수들은 <표 1>과 같은 형태로 정리할 수 있으며, 본 발명에서는 공통 부표현들을 찾기 위해 <표 1>과 같은 계수 테이블을 사용한다.The coefficients of the matched filter bank of the present invention can be arranged in a form as shown in Table 1, and in the present invention, a coefficient table as shown in Table 1 is used to find common subexpressions.

0 1 2 ··· L-10 1 2 ... L-1 c0,jc1,j· ··ck-1,j c 0, j c 1, j · ·· c k-1, j c0,0c0,1c0,2 · · ·c0,L-1c1,0c1,1c1,2 · · ·c1,L-1· · ·· · ·· · ·ck-1,0ck-1,1ck-1,2 · · ·ck-1,L-1 c 0,0 c 0,1 c 0,2 c 0, L-1 c 1,0 c 1,1 c 1,2 c 1, L-1 C k-1,0 c k-1,1 c k-1,2c k-1, L-1

여기서, 0 내지 L-1 까지는 j를 나타내는 정수이다.Here, 0 to L-1 is an integer representing j.

정합 필터들의 계수를 <표 1>과 같이 나타내었을 때, 공통 부표현을 검색하는 과정을 예를 들어 설명하면 다음과 같다. .When the coefficients of the matched filters are shown in Table 1, a process of searching for common subexpressions is described as follows. .

우선, 열 패턴 검색 과정에 대하여 설명한다.First, the thermal pattern search process will be described.

다음 <표 2>는 다음 [수학식 3] 내지 [수학식 6]과 같은 4개의 정합 필터의 집합으로 구성된 정합 필터 뱅크를 나타낸다.Table 2 below shows a matched filter bank composed of four sets of matched filters as shown in Equations 3 to 6 below.

0 1 2 3 40 1 2 3 4 c0,jc1,jc2,jc3,j c 0, j c 1, j c 2, j c 3, j 1 1 -1 1 -11 1 -1 1 1-1 -1 1 1 -1-1 -1 -1 1 11 1 -1 1 -11 1 -1 1 1-1 -1 1 1 -1-1 -1 -1 1 1

H0(z)=1+z-1-z-2+z-3-z-4 H 0 (z) = 1 + z -1 -z -2 + z -3 -z -4

H1(z)=1+z-1-z-2+z-3+z-4 H 1 (z) = 1 + z -1 -z -2 + z -3 + z -4

H2(z)=-1-z-1+z-2+z-3-z-4 H 2 (z) = -1 -z -1 + z -2 + z -3 -z -4

H3(z)=-1-z-1-z-2+z-3+z-4 H 3 (z) = -1 -z -1 -z -2 + z -3 + z -4

도 5에서 상기 필터 계수 테이블의 0번, 1번 열은 동일하게 (1, 1, -1, -1)의 패턴을 가지며 이와 같이 같은 패턴의 열을 묶어줌으로써, 다음 [수학식 7] 내지 [수학식 10]과 같이 공통부표현 (1+z-1)을 찾아서 공유할 수 있다.In FIG. 5, columns 0 and 1 of the filter coefficient table have the same pattern of (1, 1, -1, -1), and by tying the columns of the same pattern, the following equations (7) to [ As shown in Equation 10, the common subexpression (1 + z −1 ) may be found and shared.

H0(z)=(1+z-1)-z-2+z-3-z-4 H 0 (z) = (1 + z -1 ) -z -2 + z -3 -z -4

H1(z)=(1+z-1)-z-2+z-3+z-4 H 1 (z) = (1 + z -1 ) -z -2 + z -3 + z -4

H2(z)=-(1+z-1)+z-2+z-3-z-4 H 2 (z) =-(1 + z -1 ) + z -2 + z -3 -z -4

H3(z)=-(1+z-1)-z-2+z-3+z-4 H 3 (z) =-(1 + z -1 ) -z -2 + z -3 + z -4

동일한 열패턴(Column Pattern)의 경우 외에 부호가 반대인 열패턴이 있는경우에도 마찬가지로 공통 부표현이 존재한다. 만일 상기 <표 2>의 1번 열이 (-1, -1, 1, 1)의 패턴이라면, (1-z-1)이 공통 부표현이 된다.In addition to the same column pattern, there is a common subexpression in the case where there is a column pattern with the opposite sign. If column 1 of Table 2 is a pattern of (-1, -1, 1, 1), (1-z -1 ) becomes a common subexpression.

이와 같이, 필터 계수 테이블에서 동일한, 혹은 부호가 반대인 열패턴들을 찾는 방법에 의해 공통 부표현을 추출할 수 있다.In this way, the common subexpression may be extracted by a method of finding column patterns having the same or opposite signs in the filter coefficient table.

다음은, 정합 필터 집합의 분할 과정에 대하여 설명한다.Next, the division process of the matched filter set will be described.

도 5에서 열 패턴을 비교해 찾은 공통 부표현들은 필터 집합 내의 모든 필터, 즉 H0(z), H1(z), H0(z), H3(z)가 공유 가능한 부표현들이다.Common subexpressions found by comparing the column patterns in FIG. 5 are subexpressions that can be shared by all filters in the filter set, that is, H 0 (z), H 1 (z), H 0 (z), and H 3 (z).

이러한, 부표현들을 모두 찾은 후에는, 필터들의 두 집합으로 나누어 각 집합에 대해 상기 열 패턴 검색 과정을 반복한다.After all of these sub-expressions are found, the process is repeated for each set of filters by dividing into two sets of filters.

즉, H0(z), H1(z)이 공유할 수 있는 부표현, 그리고 H2(z), H3(z)이 공유할 수 있는 부표현들을 따로 추출하는 것이다.That is, the subexpressions that can be shared by H 0 (z) and H 1 (z) and the subexpressions that can be shared by H 2 (z) and H 3 (z) are extracted separately.

이러한, 과정은 도 6과 도 7에 도시되었다.This process is illustrated in FIGS. 6 and 7.

각 필터는 다음 [수학식 11] 내지 [수학식 14]와 같이 표현될 수 있게 되며, H0(z), H1(z)은 {(1+z-1)-z-2+z-3}을, H2(z), H3(z)은 {-(1+z-1)+z-3}, (z-2-z-4)를 공통 부표현으로 가지게 된다.Each filter is then able to be expressed as: [Formula 11] to [formula 14], H 0 (z) , H 1 (z) is a {(1 + z -1) -z -2 + z - 3 }, H 2 (z), H 3 (z) will have {-(1 + z -1 ) + z -3 }, (z -2 -z -4 ) as common subexpressions.

H0(z)={(1+z-1)-z-2+z-3}-z-4 H 0 (z) = {(1 + z -1 ) -z -2 + z -3 } -z -4

H1(z)={(1+z-1)-z-2+z-3}+z-4 H 1 (z) = {(1 + z -1 ) -z -2 + z -3 } + z -4

H2(z)={-(1+z-1)+z-3}+(z-2-z-4)H 2 (z) = {-(1 + z -1 ) + z -3 } + (z -2 -z -4 )

H3(z)={-(1+z-1)+z-3}-(z-2-z-4)H 3 (z) = {-(1 + z -1 ) + z -3 }-(z -2 -z -4 )

이와 같이, 공통 부표현을 추출했을 때, 예로 든 4개의 정합필터 뱅크는 공통 부표현을 재사용하여 상기 도 4와 같이 구현할 수 있다.As such, when the common subexpression is extracted, the four matched filter banks may be implemented as shown in FIG. 4 by reusing the common subexpression.

공통 부표현을 공유하지 않고 직접 구현했을 경우, 16번의 가산이 필요하게 되지만 공통 부표현을 재 사용한 경우 9번의 가산만이 필요하게 된다.If you directly implement the common subexpression without sharing it, you need 16 additions, but if you reuse the common subexpression, you only need 9 additions.

일반적인 경우에 대해 지금까지의 과정을 정리하면 다음과 같다.The general process is as follows.

필터 집합 U0={H0(z), H1(z),..., HK-1(z)}로 이루어진 정합필터 뱅크를 나타내는 계수 테이블이 있을 때, 이 테이블에서 서로 같거나 부호가 반대인 열들을 찾아서 묶는다. 만일 j1, j2,...,jm번째 열이 묶였다면, 이 집합 내의 필터들은 (z-j1±z-j2±...±z-jm)을 공통 부표현으로 가진다.When there is a coefficient table representing a matched filter bank consisting of filter set U 0 = {H 0 (z), H 1 (z), ..., H K-1 (z)} Find and tie the columns that are opposite. If j 1 , j 2 , ..., j mth columns are grouped, the filters in this set have (z -j1 ± z -j2 ± ... ± z -jm ) as common subexpressions.

이러한, 작업을 더 이상 묶일 수 있는 열이 존재하지 않을 때까지 반복한다.This is repeated until there are no more columns that can bind the operation.

필터 집합 U0를 같은 크기로 분할한다.Split filter set U 0 into equal sizes.

즉, K가 짝수일 때에는 필터 집합을 U'0= {H0(z),H1(z),..., HK/2-1(z)}, U'1={HK/2(z),...,HK-1(z)}, K가 홀수일 때에는 U'0= {H0(z),H1(z),..., H(K-1)/2(z)}, U'1={H(K+1)/2(z),...,HK-1(z)}, 와 같이 나누어주며, 나누어진 각 필터 집합에 대해 상기 열 패턴 검색 과정을 반복한다.That is, when K is even, the filter set is U ' 0 = {H 0 (z), H 1 (z), ..., H K / 2-1 (z)}, U' 1 = {H K / 2 (z), ..., H K-1 (z)}, when K is odd U ' 0 = {H 0 (z), H 1 (z), ..., H (K-1) / 2 (z)}, U ' 1 = {H (K + 1) / 2 (z), ..., H K-1 (z)}, divided by Repeat the column pattern search process.

전술한 두 과정을 U'0={H0(z)}, U'1={H1(z)},...,U'K-1={HK-1(z)}와 같이 각 집합에 하나씩의 필터만이 포함되어 더 이상 필터 집합의 분할이 불가능해 질 때까지 계속한다.The above two processes are performed as U ' 0 = {H 0 (z)}, U' 1 = {H 1 (z)}, ..., U ' K-1 = {H K-1 (z)}. Only one filter is included in each set until it is no longer possible to divide the filter set.

이와 같이, 열 패턴을 검사하는 방법에 의해 매우 쉽게 공통 부표현들을 추출할 수 있다.In this way, the common subexpressions can be extracted very easily by the method of checking the thermal pattern.

일반적으로, 정합필터 뱅크는 필터의 길이는 매우 길지만 동시에 사용되는 필터의 수는 많지 않으므로 필터 길이에 비해 매우 적은 수의 열 패턴만이 존재하게 된다.In general, a matched filter bank has a very long filter length but few filters are used at the same time, so that only a very small number of thermal patterns exist.

즉, 256 탭 길이의 필터를 4개 사용한 경우, 24=16가지의 열 패턴만이 존재하고 부호가 반대인 패턴을 같은 패턴으로 보면 8가지의 패턴만이 존재한다.That is, when four filters having 256 tap lengths are used, only 2 4 = 16 column patterns exist, and if the patterns having opposite signs are the same pattern, only eight patterns exist.

따라서, 열 패턴의 비교만으로 다수의 열을 쉽게 묶어낼 수 있다. 또한 이경우, 필터 집합 분할과정을 거치고 나면 검색할 패턴을 2가지로 줄어들기 때문에 한 패턴으로 더 많은 열을 묶을 수 있게 된다.Therefore, a plurality of columns can be easily bundled together only by comparing the column patterns. Also, in this case, after the filter set partitioning process, the number of patterns to be searched is reduced to two, so that more columns can be grouped in one pattern.

그리고, 병렬 탐색에의 적용 및 실험 결과에 대하여 설명하면 다음과 같다.The following describes the application to the parallel search and the experimental results.

주기 N인 의사잡음코드를 사용하는 CDMA 시스템에서, 이 코드의 한 주기 전체를 정합필터 하나를 사용한 연속탐색 방식으로 검색하려면, 최대 NTc(즉, Tc 는 칩의 한 주기)의 시간이 필요하게 된다.In a CDMA system using a pseudo-noise code with period N, a full search of one period of this code requires a time of up to NTc (that is, Tc is one cycle on the chip). .

반면, 병렬탐색 방식에서는 K(즉, 1보다 큰 자연수)개의 정합필터를 병렬로 사용하고, 따라서 코드의 한 주기를 모두 검색하는 데 걸리는 최대 시간을 NTc/K로 줄일 수 있으며, 이 방법은 지금까지 빠른 코드 획득을 위해 많이 연구되어 온 방식이다.On the other hand, the parallel search method uses K (i.e., natural numbers greater than 1) matching filters in parallel, thus reducing the maximum time it takes to search through one period of code to NTc / K. It has been studied a lot for fast code acquisition.

또한, L탭 길이의 정합필터 K개로 이루어진 필터 뱅크에서 k번째 필터의 계수들로 사용되는 코드는, 위상 τk0+kN/K와 같이 등간격으로 설정한다.The code used as the coefficients of the k-th filter in the filter bank consisting of K matching filters of L-tap length is set at equal intervals, such as phase tau k = tau 0 + kN / K.

본 발명의 정합 필터의 성능을 평가하기 위해 IS-95 시스템에서 사용하는 의사잡음코드를 계수로 가지는 256탭 길이의 정합필터로 이루어진 필터 뱅크를 구현하는데, 필요한 가산의 수를 구해 보았다.In order to evaluate the performance of the matched filter of the present invention, the number of additions required to implement a filter bank consisting of a 256-tap length matched filter having a pseudo noise code used as an coefficient in an IS-95 system is obtained.

이때, 필터의 계수로 사용되는 IS-95 시스템의 파일럿 의사잡음코드는 한 주기가 32768칩이며 다음과 같은 특성 다항식인 [수학식 15] 및 [수학식 16]에 의해 생성된다.At this time, the pilot pseudo noise code of the IS-95 system used as the coefficient of the filter is 32768 chips in one cycle and is generated by the following characteristic polynomials [Equation 15] and [Equation 16].

P1(x)=x15+x13+x9+x8+x7+x5+1P 1 (x) = x 15 + x 13 + x 9 + x 8 + x 7 + x 5 +1

PQ(x)=x15+x12+x11+x10+x6+x5+x4+x3+1P Q (x) = x 15 + x 12 + x 11 + x 10 + x 6 + x 5 + x 4 + x 3 +1

도 8은 20개까지의 필터로 이루어진 필터 뱅크의 결과를 계산하는데 필요한 가산/감산의 수를 나타내며, <표 6>에서 K=1, ···, 9 까지의 경우에 대해 구체적으로 복잡도를 비교했다.FIG. 8 shows the number of additions / subtractions required to calculate the result of the filter bank of up to 20 filters. In Table 6, the complexity is compared for the cases of K = 1, ..., 9 did.

필터수Filter water 1One 22 33 44 66 77 88 99 1010 실험용Experimental 255255 510510 765765 10201020 12751275 15301530 17851785 20402040 22952295 본발명Invention 255255 256256 259259 264264 275275 294294 330330 382382 539539

도 8에서 기존의 경우에 필요한 연산의 수는 필터의 수에 비례해 증가 (255xK) 하게 되며 K=3 이후의 값은 생략하였다.In FIG. 8, the number of operations required in the conventional case is increased in proportion to the number of filters (255xK) and values after K = 3 are omitted.

실험 결과에 따르면, 본 발명은 필터의 수 K가 5 이하인 경우에는 거의 연산의 증가가 없음을 알 수 있다.According to the experimental results, it can be seen that the present invention has almost no increase in operation when the number K of the filters is 5 or less.

즉, K=2 인 경우 단 한 개의 가산기만이 추가로 사용되고, K=3인 경우는 4개, K=4인 경우는 9개, K=5인 경우는 17개의 가산기만이 추가로 사용된다.In other words, if K = 2, only one adder is additionally used, four if K = 3, nine for K = 4, and seventeen for K = 5. .

따라서, 본 발명은 적은 수의 필터로 구현된 필터 뱅크에서 매우 효율적임을 알 수 있다.Therefore, it can be seen that the present invention is very efficient in the filter bank implemented with a small number of filters.

필터의 수 K가 5이상인 경우에도 공통 부표현을 추출하지 않고 직접 구현한 경우에 비해 대략 1/5정도의 연산만을 필요로 함을 알 수 있다.Even when the number of filters K is 5 or more, it can be seen that only about 1/5 of operations are required as compared with the case where the filter is directly implemented without extracting common subexpressions.

하지만, 이 경우에는 라우팅(routing)의 복잡도가 증가하므로 실제 복잡도는 이보다 다소 클 것으로 여겨진다.However, in this case, since the complexity of routing is increased, the actual complexity is considered to be somewhat larger than this.

그리고, 본 발명의 정합 필터를 연속 탐색에 적용하여 실험한 결과에 대하여 설명하면 다음과 같다.And, the results of experiments by applying the matched filter of the present invention to the continuous search will be described as follows.

CDMA 시스템이 여러 개의 정합필터를 사용해야 할 만큼의 빠른 코드 획득을 요구하지 않을 경우에는 하나의 정합필터 만으로도 시스템의 요구를 만족시킬 수 있다.If a CDMA system does not require fast code acquisition that requires the use of multiple matched filters, only one matched filter can satisfy the system's requirements.

그러나, 이런 경우에도 정합필터 뱅크를 사용함으로써 하드웨어 설계시 여러 가지 이점을 얻을 수 있다.However, even in this case, the use of matched filter banks can provide various advantages in hardware design.

예를 들어, 계수로 사용된 코드의 위상이 각각 τ0=τ, τ1=τ-1인 2개의 정합필터를 사용해 연속탐색을 구현한 경우를 생각해 보자. 이때, 각 필터에서 계산되어 나오는 부분 상관값 r0(n), r1(n)은 각각 다음 [수학식 17] 및 [수학식 18]과 같이 나타난다.For example, consider a case where continuous search is implemented using two matched filters whose phases of the codes used as coefficients are τ 0 = τ and τ 1 = τ-1, respectively. In this case, the partial correlation values r 0 (n) and r 1 (n) calculated by each filter are represented by the following Equations 17 and 18, respectively.

이때, r1(n)은 다음 [수학식 19]에서와 같이 r0(n+1)과 같아진다.At this time, r 1 (n) is equal to r 0 (n + 1) as in Equation 19 below.

여기서, 두 값이 정확히 일치하는 것은 아니나, r1(n)은 시간 인덱스(time index)가 n일 때 수신되는 코드의 위상이 τ-1 인지를 테스트하기 위해 사용되는 값이므로, 이것은 시간 인덱스가 n+1일 때 수신되는 코드의 위상이 τ인지를 테스트하는 것과 동일하다.Here, the two values do not exactly match, but r 1 (n) is a value used to test whether the phase of the received code is τ-1 when the time index is n, so that the time index is Equivalent to testing if the phase of the received code when n + 1 is τ.

그리고, r0(n+1)은 시간 인덱스가 n+1일 때 코드의 위상이 τ인지에 대한 테스트를 위해 사용되는 값이므로 r1(n)=r0(n+1)라고 놓아도 무방하다.And, since r 0 (n + 1) is a value used to test whether the phase of the code is τ when the time index is n + 1, it can be set as r 1 (n) = r 0 (n + 1). .

이와 같이, 연속 탐색의 경우에 2개의 정합필터를 사용하면 시간 인덱스가 n일 때에 시간 인덱스가 n인 경우, n+1인 경우에 대한 부분 상관값이 동시에 얻어지므로 시간 인덱스가 n+1인 경우에는 부분 상관값을 계산하지 않아도 된다.As such, when two matched filters are used in the continuous search, when the time index is n and the time index is n, the partial correlation value for the case of n + 1 is obtained at the same time. You do not have to calculate the partial correlation value for.

즉, 필터를 1/2의 속도로 동작시킬 수 있게 되는 것이다.In other words, the filter can be operated at a speed of 1/2.

따라서, 고속으로 동작하는 한 개의 정합필터를 구현할 때에 비해 구현이 쉬워진다. 또한, 병렬 탐색의 경우와 마찬가지로 이 2개의 정합필터는 1개의 정합필터를 구현할 때보다 단 하나의 가산기만을 추가로 사용하여 구현할 수 있으므로 하드웨어 증가는 거의 없이 구현 가능하다.Therefore, it is easier to implement than when implementing one matched filter that operates at high speed. In addition, as in the case of parallel search, the two matched filters can be implemented using only one adder rather than a single matched filter, so that there is little hardware increase.

그리고, 1개의 부분 상관값을 구하는 데에 필요한 연산을 생각해 보면, 하나의 정합필터만을 사용한 경우 L-1번의 덧셈이 필요한 반면, 2개의 정합필터를 사용한 경우는 2개의 부분 상관값을 구하는데 L번의 덧셈을 사용하고, 따라서 1개의 부분 상관값을 구하는데 필요한 덧셈의 수는 L/2가 된다.In addition, considering the operation required to obtain one partial correlation value, L-1 addition is required when only one matched filter is used, whereas two partial correlation values are obtained when two matched filters are used. Using additions, the number of additions needed to find one partial correlation is L / 2.

따라서, 2개의 정합필터를 사용한 경우, 전력 소모를 약 1/2로 낮출 수 있고, 이 외에도 더 낮은 전원전압을 사용할 수 있게 된다.Therefore, when two matching filters are used, the power consumption can be reduced to about 1/2, and in addition, a lower power supply voltage can be used.

즉, 고속으로 동작하는 정합필터를 VLSI로 구현할 때 필터에 요구되는 최대 동작 속도가 느릴수록 더 낮은 전원전압에서 동작하는 회로를 사용할 수 있으므로 전력 소모를 줄일 수 있게 된다.In other words, when the matching filter operating at high speed is implemented in VLSI, the lower the maximum operation speed required for the filter, the lower the power consumption can be used as a circuit operating at a lower power supply voltage.

일반적인 경우에 대해 생각해 보면, 정합필터 K개로 이루어진 필터 뱅크를 사용할 때, k번째 필터의 계수들로 사용되는 코드의 위상을 τk0-k (단,0≤k≤k-1 임)와 같이 연속적으로 정한다면, 각 필터에서 계산되어 나오는 부분 상관값은 1개의 정합필터의 부분 상관값 K개, 즉 r(n), r(n+1),...,r(n+K-1)에 해당하는 부분 상관값이 된다.Considering the general case, when using a filter bank of K matching filters, the phase of the code used as the coefficients of the k th filter is τ k = τ 0 -k (where 0 ≦ k ≦ k-1). If we decide successively, the partial correlation values calculated by each filter are K partial correlation values of one matched filter, that is, r (n), r (n + 1), ..., r (n + K -1) is a partial correlation value.

따라서, 필터의 동작 속도를 1/K로 낮출 수 있으므로 고속 정합필터 구현이 용이해진다.Therefore, since the operation speed of the filter can be lowered to 1 / K, it is easy to implement a high speed matched filter.

또한, 본 발명의 정합 필터를 사용하여 필터 뱅크를 구현하게 되면, 도 4에 나타낸 것과 같이 적은 하드웨어로 구현이 가능하며, 1개의 부분 상관값을 구하는 데 필요한 연산의 수를 줄일 수 있으므로 저전력 구현이 가능해진다.In addition, if the filter bank is implemented using the matched filter of the present invention, as shown in FIG. It becomes possible.

그리고, 열 패턴의 탐색을 이용한 공통 부표현 추출 방법을 통해 정합 필터들 사이의 공통 부표현을 매우 쉽게 추출할 수 있으며 추출된 부표현들을 공유하도록 정합필터 뱅크를 구현하면, 정합필터 뱅크의 하드웨어 복잡도, 전력 소모를 대폭 줄일 수 있다.In addition, the common subexpressions between the matched filters can be easily extracted through the common subexpression extraction method using the search of the column patterns, and when the matched filter bank is implemented to share the extracted subexpressions, the hardware complexity of the matched filter bank is achieved. Therefore, the power consumption can be greatly reduced.

공통 부표현을 공유하여 구현한 정합필터 뱅크는 기존의 병렬 탐색 방식의 코드획득 뿐만 아니라 연속 탐색방식에 적용했을 때에도 전술한 바와 같이 하드웨어 복잡도, 소모 전력 등을 줄이는 효과를 얻을 수 있다.The matching filter bank implemented by sharing a common subexpression can reduce the hardware complexity and power consumption as described above when applied to the continuous search method as well as the code acquisition of the conventional parallel search method.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기한 바와 같은 본 발명은, 정합필터 뱅크의 계수들로부터 공통의 부표현들을 추출해내고 그 부표현들을 구현하기 위한 가산기를 공유시켜 매우 간단하게 구현한 정합필터 뱅크를 사용하여, 병렬 탐색 및 연속 탐색 방식의 코드 획득을 위한 부분 상관기를 구현할 경우 필요한 하드웨어의 용량을 대폭 줄이면서 소비되는 전력량을 현저하게 감소시킬 수 있는 효과가 있다.As described above, the present invention uses a matched filter bank which is very simple by extracting common sub-expressions from the coefficients of the matched filter bank and sharing an adder for implementing the sub-expressions. Implementing a partial correlator for code acquisition can significantly reduce the amount of hardware required and significantly reduce the amount of power consumed.

Claims (1)

코드 획득을 위한 디지털 정합 필터에 있어서,In a digital matched filter for code acquisition, 수신신호를 순차적으로 지연하기 위한 제 1 내지 제 4 지연수단;First to fourth delay means for sequentially delaying the received signal; 상기 제 1 지연수단의 출력신호와 상기 수신신호를 가산하기 위한 제 1 가산수단;First adding means for adding the output signal of the first delay means and the received signal; 상기 제 1 가산수단의 가산값과 상기 제 2 지연수단의 출력신호를 가산하기 위한 제 2 가산수단;Second adding means for adding an added value of said first adding means and an output signal of said second delay means; 상기 제 2 가산수단의 가산값과 상기 제 3 지연수단의 출력신호를 가산하기 위한 제 3 가산수단;Third adding means for adding an added value of said second adding means and an output signal of said third delaying means; 상기 제 3 가산수단의 가산값과 상기 제 4 지연수단의 출력신호를 가산하여 제 1 상관값을 출력하는 제 4 가산수단;Fourth adding means for adding a value added by said third adding means and an output signal of said fourth delaying means to output a first correlation value; 상기 제 1 가산수단의 가산값과 상기 제 3 지연수단의 출력신호를 가산하기 위한 제 5 가산수단;Fifth adding means for adding an added value of said first adding means and an output signal of said third delaying means; 상기 제 2 및 제 4 지연수단의 출력신호들을 가산하기 위한 제 6 가산수단;Sixth addition means for adding output signals of the second and fourth delay means; 상기 제 3 가산수단의 가산값과 상기 제 4 지연수단의 출력신호를 가산하여 제 2 상관값을 출력하는 제 7 가산수단; 및Seventh adding means for adding the added value of said third adding means and the output signal of said fourth delaying means to output a second correlation value; And 상기 제 5 및 제 6 가산수단의 가산값들을 가산하여 제 3 및 제 4 상관값을 각각 출력하는 제 8 및 제 9 가산수단을 포함하되,And eighth and ninth adding means for adding third and fourth correlation values, respectively, by adding addition values of the fifth and sixth adding means, 정합 필터 뱅크의 계수들로부터 공통의 부표현(Sub-Expression)들을 추출해내고 그 부표현들을 구현하기 위한 가산기를 공유시켜 적은 하드웨어를 갖는 상기 정합 필터 뱅크를 구현하며, 상기 정합필터 뱅크를 사용해 병렬탐색 및 연속탐색 방식의 코드 획득을 위한 부분 상관기를 구현할 때 필요한 하드웨어 및 전력소모를 줄일 수 있도록 하는 것을 특징으로 하는 코드 획득을 위한 디지털 정합 필터.Implement the matched filter bank with less hardware by extracting common sub-expressions from the coefficients of the matched filter bank and sharing the adder for implementing the sub-expressions, and using the matched filter bank to perform parallel search And a hardware and power consumption required for implementing a partial correlator for continuous code search for code acquisition.
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